KR20230087653A - 표시 장치 - Google Patents

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KR20230087653A
KR20230087653A KR1020210175513A KR20210175513A KR20230087653A KR 20230087653 A KR20230087653 A KR 20230087653A KR 1020210175513 A KR1020210175513 A KR 1020210175513A KR 20210175513 A KR20210175513 A KR 20210175513A KR 20230087653 A KR20230087653 A KR 20230087653A
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light emitting
disposed
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common
electrode
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KR1020210175513A
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여소영
이억이
김수철
박진택
송대호
이기범
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 복수의 접촉 전극들과 공통 접촉 전극, 상기 복수의 접촉 전극들 상에 배치된 복수의 발광 소자들, 및 상기 공통 접촉 전극 상에 배치되며, 상기 복수의 발광 소자들과 연결된 공통 연결 전극을 포함하며, 상기 공통 연결 전극은 상기 공통 접촉 전극과 컨택하는 복수의 제1 도전 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자는 단일의 색을 발광하므로, 초소형 발광 다이오드 표시 패널은 다양한 색을 표시하기 위해서 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 반도체 회로 기판과 발광 소자층의 접합시 오정렬을 방지하고, 접합되는 전극들이 용융되어 표시 영역으로 넘치는 것을 개선할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 복수의 접촉 전극들과 공통 접촉 전극, 상기 복수의 접촉 전극들 상에 배치된 복수의 발광 소자들, 및 상기 공통 접촉 전극 상에 배치되며, 상기 복수의 발광 소자들과 연결된 공통 연결 전극을 포함하며, 상기 공통 연결 전극은 상기 공통 접촉 전극과 컨택하는 복수의 제1 도전 패턴을 포함할 수 있다.
상기 복수의 제1 도전 패턴은 서로 이격하여 배치되며, 도트 또는 라인 형상으로 이루어질 수 있다.
상기 복수의 발광 소자들은 각각, 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제2 반도체층, 및 상기 제2 반도체층 상에 배치된 제3 반도체층을 포함하며, 상기 제2 반도체층은 상기 복수의 발광 소자들에 연속적으로 연결된 공통층일 수 있다.
상기 복수의 제1 도전 패턴은 상기 제2 반도체층과 상기 공통 접촉 전극 사이에 배치되며, 상기 제2 반도체층과 상기 공통 접촉 전극에 각각 컨택할 수 있다.
상기 복수의 제1 도전 패턴은 상기 복수의 접촉 전극들과 동일한 물질을 포함할 수 있다.
상기 복수의 제1 도전 패턴이 차지하는 면적은 상기 공통 접촉 전극의 전체 면적 대비 10% 내지 50%일 수 있다.
상기 공통 접촉 전극은 서로 이격하여 배치되며, 상기 복수의 제1 도전 패턴과 중첩하는 복수의 제2 도전 패턴을 더 포함할 수 있다.
상기 복수의 제2 도전 패턴은 상기 복수의 제1 도전 패턴과 일대일로 대응할 수 있다.
상기 기판과 상기 공통 접촉 전극 사이에 배치된 공통 전극을 더 포함하며, 상기 복수의 제2 도전 패턴이 차지하는 면적은 상기 공통 전극의 전체 면적 대비 10% 내지 50%일 수 있다.
상기 복수의 발광 소자들은 표시 영역에 배치되고, 상기 공통 접촉 전극 및 상기 공통 연결 전극은 상기 표시 영역을 둘러싸는 비표시 영역에 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 복수의 접촉 전극들과 공통 접촉 전극, 상기 복수의 접촉 전극들 상에 배치된 복수의 발광 소자들, 및 상기 공통 접촉 전극 상에 배치되며, 상기 복수의 발광 소자들과 연결된 공통 연결 전극을 포함하며, 상기 공통 접촉 전극은 상기 공통 연결 전극과 컨택하는 복수의 제1 도전 패턴을 포함할 수 있다.
상기 복수의 제1 도전 패턴이 차지하는 면적은 상기 공통 연결 전극의 전체 면적 대비 10% 내지 50%일 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 복수의 발광 소자들, 및 상기 기판의 상기 비표시 영역 상에 배치된 복수의 더미 패턴을 포함하며, 상기 복수의 더미 패턴은 상기 기판의 적어도 일변에 인접하여 배치되고, 상기 복수의 더미 패턴의 길이는 상기 기판의 일변의 중심으로부터 가장자리로 갈수록 점진적으로 증가하는 표시 장치.
상기 기판의 일변은 상기 기판의 장변이며, 상기 복수의 더미 패턴의 길이는 상기 장변을 따라 연장된 길이일 수 있다.
상기 복수의 더미 패턴은 상기 기판의 일변과 교차하는 타변에 더 배치되며, 상기 기판의 타변은 상기 기판의 단변일 수 있다.
상기 복수의 발광 소자들은 각각, 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제2 반도체층, 및 상기 제2 반도체층 상에 배치된 제3 반도체층을 포함하고, 상기 제1 반도체층에 연결된 연결 전극을 더 포함할 수 있다.
상기 복수의 더미 패턴은 상기 연결 전극과 동일한 물질을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역 상에 배치된 복수의 발광 소자들, 및 상기 기판의 상기 비표시 영역 상에 배치된 복수의 홀을 포함하며, 상기 복수의 홀은 상기 기판의 적어도 일변에 인접하여 배치되고, 상기 복수의 홀의 길이는 상기 기판의 일변의 중심으로부터 가장자리로 갈수록 점진적으로 증가할 수 있다.
상기 복수의 홀은 상기 기판을 관통하는 홀일 수 있다.
상기 복수의 홀은 상기 기판에 형성된 홈일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 반도체 회로 기판과 발광 소자층의 접합시 서로 접합되는 공통 연결 전극과 공통 접촉 전극 간의 접촉 면적을 줄임으로써, 표시 영역으로 용융되어 흘러내리는 양을 저감하여 발광 소자와의 쇼트를 방지할 수 있다.
또한, 실시예들에 따른 표시 자치에 의하면, 발광 소자층의 제2 기판에 복수의 더미 패턴 또는 홀을 형성함으로써, 반도체 회로 기판과 발광 소자층의 접합시 발광 소자층의 열을 외부로 방출하여 반도체 회로 기판과 발광 소자층의 오정렬을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 3은 복수의 화소들을 보여주는 레이아웃 도이다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 6은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 7은 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 8은 도 2의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9는 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다.
도 10은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 평면도이다
도 11은 도 1의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12A는 도 1의 B 영역을 확대한 일 예를 나타낸 도면이다.
도 12B는 도 1의 B 영역을 확대한 다른 예를 나타낸 도면이다.
도 12C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 13A는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 13B는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 13C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 14A는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 14B는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.
도 14C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.

도 15는 도 1의 C-C'를 따라 절단한 표시 패널의 다른 예를 보여주는 단면도이다.
도 16은 도 1의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17은 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다.
도 18은 도 17의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19는 일 실시예에 따른 표시 패널의 다른 예를 보여주는 평면도이다.
도 20은 일 실시예에 따른 표시 패널의 또 다른 예를 보여주는 평면도이다.
도 21은 일 실시예에 따른 표시 패널의 일 예를 보여주는 단면도이다.
도 22는 다른 실시예에 따른 표시 패널의 다른 예를 보여주는 단면도이다.
도 23 내지 도 27은 도 2의 A 영역의 다른 예를 상세히 보여주는 레이아웃 도들이다.
도 28은 도 23의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 29는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다.
도 30 내지 도 37은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 38은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 39는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 40은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다.
도 41은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다. 도 3은 복수의 화소들을 보여주는 레이아웃 도이다.
도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(또는 마이크로 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(또는 마이크로 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 반도체 공정을 이용하여 형성된 반도체 회로 기판 상에 발광 다이오드 소자들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1 내지 도 3에서 제1 방향(DR1)은 표시 패널(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(10)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(10)을 구비한다.
표시 패널(10)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(10)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(10)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(10)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
복수의 화소(PX)들 각각은 광을 발광하는 제1 내지 제3 발광 소자들(LE1, LE2, LE3)을 포함할 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 소자들(LE1, LE2, LE3)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 제1 내지 제3 발광 소자들(LE1, LE2, LE3) 각각은 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 소자(LE1)는 제1 광을 발광할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(B-peak)은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 소자(LE2)는 제2 광을 발광할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장(G-peak)은 대략 480㎚ 내지 560㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 소자(LE3)는 제1 광을 발광할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(B-peak)은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 본 실시예에서 제3 발광 소자(LE3)는 제1 광을 발광하나, 후술하는 파장 변환층 및/또는 컬러 필터에 의해 제3 광으로 변환될 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)의 순서로 배치될 수 있다. 제1 발광 소자(LE1)들은 제2 방향(DR2)으로 배열될 수 있다. 제2 발광 소자(LE2)들은 제2 방향(DR2)으로 배열될 수 있다. 제3 발광 소자(LE3)들은 제2 방향(DR2)으로 배열될 수 있다.
비표시 영역(NDA)은 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 및 제2 패드부(PDA2)를 포함할 수 있다.
제1 공통 전압 공급 영역(CVA1)은 제1 패드부(PDA1)와 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전압 공급 영역(CVA2)은 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2) 각각은 공통 전극(CE)에 연결되는 복수의 공통 전압 공급부(CVS)들을 포함할 수 있다. 공통 전압은 복수의 공통 전압 공급부(CVS)들을 통해 각 발광 소자들(LE1, LE2, LE3)에 공급될 수 있다.
제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
도 1에서는 공통 전극 접속부(CPA)가 표시 영역(DA)을 완전히 둘러싸는 형태인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 공통 전극 접속부(CPA)는 표시 영역(DA)의 일측, 양측, 또는 적어도 3개의 측에 배치될 수도 있다.
제1 패드부(PDA1)는 표시 패널(10)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 표시 패널(10)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드와 연결되기 위한 제2 패드(PD2)들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
도 4는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 5는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 6은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 7은 또 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 8은 도 2의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 9는 일 실시예에 따른 표시 패널의 발광 소자층의 일 예를 보여주는 평면도이다. 도 10은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 평면도이다
도 4 내지 도 10을 참조하면, 일 실시예에 따른 표시 패널(10)은 반도체 회로 기판(100) 및 발광 소자층(120)을 포함할 수 있다.
반도체 회로 기판(100)은 제1 기판(110), 복수의 화소 회로부(PXC)들, 공통 회로부(CXC), 화소 전극(111)들, 공통 전극(112), 제1 패드(PD1)들, 접촉 전극(113)들, 및 공통 접촉 전극(114)을 포함할 수 있다.
제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 제1 기판일 수 있다. 제1 기판(110)의 복수의 화소 회로부(PXC)들 및 공통 회로부(CXC)는 반도체 공정을 이용하여 형성될 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA)에 배치에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 그에 대응되는 화소 전극(111)에 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(111)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 제3 방향(DR3)에서 발광 소자(LE)들과 중첩할 수 있다.
복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다. 복수의 화소 회로부(PXC)들은 예를 들어, CMOS 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(111)에 화소 전압 또는 애노드 전압을 인가할 수 있다.
도 5를 참조하면, 일 실시예에 따른 복수의 화소 회로부(PXC)는 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함할 수 있다.
발광 소자(LE)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(LE)는 무기발광 다이오드(inorganic light emitting diode), 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(LE)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SL)에 연결되고, 제1 전극은 구동 트랜지스터(DTR)의 게이트 전극에 연결되며, 제2 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 전극은 초기화 전압 라인(VIL)에 연결되며, 제2 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 트랜지스터들(STR1, STR2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 6을 참조하면, 다른 실시예에 따른 화소 회로부(PXC)의 발광 소자(LE)의 제1 전극은 제4 트랜지스터(STR4)의 제1 전극과 제6 트랜지스터(STR6)의 제2 전극에 접속되며, 제2 전극은 제2 전원 라인(ELVSL)에 접속될 수 있다. 발광 소자(LE)의 제1 전극과 제2 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
각 화소(PX)는 구동 트랜지스터(DTR), 스위치 소자들, 및 커패시터(CST)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6)을 포함한다.
구동 트랜지스터(DTR)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DTR)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 제1 전원 라인(ELVDL) 사이에 형성된다. 커패시터(CST)의 일 전극은 구동 트랜지스터(DTR)의 게이트 전극에 접속되고, 타 전극은 제1 전원 라인(ELVDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 6에서는 제1 내지 제6 트랜지스터들(STR1, STR2, STR3, STR4, STR5, STR6), 및 구동 트랜지스터(DTR)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(ELVDL)의 제1 전원 전압, 제2 전원 라인(ELVSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DTR)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 화소 회로부(PXC)는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되는 것에서 도 6의 실시예와 차이가 있다.
P 타입 MOSFET으로 형성되는 구동 트랜지스터(DTR), 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 7에서는 제2 트랜지스터(STR2)의 게이트 전극과 제4 트랜지스터(STR4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 4의 실시예와 차이점이 있다. 또한, 도 7에서는 제1 트랜지스터(STR1)와 제3 트랜지스터(STR3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(STR2), 제4 트랜지스터(STR4), 제5 트랜지스터(STR5), 및 제6 트랜지스터(STR6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
상술한 본 명세서의 실시예에 따른 화소의 등가회로도는 도 5 내지 도 7에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 화소의 등가회로도는 도 5 내지 도 7에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.
공통 회로부(CXC)는 비표시 영역(NDA)에 배치될 수 있다. 공통 회로부(CXC)는 공통 접촉 전극(113)에 대응하여 배치될 수 있으며, 복수의 발광 소자(LE)들에 공통적으로 연결되는 제2 반도체층(SEM2)에 연결될 수 있다.
한편, 복수의 화소 전극(111)들은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)와 일체로 형성될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 화소 전압 또는 애노드 전압을 공급받을 수 있다. 화소 전극(111)들은 금(Au), 구리(Cu), 주석(Sn), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 화소 전극(111)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
공통 전극(112)은 비표시 영역(NDA)의 제1 공통 전압 공급 영역(CVA1)에 배치될 수 있다. 공통 전극(112)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 공통 전극(112)은 비표시 영역(NDA)에 형성된 공통 회로부(CXC)를 통해 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 공통 전극(112)은 화소 전극(111)들과 동일한 물질을 포함할 수 있다. 즉, 공통 전극(112)과 화소 전극(111)들은 동일한 공정으로 형성될 수 있다.
접촉 전극(113)들은 그에 대응되는 화소 전극(111)들 상에 배치될 수 있다. 접촉 전극(113)들은 화소 전극(111)들과 발광 소자(LE)를 접착하기 위한 금속 물질을 포함할 수 있다. 예를 들어, 접촉 전극(113)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 접촉 전극(113)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
공통 접촉 전극(114)은 비표시 영역(NDA)의 공통 전극(112) 상에 배치되며, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 공통 접촉 전극(114)은 비표시 영역(NDA)에 형성된 공통 회로부(CXC)를 통해 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 공통 접촉 전극(114)은 상술한 접촉 전극(113)들들과 동일한 물질을 포함할 수 있다. 공통 접촉 전극(114)은 공통 회로부(CXC)의 전원 라인과 발광 소자층(120)의 공통 연결 전극(127)을 전기적으로 연결할 수 있다.
제1 패드(PD1)들 각각은 그에 대응되는 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(CB)의 패드 전극(CPD)에 연결될 수 있다. 즉, 제1 패드(PD1)들, 와이어(WR)들, 및 회로 보드(CB)의 패드 전극(CPD)들은 서로 일대일로 연결될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
한편, 제2 패드부(PDA2)의 제2 패드들은 상술한 제1 패드(PD1)와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략한다.
발광 소자층(120)은 발광 소자(LE)들, 절연층(INS1), 연결 전극(126), 공통 연결 전극(127), 및 제1 반사층(RF1)을 포함할 수 있다.
발광 소자층(120)은 각 발광 소자(LE)들에 대응하는 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들을 포함할 수 있다. 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에는 발광 소자(LE)가 일대일로 대응하여 배치될 수 있다.
발광 소자(LE)는 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 화소 전극(111) 상에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 길게 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 도 10과 같이 제3 방향(DR3)에서 연결 전극(126), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 포함할 수 있다. 연결 전극(126), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
도 10에 도시된 바와 같이, 발광 소자(LE)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
연결 전극(126)은 화소 전극(111) 및 접촉 전극(113) 상에 배치될 수 있다. 연결 전극(126)은 접촉 전극(113)과 접착하여 발광 소자(LE)에 발광 신호를 인가하는 역할을 할 수 있다. 발광 소자(LE)는 적어도 하나의 연결 전극(126)을 포함할 수 있다. 도 10에서는 발광 소자(LE)가 하나의 연결 전극(126)을 포함하는 것을 도시하고 있으나, 이에 한정되지 않는다. 경우에 따라서 발광 소자(LE)는 더 많은 수의 연결 전극(126)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(LE)에 대한 설명은 연결 전극(126)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
또한, 연결 전극(126)은 접촉 전극(113)과 제1 반도체층(SEM1) 사이에 배치될 수 있다. 연결 전극(126)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 연결 전극(126)은 일 실시예에 따른 표시 패널(10)에서 발광 소자(LE)가 접촉 전극과 전기적으로 연결될 때, 발광 소자(LE)와 접촉 전극 사이의 저항을 감소시킬 수 있다. 연결 전극(126)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 연결 전극(126)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 연결 전극(126)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
제1 반도체층(SEM1)은 연결 전극(126) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(SEM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 제1 광, 즉 청색 파장 대역의 광 또는 제2 광, 즉 녹색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3㎚ 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다. 예시적인 실시예에서 활성층(MQW)에 포함된 반도체 물질들 중 인듐을 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 약 10% 내지 15%이면 청색 파장 대역의 광을 발광할 수 있고, 인듐의 함량이 약 20% 내지 25%이면 녹색 파장 대역의 광을 발광할 수 있으며, 인듐의 함량이 약 30% 내지 45%이면 적색 파장 대역의 광을 발광할 수 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 제2 반도체층(SEM2)은 복수의 발광 소자(LE)들에 공통적으로 연결되어 배치되는 공통층일 수 있다. 제2 반도체층(SEM2)은 제3 방향(DR3)으로 적어도 일부가 각각의 발광 소자(LE)들에 배치되어 패턴된 형상으로 이루어지고, 나머지 일부가 제1 방향(DR1)으로 연속적으로 연장되어 복수의 발광 소자(LE)에 공통적으로 배치될 수 있다. 제2 반도체층(SEM2)은 공통 연결 전극(127)을 통해 인가된 공통 전압을 복수의 발광 소자(LE)들에 공통적으로 인가될 수 있도록 한다.
후술하는 제3 반도체층(SEM3)이 제2 반도체층(SEM2)과 함께 공통층으로 배치되나 제3 반도체층(SEM3)은 도전성을 가지지 않으므로, 도전성을 가지는 제2 반도체층(SEM2)을 통해 신호가 인가될 수 있다. 제2 반도체층(SEM2)과 제3 반도체층(SEM3)은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장되어 배치될 수 있다.
제3 반도체층(SEM3)은 제2 반도체층(SEM2) 상에 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
제3 반도체층(SEM3)은 복수의 발광 소자(LE)들에 공통적으로 연결되는 공통층일 수 있다. 제3 반도체층(SEM3)은 제1 방향(DR1)으로 연속적으로 연장되어 복수의 발광 소자(LE)에 공통적으로 배치될 수 있다. 제3 반도체층(SEM3)은 복수의 발광 소자(LE)들의 베이스 층으로 작용할 수 있다. 후술하는 발광 소자층의 제조 공정에서 제3 반도체층(SEM3) 상에 발광 소자(LE)들의 구성층들이 제조됨으로써, 제3 반도체층(SEM3)은 베이스 층으로 작용하게 된다.
한편, 비표시 영역(NDA)의 제1 공통 전압 공급 영역(CVA1)에는 공통 연결 전극(127)이 배치될 수 있다. 공통 연결 전극(127)은 제2 반도체층(SEM2)의 일면에 배치될 수 있다. 공통 연결 전극(127)은 공통 접촉 전극(114)으로부터 발광 소자(LE)들의 공통 전압 신호가 전달되는 역할을 할 수 있다. 공통 연결 전극(127)은 연결 전극들(126)들과 동일한 물질로 이루어질 수 있다. 공통 연결 전극(127)은 공통 접촉 전극(114)과 연결되기 위해, 제3 방향(DR3)으로의 두께가 두껍게 이루어질 수 있다.
상술한 발광 소자(LE)들은 연결 전극(126)들을 통해 화소 전극(111)의 화소 전압 또는 애노드 전압을 공급받고, 제2 반도체층(SEM2)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
절연층(INS1)은 제2 반도체층(SEM2)의 측면과 상면, 발광 소자(LE)들 각각의 측면들, 및 연결 전극(126)의 측면 상에 배치될 수 있다. 절연층(INS1)은 제2 반도체층(SEM2), 발광 소자(LE)들, 및 연결 전극(126)을 다른 층들로부터 절연시킬 수 있다.
도 8에 도시된 바와 같이, 절연층(INS1)은 발광 소자(LE)들을 둘러싸도록 배치될 수 있다. 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN)등과 같은 무기 절연성 물질을 포함할 수 있다. 절연층(INS1)의 두께는 대략 0.1㎛일 수 있으나, 이에 한정되지 않는다.
제1 반사층(RF1)은 발광 소자(LE)로부터 발광된 광 중에서 상부 방향이 아니라 상하좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 제1 반사층(RF1)은 표시 영역(DA)에 배치될 수 있다. 제1 반사층(RF1)은 표시 영역(DA)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
제1 반사층(RF1)은 연결 전극(126)들의 측면들, 및 발광 소자(LE)들 각각의 측면들 상에 배치될 수 있다. 제1 반사층(RF1)은 절연층(INS1) 상에 직접 배치되며, 절연층(INS1)의 측면에 배치될 수 있다. 제1 반사층(RF1)은 연결 전극(126) 및 발광 소자(LE)들로부터 이격되어 배치될 수 있다.
도 9에 도시된 바와 같이, 제1 반사층(RF1)은 표시 영역(DA)에서 발광 소자(LE)들을 둘러싸도록 배치될 수 있다. 발광 소자(LE)들은 각각 절연층(INS1)에 의해 둘러싸이고, 절연층(INS1)은 제1 반사층(RF1)에 의해 둘러싸일 수 있다. 제1 반사층(RF1)은 서로 이격하여 배치되며, 인접한 발광 소자(LE)의 제1 반사층(RF1)들과 이격하여 배치될 수 있다. 즉, 제1 반사층(RF1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격하여 배치될 수 있다. 도면에서는 제1 반사층(RF1) 및 절연층(INS1)의 평면 형상이 사각의 폐루프(closed loof)형으로 도시되었지만, 이에 한정되지 않으며 발광 소자(LE)의 평면 형상에 따라 다양한 형상을 가질 수 있다.
제1 반사층(RF1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RF1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
한편, 일 실시예에 따른 표시 패널(10)은 제1 발광 소자(LE1), 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)를 포함할 수 있다. 제1 발광 소자(LE1)는 제1 광(예컨데, 청색 광)을 발광하고, 제2 발광 소자(LE2)는 제2 광(예컨데, 녹색 광)을 발광하고, 제3 발광 소자(LE3)는 제1 광을 발광할 수 있다. 즉, 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 동일한 제1 광을 발광할 수 있다.
각 발광 소자(LE1, LE2, LE3)의 활성층(MQW)이 InGaN로 이루어진 경우, 활성층(MQW)에서 제3 광인 적색 광을 발광할 때, 높은 전류 밀도(current density)에서 내부 양자 효율(IQE)이 저하될 수 있다. 따라서, 본 실시예에서는 제3 광을 발광하는 발광 소자를 형성하는 대신에 제1 광을 발광하는 발광 소자를 형성하고, 그 상부에 제1 광을 제3 광으로 변환하는 파장 변환 부재(130)를 구비하여, 제3 광의 효율을 증가시킬 수 있다.
한편, 상술한 발광 소자층(120)과 반도체 회로 기판(100)은 각각 제조된 후 서로 접합하여 표시 패널(10)을 구성할 수 있다. 예를 들어, 발광 소자층(120)의 발광 소자(LE)들의 연결 전극(126)들과 반도체 회로 기판(100)의 접촉 전극(113)들이 서로 접합되고, 발광 소자층(120)의 공통 연결 전극(127)과 반도체 회로 기판(100)의 공통 접촉 전극(114)이 서로 접합될 수 있다. 발광 소자층(120)과 반도체 회로 기판(100)은 서로 접합한 후 열을 가하면, 상기 서로 접합되는 전극들이 계면에서 용융되어 접합될 수 있다. 공통 연결 전극(127)과 공통 접촉 전극(114)은 발광 소자층(120) 전체에 공통 전압이 인가되기 위해 폭이 매우 크게 형성된다. 이에 따라 공통 연결 전극(127)과 공통 접촉 전극(114)이 접합된 계면에서 용융되는 물질들의 양이 많게 되어 표시 영역(DA)으로 흘러 발광 소자(LE)들과 쇼트가 발생될 수 있다. 본 발명은 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 용융되어 흐르는 양을 저감하여 쇼트를 방지할 수 있도록 공통 연결 전극(127) 및/또는 공통 접촉 전극(114)의 형상을 조절할 수 있다.
도 11은 도 1의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 12A는 도 1의 B 영역을 확대한 일 예를 나타낸 도면이다. 도 12B는 도 1의 B 영역을 확대한 다른 예를 나타낸 도면이다. 도 12C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 13A는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 13B는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 13C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 14A는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 14B는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다. 도 14C는 도 1의 B 영역을 확대한 또 다른 예를 나타낸 도면이다.도 15는 도 1의 C-C'를 따라 절단한 표시 패널의 다른 예를 보여주는 단면도이다. 도 16은 도 1의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 1과 결부하여 도 11 내지 도 14C를 참조하면, 일 실시예에 따른 표시 패널(10)의 발광 소자층(120)은 복수의 제1 도전 패턴(COP1)을 포함하는 공통 연결 전극(127)을 포함할 수 있다.
공통 연결 전극(127)은 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)에 배치될 수 있다. 공통 연결 전극(127)은 표시 영역(DA)을 둘러싸는 형상으로 배치될 수 있다. 공통 연결 전극(127)은 발광 소자층(120)의 제2 반도체층(SEM2)의 하면에 배치되어, 반도체 회로 기판(100)의 공통 회로부(CXC)에 대응하여 배치될 수 있다.
일 실시예에서 공통 연결 전극(127)은 복수의 제1 도전 패턴(COP1)을 포함할 수 있다. 복수의 제1 도전 패턴(COP1)은 발광 소자층(120)의 제2 반도체층(SEM2)과 반도체 회로 기판(100)의 공통 접촉 전극(114) 사이에 배치될 수 있다. 복수의 제1 도전 패턴(COP1)의 일단은 제2 반도체층(SEM2)에 컨택하고 타단은 공통 접촉 전극(114)에 컨택할 수 있다. 상기 복수의 도전 패턴(COP1)은 발광 소자(LE)에 연결된 접촉 전극(126)과 동일한 물질을 포함할 수 있다.
공통 연결 전극(127)이 복수의 제1 도전 패턴(COP1)으로 이루어지면, 공통 연결 전극(127)과 공통 접촉 전극(114) 간의 접촉 면적이 감소될 수 있다. 공통 연결 전극(127)과 공통 접촉 전극(114)을 서로 접합한 후 열을 가해 용융하는 경우, 공통 연결 전극(127)의 용융되는 양을 저감할 수 있다. 이에 따라, 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하여 발광 소자(LE)와의 쇼트를 방지할 수 있다.
복수의 제1 도전 패턴(COP1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치되며, 제1 도전 패턴(COP1)의 지름(DI1, DI2)과 제1 도전 패턴들(COP1)의 이격 간격(PP1, PP2)은 다양하게 조절될 수 있다.
도 12A와 같이, 복수의 제1 도전 패턴(COP1)은 소정의 제1 지름(DI1)을 가지고 소정의 제1 간격(PP1)으로 이격되어 배치될 수 있다. 복수의 제1 도전 패턴(COP1)은 평면상 도트(dot) 형상으로 이루어질 수 있다. 복수의 제1 도전 패턴(COP1)의 각 도트의 평면 형상은 원형, 타원형, 삼각형, 사각형 이상의 다각형 등으로 이루어질 수 있으나 이에 제한되지 않는다. 복수의 제1 도전 패턴(COP1)의 형상은 서로 동일할 수 있으나, 이에 제한되지 않으며 서로 상이할 수도 있다.
도 12B와 같이, 다른 예로써 복수의 제1 도전 패턴(COP1)은 소정의 제2 지름(DI2)을 가지고 소정의 제2 간격(PP2)으로 이격되어 배치될 수 있다. 제1 도전 패턴(COP1)의 제2 지름(DI2)은 도 12A의 제1 도전 패턴(COP1)의 제1 지름(DI1)보다 클 수 있다. 또한, 제1 도전 패턴들(COP1)이 이격된 제2 간격(PP2)은 도 12A의 제1 도전 패턴들(COP2)이 이격된 제1 간격(PP1)보다 클 수 있다.
또한, 도 12C와 같이, 또 다른 예로써, 복수의 제1 도전 패턴(COP1)은 라인(line) 형상으로 이루어질 수 있다. 제1 도전 패턴(COP1)의 폭과 이격 간격은 서로 동일할 수 있으나 이에 제한되지 않으며 서로 상이할 수도 있다.
또 다른 예로써, 복수의 제1 도전 패턴들(COP1)은 표시 영역(DA)에 가까워질수록 이격 간격이 점진적으로 증가할 수 있다.
도 13A와 같이, 제1 도전 패턴들(COP1)이 이격된 제1 간격(PP1)은 표시 영역(DA)에 가까워질수록 점진적으로 증가할 수 있다. 또한, 도 13B와 같이, 제1 도전 패턴들(COP1)이 이격된 제2 간격(PP2)도 표시 영역(DA)에 가까워질수록 점진적으로 증가할 수 있다. 또한, 도 13C와 같이, 제1 도전 패턴들(COP1)이 이격된 제3 간격(PP3)도 표시 영역(DA)에 가까워질수록 점진적으로 증가할 수 있다. 예시적인 실시예에서 상술한 도 13A 내지 도 13C에서 표시 영역(DA)에 가까워질수록 제1 도전 패턴들(COP1)들의 밀도가 점진적으로 감소될 수 있다.
제1 도전 패턴들(COP1)의 이격 간격이 표시 영역(DA)에 가까워질수록 점진적으로 증가하면, 제1 도전 패턴들(COP1)의 밀도가 점진적으로 감소하여 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 더욱 저감할 수 있다.
또 다른 예로써, 비표시 영역(NDA)은 표시 영역(DA)으로부터 이격된 제1 영역(FPP) 및 제1 영역(FPP)과 표시 영역(DA) 사이에 배치된 제2 영역(SPP)을 포함할 수 있다. 제2 영역(SPP)은 제1 방향(DR1)에서 표시 영역(DA)에 인접한 영역이며, 제1 영역(FPP)은 제2 영역(SPP)보다 표시 영역(DA)으로부터 멀리 떨어진 영역일 수 있다.
도 14A와 같이, 제1 영역(FPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제1 이격 간격(PP1)은 제2 영역(SPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제1 이격 간격(PP1)보다 작을 수 있다. 또한, 도 14B와 같이, 제1 영역(FPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제2 이격 간격(PP2)은 제2 영역(SPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제2 이격 간격(PP2)보다 작을 수 있다. 또한, 도 14C와 같이, 제1 영역(FPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제3 이격 간격(PP3)은 제2 영역(SPP)에 배치된 제1 도전 패턴들(COP1)이 이격된 제3 이격 간격(PP3)보다 작을 수 있다.
상술한 도 14A 내지 도 14C는 표시 영역(DA)에 가까운 영역에서 제1 도전 패턴들(COP1)의 밀도가 낮고 표시 영역(DA)과 먼 영역에서 제1 도전 패턴들(COP1)의 밀도가 상대적으로 높을 수 있다. 이에 따라, 표시 영역(DA)에 가까운 영역에서 제1 도전 패턴들(COP1)의 밀도가 낮아져 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 더욱 저감할 수 있다.
복수의 제1 도전 패턴(COP1)의 높이(h1)는 제2 반도체층(SEM2)과 공통 접촉 전극(114) 사이의 거리로 정의될 수 있다. 예를 들어, 제2 반도체층(SEM2)의 하면과 공통 접촉 전극(114)의 상면 사이의 거리가 복수의 제1 도전 패턴(COP1)의 높이(h1)일 수 있다. 복수의 제1 도전 패턴(COP1)들의 높이(h1)는 서로 동일할 수 있다.
공통 연결 전극(127)은 복수의 제1 도전 패턴(COP1)을 포함하여, 공통 접촉 전극(114)의 컨택 면적을 줄일 수 있다. 복수의 제1 도전 패턴(COP1)이 차지하는 면적은 공통 접촉 전극(114)의 전체 평면 면적 대비 약 10% 내지 50%를 차지할 수 있다. 여기서, 복수의 제1 도전 패턴(COP1)이 차지하는 면적이 공통 접촉 전극(114)의 전체 평면 면적 대비 약 10% 이상이면 공통 접촉 전극(114)을 통해 인가되는 공통 전압이 발광 소자(LE)에 잘 전달될 수 있다. 복수의 제1 도전 패턴(COP1)이 차지하는 면적이 공통 접촉 전극(114)의 전체 평면 면적 대비 약 50% 이하이면, 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하여 발광 소자(LE)와의 쇼트를 방지할 수 있다.
도 15를 참조하면, 다른 예시적인 실시예에서 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하기 위해, 공통 접촉 전극(114)이 복수의 제2 도전 패턴(COP2)을 포함할 수 있다.
상술한 도 11과는 달리, 도 15의 실시예에서는 공통 접촉 전극(114)이 복수의 제2 도전 패턴(COP2)을 포함할 수 있다.
공통 접촉 전극(114)은 비표시 영역(NDA)의 공통 전극(112) 상에 배치되며, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 공통 접촉 전극(114)은 반도체 회로 기판(110)의 공통 전극(112)의 상면에 배치되어, 발광 소자층(120)의 공통 연결 전극(127)에 대응하여 배치될 수 있다.
일 실시예에서 공통 접촉 전극(114)은 복수의 제2 도전 패턴(COP2)을 포함할 수 있다. 복수의 제2 도전 패턴(COP2)은 발광 소자층(120)의 공통 연결 전극(127)과 반도체 회로 기판(100)의 공통 전극(112) 사이에 배치될 수 있다. 복수의 제2 도전 패턴(COP2)의 일단은 공통 연결 전극(127)에 컨택하고 타단은 공통 전극(112)에 컨택할 수 있다.
공통 접촉 전극(114)이 복수의 제2 도전 패턴(COP2)으로 이루어지면, 공통 연결 전극(127)과 공통 접촉 전극(114) 간의 접촉 면적이 감소될 수 있다. 공통 연결 전극(127)과 공통 접촉 전극(114)을 서로 접합한 후 열을 가해 용융하는 경우, 공통 접촉 전극(114)의 용융되는 양을 저감할 수 있다. 이에 따라, 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하여 발광 소자(LE)와의 쇼트를 방지할 수 있다.
상술한 제1 도전 패턴(COP1)과 동일하게, 복수의 제2 도전 패턴(COP2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 복수의 제2 도전 패턴(COP2)은 평면상 도트(dot) 또는 라인(line) 형상으로 이루어질 수 있다. 복수의 제1 도전 패턴(COP1)의 각 도트의 평면 형상은 원형, 타원형, 삼각형, 사각형 이상의 다각형 등으로 이루어질 수 있으나 이에 제한되지 않는다.
복수의 제2 도전 패턴(COP2)의 높이(h2)는 공통 연결 전극(127)과 공통 전극(112) 사이의 거리로 정의될 수 있다. 예를 들어, 공통 연결 전극(127)의 하면과 공통 전극(112)의 상면 사이의 거리가 복수의 제2 도전 패턴(COP2)의 높이(h2)일 수 있다. 복수의 제2 도전 패턴(COP2)들의 높이(h2)는 서로 동일할 수 있다.
본 실시예에서 공통 접촉 전극(114)은 복수의 제2 도전 패턴(COP2)을 포함하여, 공통 연결 전극(127)과의 컨택 면적을 줄일 수 있다. 복수의 제2 도전 패턴(COP2)이 차지하는 면적은 공통 연결 전극(127)의 전체 평면 면적 대비 약 10% 내지 50%를 차지할 수 있다. 여기서, 복수의 제2 도전 패턴(COP2)이 차지하는 면적이 공통 연결 전극(127)의 전체 평면 면적 대비 약 10% 이상이면 공통 접촉 전극(114)을 통해 인가되는 공통 전압이 공통 연결 전극(127)을 통해 발광 소자(LE)에 잘 전달될 수 있다. 복수의 제2 도전 패턴(COP2)이 차지하는 면적이 공통 연결 전극(127)의 전체 평면 면적 대비 약 50% 이하이면, 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하여 발광 소자(LE)와의 쇼트를 방지할 수 있다.
한편, 도 16을 참조하면, 또 다른 예시적인 실시예에서 공통 연결 전극(127)은 복수의 제1 도전 패턴(COP1)을 포함하고 공통 접촉 전극(114)은 복수의 제2 도전 패턴(COP2)을 포함할 수 있다. 복수의 제1 도전 패턴(COP1)과 복수의 제2 도전 패턴(COP2)은 각각 상술한 도 12 및 도 15와 동일할 수 있다.
일 실시예에서 복수의 제1 도전 패턴(COP1)과 복수의 제2 도전 패턴(COP2)은 제3 방향(DR3)에서 서로 중첩하여 배치될 수 있다. 복수의 제1 도전 패턴(COP1)과 복수의 제2 도전 패턴(COP2)은 일대일로 대응하여 중첩할 수 있다. 복수의 제1 도전 패턴(COP1)과 복수의 제2 도전 패턴(COP2)은 서로 컨택할 수 있다. 예를 들어, 복수의 제1 도전 패턴(COP1)의 하면과 복수의 제2 도전 패턴(COP2)의 상면은 서로 컨택할 수 있다.
복수의 제1 도전 패턴(COP1)과 복수의 제2 도전 패턴(COP2)의 평면 형상은 서로 동일할 수 있다. 복수의 제1 도전 패턴(COP1)의 높이(h1)는 복수의 제2 도전 패턴(COP2)의 높이(h2)보다 클 수 있다. 다만 이에 제한되지 않으며, 발광 소자층(120)의 제2 반도체층(SEM2)의 두께가 두꺼워지는 경우, 복수의 제1 도전 패턴(COP1)의 높이(h1)와 복수의 제2 도전 패턴(COP2)의 높이(h2)는 서로 동일할 수 있거나, 반대로 복수의 제1 도전 패턴(COP1)의 높이(h1)가 복수의 제2 도전 패턴(COP2)의 높이(h2)보다 작을 수도 있다.
본 실시예에서 공통 연결 전극(127)이 복수의 제1 도전 패턴(COP1)을 포함하고 공통 접촉 전극(114)은 복수의 제2 도전 패턴(COP2)을 포함하여, 공통 연결 전극(127)과 공통 접촉 전극(114) 간의 컨택 면적을 줄일 수 있다. 복수의 제1 도전 패턴(COP1) 및 복수의 제2 도전 패턴(COP2)이 차지하는 면적은 각각 공통 전극(112)의 전체 평면 면적 대비 약 10% 내지 50%를 차지할 수 있다. 여기서, 복수의 제1 도전 패턴(COP1) 및 복수의 제2 도전 패턴(COP2) 각각이 차지하는 면적이 공통 전극(127)의 전체 평면 면적 대비 약 10% 이상이면 공통 전극(112)을 통해 인가되는 공통 전압이 공통 접촉 전극(114) 및 공통 연결 전극(127)을 통해 발광 소자(LE)에 잘 전달될 수 있다. 복수의 제1 도전 패턴(COP1) 및 복수의 제2 도전 패턴(COP2) 각각이 차지하는 면적이 공통 전극(112)의 전체 평면 면적 대비 약 50% 이하이면, 공통 연결 전극(127)과 공통 접촉 전극(114)의 접합시 표시 영역(DA)으로 용융되어 흘러내리는 물질의 양을 저감하여 발광 소자(LE)와의 쇼트를 방지할 수 있다.
도 17은 일 실시예에 따른 표시 패널의 일 예를 보여주는 평면도이다. 도 18은 도 17의 D-D'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 19는 일 실시예에 따른 표시 패널의 다른 예를 보여주는 평면도이다. 도 20은 일 실시예에 따른 표시 패널의 또 다른 예를 보여주는 평면도이다. 도 21은 일 실시예에 따른 표시 패널의 일 예를 보여주는 단면도이다. 도 22는 다른 실시예에 따른 표시 패널의 다른 예를 보여주는 단면도이다.
도 17 내지 도 20을 참조하면, 일 실시예에 따른 표시 패널(10)은 제2 기판(210)을 포함하는 발광 소자층(120)을 포함할 수 있다. 발광 소자층(120)은 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 상술한 바와 같이, 비표시 영역(NDA)에는 표시 영역(DA)을 둘러싸는 공통 연결 전극(127)이 배치될 수 있다.
도 4 내지 도 10에서 상술한 것처럼, 발광 소자층(120)과 반도체 회로 기판(100)은 서로 정렬한 후 열처리를 통해 서로 접합할 수 있다. 예를 들어, 발광 소자층(120)의 연결 전극(126)들 및 공통 연결 전극(127)과, 반도체 회로 기판(100)의 접촉 전극(113)들 및 공통 접촉 전극(114)을 서로 열처리를 통해 접할 수 있다. 이때, 열처리는 발광 소자층(120) 상부 및 반도체 회로 기판(100) 하부에서 서로 압착하여 열을 가하는 방식과, 발광 소자층(120) 상부에서 레이저를 통해 열을 가하는 방식이 있다. 그러나, 반도체 회로 기판(100)의 제1 기판(110)을 이루는 실리콘(Si)과 발광 소자층(120)의 제2 기판(210)을 이루는 사파이어 간의 열팽창 계수(CTE) 차이로 인해 열처리 후 정렬이 틀어질 수 있다. 특히, 사파이어인 제2 기판(210)이 실리콘인 제1 기판(110)보다 열팽창 계수가 더 커, 변형이 상대적으로 크게 발생할 수 있다.
본 실시예에서는 발광 소자층(120)의 제2 기판(210)의 열 변형이 발생하는 것을 개선하기 위해, 더미 패턴(DPT)을 더 포함할 수 있다.
도 17 및 도 18에 도시된 바와 같이, 발광 소자층(120)의 비표시 영역(NDA)에 복수의 더미 패턴(DPT)을 포함할 수 있다. 복수의 더미 패턴(DPT)은 제2 기판(210)의 가장자리에 배치될 수 있으며, 예를 들어, 제2 기판(210)의 최외곽에 배치될 수 있다. 제2 기판(210)의 제1 방향(DR1)으로 연장된 장변들에 각각 배치될 수 있다. 예를 들어, 복수의 더미 패턴(DPT)은 제2 기판(210)의 상측변과 하측변에 인접하여 배치될 수 있다. 복수의 더미 패턴(DPT)은 제2 기판(210)의 상측변과 표시 영역(DA) 사이에 배치될 수 있으며, 예를 들어, 제2 기판(210)의 상측변과 공통 연결 전극(127) 사이에 배치될 수 있다.
복수의 더미 패턴(DPT)은 제1 기판(110)과 대향하는 제2 기판(210)의 일면, 예를 들어 제2 기판(210)의 하면에 배치될 수 있다. 구체적으로, 복수의 더미 패턴(DPT)은 제2 기판(210)의 하면에 배치된 절연층(INS1)의 하면에 직접 배치될 수 있다.
복수의 더미 패턴(DPT)은 발광 소자층(120)과 반도체 회로 기판(100)의 접합시 발광 소자층(120)의 제2 기판(210)의 열을 방출하고 제2 기판(210)의 열 변형으로터 제2 기판(210)을 지지할 수 있다. 예를 들어, 복수의 더미 패턴(DPT)은 제2 기판(210)의 열을 방출하는 히트 싱크(heat sink)일 수 있다. 이를 위해 복수의 더미 패턴(DPT)은 금속 물질을 포함할 수 있으며, 예를 들어, 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예시적인 실시예에서 복수의 더미 패턴(DPT)은 상술한 발광 소자층(120)의 연결 전극(126)들 및 공통 연결 전극(127)과 동일한 물질을 포함할 수 있다.
일 실시예에서 복수의 더미 패턴(DPT)들은 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 복수의 더미 패턴(DPT)들 간의 간격(P1)은 서로 동일할 수 있으나, 이에 한정되지 않으며 서로 다를 수도 있다. 복수의 더미 패턴(DPT)들은 제2 방향(DR2)으로의 폭(W1)을 가질 수 있다. 복수의 더미 패턴(DPT)들의 폭(W1)은 제2 기판(210)과 공통 연결 전극(127) 사이에서 최대한의 폭(W1)을 가져, 방열 효과를 증가시킬 수 있다. 복수의 더미 패턴(DPT)들의 폭(W1)의 서로 동일할 수 있으나, 이에 한정되지 않으며 서로 다를 수도 있다.
복수의 더미 패턴(DPT)들은 제1 방향(DR1)으로 연장된 길이(L1)를 가질 수 있다. 상기 길이(L1)는 제2 기판(210)의 장변을 따라 연장되는 제1 방향(DR1)의 길이일 수 있다. 복수의 더미 패턴(DPT)들의 길이(L1)는 서로 동일할 수 있으나, 이에 한정되지 않으며 서로 다를 수 있다.
제2 기판(210)의 열 변형은 제2 기판(210)의 장변들에서 제1 방향(DR1)으로 갈수록 크게 발생할 수 있다. 예를 들어, 제2 기판(210)의 장변들의 중심에서 가장자리로 갈수록 제2 기판(210)의 열 변형이 크게 발생할 수 있다. 본 실시예에서 복수의 더미 패턴(DPT)들의 길이(L1)는 제2 기판(210)의 일변의 중심에서 제1 방향(DR1)으로의 가장자리로 갈수록 점진적으로 증가할 수 있다. 예를 들어, 복수의 더미 패턴(DPT)들의 길이(L1)는 제2 기판(210)의 일변의 중심에서 제2 기판(210)의 제2 방향(DR2)으로 연장된 단변들에 인접할수록 점진적으로 증가할 수 있다.
예시적인 실시예에서, 제2 기판(210)의 일변의 중심에 배치된 더미 패턴(DPT)의 길이가 가장 짧고 제2 기판(210)의 일변의 양 가장자리에 배치된 더미 패턴(DPT)들의 길이가 가장 길 수 있다. 즉, 제2 기판(210)에서 열 변형이 큰 영역인 제2 기판(210)의 일변의 양 가장자리에 길이가 긴 더미 패턴(DPT)들을 배치할 수 있고, 열 변형이 상대적으로 작은 영역인 제2 기판(210)의 일변의 중심에 길이가 짧은 더미 패턴(DPT)들을 배치할 수 있다. 이에 따라, 발광 소자층(120)과 반도체 회로 기판(100)의 접합시 발광 소자층(120)의 제2 기판(210)의 열 변형을 개선하여, 발광 소자층(120)과 반도체 회로 기판(100)의 오정렬을 개선할 수 있다.
복수의 더미 패턴(DPT)은 제2 기판(210)의 적어도 하나의 모서리에 배치된 정렬 키(AK)에 인접하여 배치될 수 있다. 복수의 더미 패턴(DPT)은 금속 물질을 포함하여, 발광 소자층(120)과 반도체 회로 기판(100) 간의 정렬 시, 정렬 키(AK)와 함께 정렬 공정의 보조 역할을 할 수 있다.
한편, 도 19에 도시된 바와 같이, 발광 소자층(120)의 제2 기판(210) 상에 배치된 더미 패턴(DPT)은 제2 기판(210)의 장변들에 각각 하나씩 배치될 수 있다. 더미 패턴(DPT)의 제1 방향(DR1)으로의 길이는 표시 영역(DA)의 제1 방향(DR1)으로의 길이보다 크고 제2 기판(210)의 제1 방향(DR1)으로의 길이보다 작을 수 있다.
또한, 도 20에 도시된 바와 같이, 발광 소자층(120)의 제2 기판(210) 상에 배치된 더미 패턴(DPT)은 제2 기판(210)의 단변들에 더 배치될 수도 있다. 이 경우, 도 17과 마찬가지로 복수의 더미 패턴(DPT)들은 제2 기판(210)의 단변의 중심에서 제2 방향(DR2)으로 갈수록 점진적으로 증가할 수 있다. 이에 한정되지 않으며 더미 패턴(DPT)은 제2 기판(210)의 장변들과 단변들에 각각 하나씩 배치될 수도 있다.
한편, 도 21을 참조하면, 다른 실시예에서 발광 소자층(120)은 복수의 홀(HO)을 포함할 수 있다. 도 21의 실시예는 상술한 도 17 내지 도 20의 실시예에서 더미 패턴(DPT) 대신에 홀(HO)이라는 구조적인 차이만 있을 뿐, 그 배치, 형상 등의 구성은 동일하므로 차이점에 대해 설명하기로 한다.
복수의 홀(HO)은 절연층(INS1) 및 제2 기판(210)에 배치될 수 있다. 복수의 홀(HO)은 절연층(INS1) 및 제2 기판(210)을 완전히 관통하는 관통홀일 수 있다. 복수의 홀(HO)은 절연층(INS1)의 측면들과 제2 기판(210)의 측면들을 노출시킬 수 있다. 이에 따라, 복수의 홀(HO)은 발광 소자층(120)과 반도체 회로 기판(100)의 접합시 발광 소자층(120)의 제2 기판(210) 내부의 열을 외부로 방출할 수 있으므로, 제2 기판(210)의 열 변형을 개선할 수 있다.
복수의 홀(HO)은 복수의 더미 패턴(DPT)과 마찬가지로, 제2 기판(210)의 제1 방향(DR1)으로 연장된 장변들, 단변들 또는 장변들과 단변들에 각각 배치될 수 있다. 복수의 홀(HO)의 길이는 제2 기판(210)의 일변의 중심에서 제1 방향(DR1)으로 갈수록 점진적으로 증가할 수 있다.
또한, 도 22를 참조하면, 또 다른 실시예에서 발광 소자층(120)은 복수의 홈(GR)을 포함할 수 있다. 도 22의 실시예는 상술한 도 17 내지 도 21의 실시예에서 더미 패턴(DPT) 도는 홀(HO) 대신에 홈(GR)이라는 구조적인 차이만 있을 뿐, 그 배치, 형상 등의 구성은 동일하므로 차이점에 대해 설명하기로 한다.
복수의 홈(GR)은 제2 기판(210)에 형성될 수 있다. 복수의 홈(GR)은 절연층(INS1)을 관통하여 절연층(INS1)의 측면들을 노출시키고, 제2 기판(210)의 측면들을 노출시킬 수 있다. 이에 따라, 복수의 홈(GR)은 발광 소자층(120)과 반도체 회로 기판(100)의 접합시 발광 소자층(120)의 제2 기판(210) 내부의 열을 외부로 방출할 수 있으므로, 제2 기판(210)의 열 변형을 개선할 수 있다.
도 23 내지 도 27은 도 2의 A 영역의 다른 예를 상세히 보여주는 레이아웃 도이다. 도 28은 도 23의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 23 및 도 28을 참조하면, 제2 발광 소자(LE2)와 동일한 제2 광을 방출하는 제4 발광 소자(LE4)를 더 포함하고 각 발광 영역(EA1, EA2, EA3, EA4)이 펜타일TM 구조로 배치된다는 점에서 상술한 도 2 및 도 3의 실시예와 차이가 있다. 도 23과 도 28에서는 도 2와 도 3의 실시예와 중복된 설명은 생략한다.
도 23과 도 28을 참조하면, 복수의 화소(PX)들 각각은 제1 광을 발광하는 제1 발광 소자(LE1), 제2 광을 발광하는 제2 발광 소자(LE2), 제3 광을 발광하는 제3 발광 소자(LE3), 제2 광을 발광하는 제4 발광 소자(LE4)를 포함할 수 있다.
표시 영역(DA)에서 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들은 제1 대각 방향(DD1)과 제2 대각 방향(DD2)에서 교번하여 배치될 수 있다. 제1 대각 방향(DD1)은 제1 방향(DR1)과 제2 방향(DR2)의 대각 방향이고, 제2 대각 방향(DD2)은 제1 대각 방향(DD1)과 직교하는 방향일 수 있다.
복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 제1 방향(DR1)으로 배치되고, 제2 발광 소자(LE2)와 제4 발광 소자(LE4)는 제1 방향(DR1)으로 배치될 수 있다. 복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제2 발광 소자(LE2)는 제1 대각 방향(DD1)으로 배치되고, 제2 발광 소자(LE2)와 제3 발광 소자(LE3)는 제2 대각 방향(DD2)으로 배치되며, 제3 발광 소자(LE3)와 제4 발광 소자(LE4)는 제1 대각 방향(DD1)으로 배치될 수 있다.
제4 발광 소자(LE4)는 제2 발광 소자(LE2)와 실질적으로 동일할 수 있다. 즉, 제4 발광 소자(LE4)는 제2 광을 발광할 수 있으며, 제2 발광 소자(LE2)와 동일한 구조를 가질 수 있다.
제1 발광 소자(LE1)는 제1 발광 영역(EA1)에 배치되고, 제2 발광 소자(LE2)는 제2 발광 영역(EA2)에 배치되며, 제3 발광 소자(LE3)는 제3 발광 영역(EA3)에 배치되고, 제4 발광 소자(LE4)는 제4 발광 영역(EA4)에 배치될 수 있다.
제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 제3 발광 영역(EA3)의 면적, 및 제4 발광 영역(EA4)의 면적은 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1)의 면적, 제2 발광 영역(EA2)의 면적, 제3 발광 영역(EA3)의 면적은 상이하고, 제2 발광 영역(EA2)의 면적은 제4 발광 영역(EA4)의 면적과 동일할 수 있다.
또한, 서로 이웃하는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이의 거리, 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이의 거리, 서로 이웃하는 제1 발광 영역(EA1)과 제4 발광 영역(EA4) 사이의 거리, 및 서로 이웃하는 제3 발광 영역(EA3)과 제4 발광 영역(EA4) 사이의 거리가 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 서로 이웃하는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이의 거리와 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이의 거리는 상이하고, 서로 이웃하는 제1 발광 영역(EA1)과 제4 발광 영역(EA4) 사이의 거리와 서로 이웃하는 제3 발광 영역(EA3)과 제4 발광 영역(EA4) 사이의 거리는 상이할 수 있다. 이 경우, 서로 이웃하는 제1 발광 영역(EA1)과 제2 발광 영역(EA2) 사이의 거리와 서로 이웃하는 제1 발광 영역(EA1)과 제4 발광 영역(EA4) 사이의 거리는 실질적으로 동일하고, 서로 이웃하는 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이의 거리와 서로 이웃하는 제3 발광 영역(EA3)과 제4 발광 영역(EA4) 사이의 거리는 실질적으로 동일할 수 있다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(1)는 복수의 화소(PX)들 각각이 4개의 발광 소자(LE1, LE2, LE3, LE4)들을 포함하고, 복수의 발광 소자(LE1, LE2, LE3, LE4)들이 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열되되, 가장 인접하여 이격된 소자는 제1 방향(DR1) 및 제2 방향(DR2) 사이의 대각선 방향(DD1, DD2)으로 이격될 수 있다.
일 실시예에서, 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)는 서로 동일한 직경을 가질 수 있다. 예를 들어, 제1 발광 소자(LE1)의 제1 직경(WE1), 제2 발광 소자(LE2)의 제2 직경(WE2), 제3 발광 소자(LE3)의 제3 직경(WE3), 및 제4 발광 소자(LE4)의 제4 직경(WE4)은 각각 서로 동일할 수 있다. 도 3의 실시예의 경우에도, 제1 내지 제3 발광 소자(LE1, LE2, LE3)의 직경이 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(LE1, LE2, LE3, LE4)들의 직경은 서로 다를 수도 있다.
서로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)와 제2 발광 소자(LE2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)와 제4 발광 소자(LE4) 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)와 제3 발광 소자(LE3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)와 제4 발광 소자(LE4) 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(LE)들 사이의 간격은 발광 소자(LE)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다.
도 24에서는 제1 내지 제4 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)이 각 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 도시된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)은 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 도시될 수도 있다.
도 25를 참조하면, 서로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)의 중심과 제2 발광 소자(LE2)의 중심 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)의 중심과 제3 발광 소자(LE3)의 중심 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)의 중심과 제4 발광 소자(LE4)의 중심 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다.
본 실시예에서는 발광 소자(LE1, LE2, LE3, LE4)들의 중심 사이의 간격(DA1~DA4, DG1~DG4)들이 서로 동일한 경우를 예시하였으나, 이에 제한되지 않는다. 발광 소자(LE1, LE2, LE3, LE4)들의 중심 사이의 간격들도 도 24의 실시예를 참조하여 상술한 바와 유사하게 변형될 수 있다.
또한, 도 26 및 27을 참조하면, 일 실시예에 따른 표시 장치는 각 발광 소자(LE1, LE2, LE3, LE4)들의 크기가 서로 다를 수 있다. 도 26의 실시예는, 제1 발광 소자(LE1)의 제1 직경(WE1)이 제2 발광 소자(LE2), 제3 발광 소자(LE3) 및 제4 발광 소자(LE4)의 직경(WE2, WE3, WE4)보다 각각 더 크고, 제3 발광 소자(LE3)의 제3 직경(WE3)이 제2 발광 소자(LE2) 및 제4 발광 소자(LE4)의 직경(WE2, WE4)보다 클 수 있다. 제2 발광 소자(LE2)의 제2 직경(WE2)은 제4 발광 소자(LE4)의 제4 직경(WE4)과 동일할 수 있다. 도 27의 실시예는 제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)과 동일한 점에서 도 23D의 실시예와 차이가 있다.
일 실시예에서, 서로 인접한 발광 소자(LE)들 사이의 간격은 부분적으로 서로 다를 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제2 간격(DA2)보다 클 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(LE1)와 제3 발광 소자(LE3) 사이의 제4 간격(DA4)보다 클 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(LE1)와 제2 발광 소자(LE2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(LE3)와 제4 발광 소자(LE4) 사이의 제2 대각 간격(DG2)과 다를 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(LE2)와 제3 발광 소자(LE3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(LE1)와 제4 발광 소자(LE4) 사이의 제4 대각 간격(DG4)과 다를 수 있다.
제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)보다 큰 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)보다 작고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)보다 클 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(LE)들 사이의 간격은 발광 소자(LE)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다. 예를 들어, 제1 발광 소자(LE1)의 제1 직경(WE1)이 제3 발광 소자(LE3)의 제3 직경(WE3)과 동일한 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)과 같고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)과 같을 수 있다.
또한, 도 26 및 27에서는 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격(DA1~DA4, DG1~DG4)으로서, 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 도시된 간격들을 예시하여 설명하였으나, 이에 제한되지 않는다. 도 25의 실시예와 유사하게, 도 26 및 도 27에서 설명한 발광 소자(LE1, LE2, LE3, LE4)들 사이의 간격은 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 이들 사이의 간격을 비교하더라도, 동일하게 적용될 수 있다. 다만, 각 발광 소자(LE1, LE2, LE3, LE4)들의 직경이 서로 다른 실시예에서, 발광 소자(LE1, LE2, LE3, LE4)들의 외곽부를 기준으로 한 간격과 발광 소자(LE1, LE2, LE3, LE4)들의 중심을 기준으로 한 간격들의 대소 관계는 서로 다를 수도 있다.
또한, 제1 발광 영역(EA1)이 제1 광을 방출하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제2 광을 방출하며, 제3 발광 영역(EA3)이 제3 광을 방출할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1)이 제1 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제3 광을 발광하며, 제3 발광 영역(EA3)이 제2 광을 발광할 수 있다. 또는, 제1 발광 영역(EA1)이 제2 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)이 제1 광을 발광하며, 제3 발광 영역(EA3)이 제3 광을 발광할 수 있다.
또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)이 원형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 삼각형, 사각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 29는 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다. 도 30 내지 도 37은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 30 내지 도 37에서는 표시 장치(1)의 표시 패널(10)의 각 층들의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 30 내지 도 37에서는 발광 소자층(120)의 제조 공정을 중점적으로 도시하고 있으며, 이들은 각각 도 4의 단면도에 대응될 수 있다. 하기에서는 도 299와 결부하여 도 30 내지 도 37에 도시된 표시 패널의 제조 방법을 설명하기로 한다.
도 30을 참조하면, 제2 기판(210) 상에 복수의 반도체 물질층(SEM3, SEM2L, SLTL, MQML, EBLL, SEM1L)을 형성한다.(도 29의 S100)
먼저, 제2 기판(210)을 준비한다. 제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 한정되는 것은 아니며 일 실시예에서는 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
제2 기판(210) 상에 복수의 반도체 물질층(SEM3, SEM2L, SLTL, MQML, EBLL, SEM1L)을 형성한다. 에피택셜법에 의해 성장되는 복수의 반도체 물질층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
구체적으로, 제2 기판(210) 상에 제3 반도체층(SEM3)을 형성한다. 도면에서는 제3 반도체층(SEM3)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 제3 반도체층(SEM3)은 제2 반도체 물질층(SEM2L)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 일 예로, 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
상술한 방법을 이용하여 제3 반도체층(SEM3) 상에 제2 반도체 물질층(SEM2L), 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)을 순차적으로 형성한다.
이어, 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)을 식각하여 복수의 발광 소자(LE)를 형성한다.
구체적으로, 제1 반도체 물질층(SEM1L) 상에 복수의 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)을 형성한다. 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)은 무기물을 포함하는 하드마스크 또는 유기물을 포함하는 포토레지스트 마스크일 수 있다. 제1 마스크 패턴(MP1)은 제2 마스크 패턴(MP2)보다 두꺼운 두께로 형성하여, 제1 마스크 패턴(MP1) 하부의 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)들이 식각되지 않도록 한다.
복수의 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)을 마스크로 하여 복수의 반도체 물질층의 일부분을 식각(1st etch)한다.
도 31을 참조하면, 제2 기판(210) 상에는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)의 일부분이 식각되어 제거되고 식각되지 않은 부분은 복수의 발광 소자(LE)로 형성될 수 있다. 반도체 물질층들은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 물질층들을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 마스크 패턴(MP1)과 중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)은 식각되지 않고 복수의 발광 소자(LE)로 형성된다. 제2 마스크 패턴(MP2)과 중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)은 제2 마스크 패턴(MP2)이 식각됨에 따라 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)이 식각되어 제거되고, 제2 반도체 물질층(SEM2L)의 일부와 제3 반도체층(SEM3)이 식각되지 않고 잔존한다. 마스크 패턴들(MP1, MP2)과 비중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L) 중 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)은 식각되어 제거되고 식각 공정을 조절하여 제2 반도체 물질층(SEM2L)의 일부와 제3 반도체층(SEM3)이 식각되지 않고 잔존한다. 특히, 제2 기판(210)의 가장자리에서는 인접한 영역보다 제2 반도체 물질층(SEM2L)의 두께를 상대적으로 두껍게 형성하여 후술하는 공통 연결 전극이 배치될 위치를 설정한다.
결과적으로, 복수의 발광 소자(LE)는 제3 반도체층(SEM3), 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 포함하여 형성된다. 그리고 제3 반도체층(SEM3)과 제2 반도체층(SEM2)은 제2 기판(210)의 전체적으로 배치되도록 형성된다.
다음, 복수의 발광 소자(LE)를 포함하는 제2 기판(210) 상에 절연층(INS1)을 형성한다.(도 29의 S110)
도 31을 참조하면, 제2 기판(210) 상에 절연 물질층(INS1L)을 형성한다. 절연 물질층(INS1L)은 복수의 발광 소자(LE)를 완전히 덮을 수 있다. 절연 물질층(INS1L)은 절연성 물질을 제2 기판(210) 상에 도포하거나, 침지시키는 방법 등으로 형성될 수 있다. 일 예로, 절연 물질층(INS1L)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다.
이어, 도 32를 참조하면, 복수의 발광 소자(LE)의 상면 및 제2 기판(210)의 가장자리의 적어도 일부에 배치된 제2 반도체층(SEM2)의 상면이 노출되도록 상기 절연 물질층(INS1L)을 부분적으로 식각(2nd etch) 제거하여 제1 컨택홀(HOL1) 및 제2 컨택홀(HOL2)을 포함하는 절연층(INS1)을 형성한다. 절연 물질층(INS1L)은 상술한 식각 방법으로 제거할 수 있다.
다음, 도 33을 참조하면, 절연층(INS1) 상에 반사층(RF1)을 형성한다.(도 29의 S120)
구체적으로, 절연층(INS1)이 형성된 제2 기판(210) 상에 반사 물질층(RF1L)을 형성한다. 반사 물질층(RF1L)은 알루미늄(Al)과 같은 반사율이 높은 금속을 포함할 수 있다. 반사 물질층(RF1L)은 상술한 스퍼터링과 같은 금속 증착 방법으로 형성할 수 있다. 반사 물질층(RF1L)은 절연층(INS1) 및 발광 소자(LE) 상에 전체적으로 적층될 수 있다.
다음, 도 33 및 도 34를 참조하면, 반사 물질층(RF1L)을 식각(3rd etch)하여 반사층(RF1)을 형성한다. 반사 물질층(RF1L)은 식각 공정에서 전압 차를 크게 형성하고 소정의 식각 가스(EG2)를 이용하는 경우, 제2 기판(210)과 나란하게 적층된 반사 물질층(RF1L)이 제거될 수 있다. 반면, 제2 기판(210)의 상면과 수직한 수직면 예를 들어, 발광 소자(LE)의 측면에 배치되는 반사 물질층(RF1L)은 제거되지 않을 수 있다.
이에 따라, 반사층(RF1)은 복수의 발광 소자(LE)의 측면에 배치된 절연층(INS1)의 측면에 배치될 수 있다. 즉, 반사층(RF1)은 제2 기판(210)의 상면과 수직한 수직면들에 배치될 수 있다.
다음, 도 35를 참조하면, 복수의 발광 소자(LE) 상에 연결 전극(126)들을 형성하고, 제2 기판(210)의 가장자리에서 노출된 제2 반도체층(SEM2) 상에 복수의 제1 도전 패턴(COP1)을 포함하는 공통 연결 전극(127)을 형성하여 발광 소자층(120)을 형성한다.(도 29의 S130)
구체적으로, 제2 기판(210) 상에 공통 전극 물질층을 적층하고 이를 식각함으로써, 절연층(INS1)에 의해 노출된 복수의 발광 소자(LE) 상에 연결 전극(126)들을 형성한다. 연결 전극(126)들은 발광 소자(LE)의 제1 반도체층(SEM1) 상면에 직접 형성될 수 있다. 그리고 제2 기판(210)의 가장자리에서 절연층(INS1)에 의해 노출된 제2 반도체층(SEM2) 상에 공통 연결 전극(127)을 형성한다. 공통 연결 전극(127)은 복수의 제1 도전 패턴(COP1)을 포함하여 형성되고, 제2 반도체층(SEM2) 상면에 직접 형성될 수 있다.
다음, 반도체 회로 기판(100) 상에 발광 소자층(120)을 합착한다.(도 29의 S140)
도 36 및 도 37을 참조하면, 반도체 회로 기판(100)을 준비한다. 반도체 회로 기판(100)은 제1 기판(110) 상에 복수의 화소 회로부(PXC), 공통 회로부(CXC), 화소 전극(111)들, 접촉 전극(113)들, 공통 전극(112) 및 공통 접촉 전극(114)을 포함할 수 있다.
구체적으로, 복수의 화소 회로부(PXC)와 공통 회로부(CXC)가 형성된 제1 기판(110) 상에 화소 전극(111)과 공통 전극(112)을 동시에 형성한다. 그리고 화소 전극(111)과 공통 전극(112) 상에 접촉 전극 물질층을 적층하고 식각하여 접촉 전극(113) 및 공통 접촉 전극(114)을 형성한다. 접촉 전극 물질층은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다.
이어, 반도체 회로 기판(100) 상에 발광 소자층(120)을 정렬한 후, 반도체 회로 기판(100)과 발광 소자층(120)을 합착한다.
구체적으로, 반도체 회로 기판(100)의 접촉 전극(113)들과 발광 소자층(120)의 연결 전극(126)들을 접촉시킨다. 또한, 반도체 회로 기판(100)의 공통 접촉 전극(114)과 발광 소자층(120)의 공통 연결 전극(127)을 접촉시킨다. 이어, 소정의 열을 가하면서 접촉 전극들(113, 114)과 연결 전극들(126, 127)들을 용융 접합함으로써 반도체 회로 기판(100)과 발광 소자층(120)을 합착한다.
도 29 내지 도 37을 참조하여 설명한 바와 같이, 일 실시예에 따른 표시 장치(1)는 사파이어를 포함하는 발광 소자층(120)의 공통 연결 전극(127)을 복수의 제1 도전 패턴(COP1)을 포함하여 형성하여, 반도체 회로 기판(100)의 공통 접촉 전극(114)과의 컨택 면적을 줄일 수 있다. 이에 따라, 반도체 회로 기판(100)과 발광 소자층(120)의 접합시, 공통 연결 전극(127)에서 용융되어 흐르는 양을 저감하여, 발광 소자(LE)와의 쇼트를 방지할 수 있다.
도 38은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 38에는 일 실시예에 따른 표시 장치(1)가 적용된 가상 현실 장치(VRD)가 나타나 있다.
도 38을 참조하면, 일 실시예에 따른 가상 현실 장치(VRD)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(VRD)는 표시 장치(1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 38에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(VRD)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(VRD)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(VRD)는 도 38에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 38에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 39는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 39를 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 40은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다. 도 40에는 일 실시예에 따른 표시 장치가 적용된 자동차가 나타나 있다.
도 40을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 41은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 41을 참조하면, 일 실시예에 따른 표시 장치(1)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(1)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(1)가 투명 표시 장치에 적용되는 경우, 도 4에 도시된 표시 장치(1)의 반도체 회로 기판(100)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
100: 반도체 회로 기판 120: 발광 소자층
111: 화소 전극 112: 공통 전극
113: 접촉 전극 114: 공통 접촉 전극
126: 연결 전극 127: 공통 연결 전극
LE: 발광 소자 110: 제1 기판
210: 제2 기판 COP1, 2: 제1 및 제2 도전 패턴
DPT: 더미 패턴 HO: 홀
GR: 홈

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 복수의 접촉 전극들과 공통 접촉 전극;
    상기 복수의 접촉 전극들 상에 배치된 복수의 발광 소자들; 및
    상기 공통 접촉 전극 상에 배치되며, 상기 복수의 발광 소자들과 연결된 공통 연결 전극을 포함하며,
    상기 공통 연결 전극은 상기 공통 접촉 전극과 컨택하는 복수의 제1 도전 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 도전 패턴은 서로 이격하여 배치되며, 도트 또는 라인 형상으로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 발광 소자들은 각각,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    상기 제2 반도체층 상에 배치된 제3 반도체층을 포함하며,
    상기 제2 반도체층은 상기 복수의 발광 소자들에 연속적으로 연결된 공통층인 표시 장치.
  4. 제3 항에 있어서,
    상기 복수의 제1 도전 패턴은 상기 제2 반도체층과 상기 공통 접촉 전극 사이에 배치되며, 상기 제2 반도체층과 상기 공통 접촉 전극에 각각 컨택하는 표시 장치.
  5. 제1 항에 있어서,
    상기 복수의 제1 도전 패턴은 상기 복수의 접촉 전극들과 동일한 물질을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 복수의 제1 도전 패턴이 차지하는 면적은 상기 공통 접촉 전극의 전체 면적 대비 10% 내지 50%인 표시 장치.
  7. 제1 항에 있어서,
    상기 공통 접촉 전극은 서로 이격하여 배치되며, 상기 복수의 제1 도전 패턴과 중첩하는 복수의 제2 도전 패턴을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 제2 도전 패턴은 상기 복수의 제1 도전 패턴과 일대일로 대응하는 표시 장치.
  9. 제7 항에 있어서,
    상기 기판과 상기 공통 접촉 전극 사이에 배치된 공통 전극을 더 포함하며,
    상기 복수의 제2 도전 패턴이 차지하는 면적은 상기 공통 전극의 전체 면적 대비 10% 내지 50%인 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 발광 소자들은 표시 영역에 배치되고, 상기 공통 접촉 전극 및 상기 공통 연결 전극은 상기 표시 영역을 둘러싸는 비표시 영역에 배치되는 표시 장치.
  11. 기판;
    상기 기판 상에 배치된 복수의 접촉 전극들과 공통 접촉 전극;
    상기 복수의 접촉 전극들 상에 배치된 복수의 발광 소자들; 및
    상기 공통 접촉 전극 상에 배치되며, 상기 복수의 발광 소자들과 연결된 공통 연결 전극을 포함하며,
    상기 공통 접촉 전극은 상기 공통 연결 전극과 컨택하는 복수의 제1 도전 패턴을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 제1 도전 패턴이 차지하는 면적은 상기 공통 연결 전극의 전체 면적 대비 10% 내지 50%인 표시 장치.
  13. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치된 복수의 발광 소자들; 및
    상기 기판의 상기 비표시 영역 상에 배치된 복수의 더미 패턴을 포함하며,
    상기 복수의 더미 패턴은 상기 기판의 적어도 일변에 인접하여 배치되고, 상기 복수의 더미 패턴의 길이는 상기 기판의 일변의 중심으로부터 가장자리로 갈수록 점진적으로 증가하는 표시 장치.
  14. 제13 항에 있어서,
    상기 기판의 일변은 상기 기판의 장변이며, 상기 복수의 더미 패턴의 길이는 상기 장변을 따라 연장된 길이인 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 더미 패턴은 상기 기판의 일변과 교차하는 타변에 더 배치되며, 상기 기판의 타변은 상기 기판의 단변인 표시 장치.
  16. 제13 항에 있어서,
    상기 복수의 발광 소자들은 각각,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 반도체층; 및
    상기 제2 반도체층 상에 배치된 제3 반도체층을 포함하고,
    상기 제1 반도체층에 연결된 연결 전극을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 더미 패턴은 상기 연결 전극과 동일한 물질을 포함하는 표시 장치.
  18. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역 상에 배치된 복수의 발광 소자들; 및
    상기 기판의 상기 비표시 영역 상에 배치된 복수의 홀을 포함하며,
    상기 복수의 홀은 상기 기판의 적어도 일변에 인접하여 배치되고, 상기 복수의 홀의 길이는 상기 기판의 일변의 중심으로부터 가장자리로 갈수록 점진적으로 증가하는 표시 장치.
  19. 제18 항에 있어서,
    상기 복수의 홀은 상기 기판을 관통하는 홀인 표시 장치.
  20. 제18 항에 있어서,
    상기 복수의 홀은 상기 기판에 형성된 홈인 표시 장치.
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