KR20230023130A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230023130A
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박성국
백성은
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 회로 기판 상에 서로 이격하여 배치되며, 상기 제1 기판의 두께 방향으로 연장되는 복수의 발광 소자들; 상기 발광 소자들 상의 공통 전극층을 포함하고, 상기 발광 소자들은, 제1 광을 발광하는 제1 발광 소자; 및 제2 광을 발광하는 제2 발광 소자를 포함하고, 상기 제1 발광 소자와 상기 공통 전극층 사이의 연결 전극층을 더 포함하며, 상기 제1 발광 소자의 폭은 상기 제2 발광 소자의 폭보다 크다.

Description

표시 장치 및 이의 제조 방법{Display device and method of manufacturing for the same}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다.
본 발명이 해결하고자 하는 과제는 제1 발광 소자의 면적을 최대화시켜 내부 양자 효율이 저하되는 것이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 제1 발광 소자의 면적을 최대화시켜 내부 양자 효율이 저하되는 것이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 회로 기판 상에 서로 이격하여 배치되며, 상기 제1 기판의 두께 방향으로 연장되는 복수의 발광 소자들; 상기 발광 소자들 상의 공통 전극층을 포함하고, 상기 발광 소자들은, 제1 광을 발광하는 제1 발광 소자; 및 제2 광을 발광하는 제2 발광 소자를 포함하고, 상기 제1 발광 소자와 상기 공통 전극층 사이의 연결 전극층을 더 포함하며, 상기 제1 발광 소자의 폭은 상기 제2 발광 소자의 폭보다 크다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 공통 전극층을 형성하는 단계; 상기 공통 전극층 상에 제1 광을 발광하는 제1 발광 소자 및 제2 광을 발광하는 제2 발광 소자를 형성하는 단계; 상기 제1 발광 소자 및 상기 제2 발광 소자 사이에 연결 전극층을 형성하는 단계; 및 상기 연결 전극층 상에 제3 광을 발광하는 제3 발광 소자를 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 제1 발광 소자의 면적을 최대화시켜 내부 양자 효율이 저하되는 것을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃도다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃도다.
도 3은 도 2의 B 영역을 상세히 보여주는 평면도이다.
도 4는 도 3의 Q1-Q1' 선을 따라 자른 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다.
도 6 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단게별 단면도들이다.
도 21은 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 22는 다른 실시예에 따른 제1 내지 제3 발광 소자들의 배치를 보여주는 평면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 24 내지 도 26은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 27 및 도 28은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃도다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃도다. 도 3은 도 2의 B 영역을 상세히 보여주는 평면도이다.
도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(또는 마이크로 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(또는 마이크로 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 반도체 공정을 이용하여 형성된 반도체 회로 기판 상에 발광 다이오드 소자들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1 내지 도 3에서 제1 방향(DR1)은 표시 패널(100)의 세로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 가로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향을 가리킨다. 이 경우, "좌", "우" "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제2 방향(DR2)의 일측, "좌측"은 제2 방향(DR2)의 타측, "상측"은 제1 방향(DR1)의 일측, "하측"은 제1 방향(DR1)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
복수의 화소(PX)들 각각은 광을 발광하는 복수의 발광 영역들을 포함할 수 있다. 각각의 발광 영역들에는 발광 소자(ED1, ED2, ED3)들이 배치될 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 영역들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 화소(PX)들 각각은 4 개의 발광 영역들을 포함할 수 있다. 또한, 화소(PX)들이 3개의 발광 소자(ED1, ED2, ED3)들을 포함하는 것으로 해석될 수도 있다.
복수의 발광 영역들 각각은 제1 광을 발광하는 제1 발광 소자(ED1), 제2 광을 발광하는 제2 발광 소자(ED2), 및 제3 광을 발광하는 제3 발광 소자(ED3)를 포함할 수 있다. 발광 소자(ED1, ED2, ED3)는 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(ED1, ED2, ED3)는 원형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
제1 발광 영역들 각각은 제1 광을 방출하는 영역을 가리킨다. 제1 발광 영역들 각각은 제1 발광 소자(ED1)로부터 발광된 제1 광을 그대로 방출할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 영역들 각각은 제2 광을 방출하는 영역을 가리킨다. 제2 발광 영역들 각각은 제2 발광 소자(ED2)로부터 발광된 제2 광을 방출할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 영역들 각각은 제3 광을 방출하는 영역을 가리킨다. 제3 발광 영역들 각각은 제3 발광 소자(ED3)로부터 발광된 제3 광을 방출할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
화소(PX)들은 도 3에 도시된 바와 같이, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열될 수 있다. 화소(PX)가 포함하는 제1 발광 소자(ED1)의 폭은 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)의 폭보다 각각 클 수 있다. 제1 발광 소자(ED1)는 평면상 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)와 중첩할 수 있다. 일 실시예에서, 평면성 제1 발광 소자(ED1)는 제2 발광 소자(ED2)의 일부, 및 제3 발광 소자(ED3)의 일부와 중첩할 수 있다. 하나의 화소(PX)에서, 제2 발광 소자(ED2)는 제1 발광 소자(ED1)의 중심을 기준으로, 제2 방향(DR2) 타측에 위치하고, 제3 발광 소자(ED3)는 제2 방향(DR2) 일측에 위치할 수 있지만, 이에 제한되는 것은 아니다.
비표시 영역(NDA)은 제1 패드부(PDA1)와 제2 패드부(PDA2)를 포함할 수 있다.
제1 패드부(PDA1)는 비표시 영역(NDA)에 배치될 수 있다. 제1 패드부(PDA1)는 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 비표시 영역(NDA)에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
또한, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 공통 전극 접속부(CPA)를 더 포함할 수 있다.
공통 전극 접속부(CPA)는 비표시 영역(NDA)에 배치될 수 있으며, 제1 패드부(PDA1)와 표시 영역(DA) 사이 및 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 또한, 공통 전극 접속부(CPA)는 표시 영역(DA)의 제1 방향(DR1)의 일측과 타측에 배치되며 제2 방향(DR2)의 일측과 타측에 배치될 수 있다. 공통 전극 접속부(CPA)는 반도체 회로 기판과 연결되기 위한 복수의 연결 전극(CCP)들을 포함할 수 있다.
도 1에서는 공통 전극 접속부(CPA)가 표시 영역(DA)을 완전히 둘러싸는 형태인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 공통 전극 접속부(CPA)는 표시 영역(DA)의 일측, 양측, 또는 적어도 3개의 측에 배치될 수도 있다.
도 4는 도 3의 Q1-Q1' 선을 따라 자른 표시 패널의 일 예를 보여주는 단면도이다.
도 1 내지 도 3에 결부하여 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(도 1의 100 참조)은 회로 기판 및 표시 기판(300)을 포함할 수 있다. 회로 기판은 제1 기판(110), 및 화소 회로부(PXC)들을 포함하고, 표시 기판(300)은 발광 소자(ED1, ED2, ED3)들을 포함할 수 있다.
제1 기판(110)은 반도체 회로 기판일 수 있다. 제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 복수의 화소 회로부(PXC)들을 포함할 수 있다. 화소 회로부(PXC)들 각각은 실리콘 웨이퍼 상에 반도체 회로를 형성하는 공정을 통해 형성될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 복수의 화소 회로부(PXC)들은 CMOS 회로를 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DA)에 배치된 화소 회로부(PXC)들은 각각 화소 전극(AE)과 전기적으로 연결될 수 있다. 표시 영역(DA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 화소 전극(AE)과 대응되도록 배치될 수 있고, 이들은 각각 표시 영역(DA)에 배치된 발광 소자(ED1, ED2, ED3)들과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
표시 기판(300)의 복수의 발광 소자(ED1, ED2, ED3)들은 표시 기판(300)의 표시 영역(DA)에 배치되어 제1 기판(110)의 복수의 화소 전극(AE)들에 대응하여 배치될 수 있다.
발광 소자(ED1, ED2, ED3)들은 무기 발광 다이오드(Inorganic light
emitting diode) 소자일 수 있다. 발광 소자(ED1, ED2, ED3)들은 복수의 반도체층들 및 활성층(MQW1, MQW2, MQW3)을 포함할 수 있다. 발광 소자(ED1, ED2, ED3)들은 제1 기판(110)의 화소 회로부(PXC)와 전기적으로 연결되어 활성층(MQW1, MQW2, MQW3)에서 광을 방출할 수 있다.
발광 소자(ED1, ED2, ED3)들은 제3 방향(DR3)으로 연장된 형상을 가질 수 있다. 발광 소자(ED1, ED2, ED3)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있고, 일 예로, 발광 소자(ED1, ED2, ED3)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 발광 소자(ED1, ED2, ED3)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED1, ED2, ED3)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
제1 발광 소자(ED1)는 제1 반도체층(SEM1a), 전자 저지층(EBL), 활성층(MQW1), 초격자층(SLT), 및 제2 반도체층(SEM2a)을 포함할 수 있다. 제1 반도체층(SEM1a), 전자 저지층(EBL), 활성층(MQW1), 초격자층(SLT), 및 제2 반도체층(SEM2b)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)들은 제1 반도체층(SEM1b), 전자 저지층(EBL), 활성층(MQW2, MQW3), 초격자층(SLT), 및 제2 반도체층(SEM2b)을 포함할 수 있다. 제1 반도체층(SEM1b), 전자 저지층(EBL), 활성층(MQW2, MQW3), 초격자층(SLT), 및 제2 반도체층(SEM2b)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 발광 소자(ED1)의 제1 반도체층(SEM1a)과 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)의 제1 반도체층(SEM1b)의 물질은 동일하고, 제1 발광 소자(ED1)의 제2 반도체층(SEM2a)과 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)의 제2 반도체층(SEM2b)의 물질은 동일할 수 있다.
제1 반도체층(SEM1a, SEM1b)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg으로 도핑된 p-GaN일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1a, SEM1b) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW1, MQW2, MQW3)으로 유입되는 전자가 활성층(MQW1, MQW2, MQW3)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW1, MQW2, MQW3)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW1, MQW2, MQW3)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(MQW1, MQW2, MQW3)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW1, MQW2, MQW3)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(MQW1, MQW2, MQW3)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
초격자층(SLT)은 활성층(MQW1, MQW2, MQW3) 상에 배치된다. 초격자층(SLT)은 제2 반도체층(SEM2a, SEM2b)과 활성층(MQW1, MQW2, MQW3) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2a, SEM2b)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2a, SEM2b)은 n형 반도체일 수 있다. 제2 반도체층(SEM2a, SEM2b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)의 발광 소자(ED1, ED2, ED3)들 중 일부는 서로 다른 활성층(MQW1, MQW2, MQW3)들을 포함하여 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 활성층(MQW1)을 포함하고, 제2 발광 소자(ED2)는 제2 활성층(MQW2)을 포함하며, 제3 발광 소자(ED3)는 제3 활성층(MQW3)을 포함할 수 있다. 제1 발광 소자(ED1)는 제1 색인 적색광을 방출하고, 제2 발광 소자(ED2)는 제2 색인 녹색광을 방출하며, 제3 발광 소자(ED3)는 제3 색인 청색광을 방출할 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 각각 제1 반도체층(SEM1a, SEM1b), 전자 저지층(EBL), 활성층(MQW1, MQW2, MQW3), 초격자층(SLT), 및 제2 반도체층(SEM2a, SEM2b)에 도핑된 도펀트의 농도, 또는 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식에서 상기 'x' 및 'y' 값이 서로 다를 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)는 실질적으로 동일한 구조 및 재료를 갖되, 반도체층의 성분 비율이 달라 각각 서로 다른 색의 광을 방출할 수 있다.
예를 들어, 제1 활성층(MQW1)은 제1 반도체층(SEM1a)과 제2 반도체층(SEM2a)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제1 활성층(MQW1)은 메인 피크 파장이 대략 600㎚ 내지 750㎚의 범위를 갖는 제1 광, 즉 적색 파장 대역의 광을 방출할 수 있다.
제2 활성층(MQW2)은 제1 반도체층(SEM1b)과 제2 반도체층(SEM2b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제2 활성층(MQW2)은 메인 피크 파장이 대략 480㎚ 내지 560㎚의 범위를 갖는 제2 광, 즉 녹색 파장 대역의 광을 방출할 수 있다.
제3 활성층(MQW3)은 제1 반도체층(SEM1b)과 제2 반도체층(SEM2b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제3 활성층(MQW3)은 메인 피크 파장이 대략 370㎚ 내지 460㎚의 범위를 갖는 제3 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
제1 활성층(MQW1), 제2 활성층(MQW2), 및 제3 활성층(MQW3) 각각이 InGaN을 포함하는 실시예에서, 이들 각각은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 제1 내지 제3 활성층(MQW1, MQW2, MQW3)이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 제1 활성층(MQW1)의 인듐(In)의 함량은 제2 활성층(MQW2)의 인듐(In)의 함량보다 높고, 제2 활성층(MQW2)의 인듐(In)의 함량은 제3 활성층(MQW3)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제3 활성층(MQW3)의 인듐(In)의 함량은 15%이고, 제2 활성층(MQW2)의 인듐(In)의 함량은 25%이며, 제1 활성층(MQW1)의 인듐(In)의 함량은 35% 이상일 수 있다.
이와 유사하게, 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 제1 반도체층(SEM1a, SEM1b), 제2 반도체층(SEM2a, SEM2b), 초격자층(SLT), 및 전자 저지층(EBL)이 각각 InGaN을 포함하는 실시예에서, 이들 각각의 인듐(In)의 함량은 서로 다를 수 있다. 제1 내지 제3 활성층(MQW1, MQW2, MQW3)의 경우와 동일하게, 제1 내지 제3 발광 소자(ED1, ED2, ED3)들 각각의 제1 반도체층(SEM1a, SEM1b), 제2 반도체층(SEM2a, SEM2b), 초격자층(SLT), 및 전자 저지층(EBL)은 인듐(In)의 함량이 다른 발광 소자(ED1, ED2, ED3)에 비하여 더 크거나 적을 수 있다.
절연층(INS)은 발광 소자(ED1, ED2, ED3)들의 측면을 둘러싸며, 일부분이 공통 전극층(CEL1) 상에 배치될 수 있다. 절연층(INS)은 공통 전극층(CEL1) 중 제1 기판(110)과 대향하는 일 면 상에 전면적으로 배치되었다가, 발광 소자(ED1, ED2, ED3)들의 측면에 더하여 제1 반도체층(SEM1a, SEM1b)의 일면을 부분적으로 덮도록 배치될 수 있다. 발광 소자(ED1, ED2, ED3)들의 일면 중 절연층(INS)이 배치되지 않은 부분에는 연결 전극(CNE1, CNE2)이 배치될 수 있다. 나아가, 절연층(INS)은 연결 전극층(CNL)의 측면, 및 제2 반도체층(SEM2a)의 일면(공통 전극층(CEL)을 바라보는 면)에도 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 반도체층(SEM1b)과 화소 전극(AE)을 연결하고, 제1 연결 전극(CNE1)은 제1 반도체층(SEM1a)과 화소 전극(AE)을 연결할 수 있다.
절연층(INS)은 복수의 발광 소자(ED1, ED2, ED3)들을 보호하며, 이들을 다른 층들로부터 절연할 수 있다. 절연층(INS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
제1 반사층(RL1a, RL1b) 및 제2 반사층(RL2a, RL2b)은 절연층(INS) 상에 배치되며 발광 소자(ED1, ED2, ED3)의 측면을 둘러쌀 수 있다. 제1 반사층(RL1a, RL1b) 및 제2 반사층(RL2a, RL2b)은 절연층(INS) 중 발광 소자(ED1, ED2, ED3)들 사이에서 공통 전극층(CEL) 상에 배치된 부분에는 형성되지 않을 수 있다. 제1 반사층(RL1a, RL1b)은 도 4를 기준으로 발광 소자(ED1, ED2, ED3)의 좌측에 위치하고, 제2 반사층(RL2a, RL2b)은 발광 소자(ED1, ED2, ED3)의 우측에 위치할 수 있다. 반사층(RL1a, RL1b, RL2a, RL2b)은 연결 전극층(CNL)의 측면 상에도 배치될 수 있다.
연결 전극(CNE1, CNE2)은 제1 반도체층(SEM1a, SEM1b)과 화소 전극(AE)을 직접 연결하므로, 반사층(RL1a, RL1b, RL2a, RL2b) 및 절연층(INS)은 연결 전극(CNE1, CNE2)의 측면에 접할 수 있다. 반사층(RL1a, RL1b, RL2a, RL2b)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다.
발광 소자(ED1, ED2, ED3)들과 제1 기판(110) 사이에는 연결 전극(CNE1, CNE2)들이 배치될 수 있다. 연결 전극(CNE1, CNE2)은 제1 발광 소자(ED1)와 화소 전극(AE) 사이에 배치된 제1 연결 전극(CNE1) 및 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)와 화소 전극(AE) 사이에 배치된 제2 연결 전극(CNE2)을 포함할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 각각 표시 영역(DA)에서 발광 소자(ED1, ED2, ED3)들 및 화소 전극(AE)에 대응하여 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)들의 제1 반도체층(SEM1a)의 일 면 상에 배치되고, 제2 연결 전극(CNE2)은 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)들의 제1 반도체층(SEM1b)의 일 면 상에 배치될 수 있다.
연결 전극(CNE1, CNE2)은 화소 전극(AE)과 전기적으로 연결되어 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED1, ED2, ED3)에 전달할 수 있다. 연결 전극(CNE1, CNE2)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 연결 전극(CNE1, CNE2)은 폭이 발광 소자(ED1, ED2, ED3)의 폭보다 작게 형성될 수 있다. 제1 반도체층(SEM1a, SEM1b)의 일 면 중 일부분에만 연결 전극(CNE1, CNE2)이 배치되고, 그 이외의 부분에는 절연층(INS)이 배치될 수 있다.
몇몇 실시예에서, 연결 전극(CNE1, CNE2)과 제1 반도체층(SEM1a, SEM1b) 사이에는 서브 연결 전극이 더 배치될 수 있다. 상기 서브 연결 전극은 발광 소자(ED1, ED2, ED3)가 연결 전극(CNE1, CNE2)과 전기적으로 연결될 때, 발광 소자(ED1, ED2, ED3)와 연결 전극(CNE1, CNE2) 사이의 접촉에 의한 저항을 줄일 수 있다.
연결 전극(CNE1, CNE2)은 화소 전극(AE) 상에 직접 배치되어 이와 접촉할 수 있다. 연결 전극(CNE1, CNE2)은 제조 공정에서 화소 전극(AE)과 발광 소자(ED1, ED2, ED3)들을 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 연결 전극(CNE1, CNE2)은 화소 전극(AE) 및 발광 소자(ED1, ED2, ED3)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 연결 전극(CNE1, CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다. 또는, 연결 전극(CNE1, CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
표시 기판(300)은 하나의 공통된 층으로서 발광 소자(ED1, ED2, ED3)들의 제2 반도체층(SEM2a, SEM2b)과 전기적으로 연결된 공통 전극층(CEL)을 포함할 수 있다. 공통 전극층(CEL)은 표시 기판(300)의 전면에 걸쳐 배치될 수 있다. 공통 전극층(CEL)은 제2 반도체층(SEM2a, SEM2b)과 동일한 물질을 포함할 수 있다. 공통 전극층(CEL)과 제2 반도체층(SEM2b)은 일체로 형성될 수 있다. 공통 전극층(CEL)과 제2 반도체층(SEM2a) 사이에는 연결 전극층(CNL)이 더 배치될 수 있다. 연결 전극층(CNL)의 폭은 제2 반도체층(SEM2a)의 폭 또는 제1 발광 소자(ED1)의 폭보다 작을 수 있다. 연결 전극층(CNL)은 공통 전극층(CEL)과 동일한 물질을 포함할 수 있다. 연결 전극층(CNL)은 공통 전극층(CEL) 및 제2 반도체층(SEM2a)과 일체로 형성될 수 있다. 일 실시예에 의하면, 연결 전극층(CNL)은 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)와는 중첩하지 않을 수 있다. 즉, 제1 발광 소자(ED1)는 연결 전극층(CNL)을 사이에 두고 공통 전극층(CEL)과 이격되고, 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)는 공통 전극층(CEL)과 직접 연결되기 때문에, 제1 발광 소자(ED1)는 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)와 서로 다른 층에 위치하게 된다. 제1 발광 소자(ED1)와 공통 전극층(CEL)과의 두께 방향으로의 이격 거리는 제2 발광 소자(ED2)와 공통 전극층(CEL)과의 두께 방향으로의 이격 거리보다 더 클 수 있다. 또한, 제1 발광 소자(ED1)와 화소 전극(AE)과의 두께 방향으로의 이격 거리는 제2 발광 소자(ED2)와 화소 전극(AE)과의 두께 방향으로의 이격 거리보다 더 작을 수 있다. 따라서, 제1 연결 전극(CNE1)의 두께 방향으로의 길이는 제2 연결 전극(CNE2)의 두께 방향으로의 길이보다 더 짧을 수 있다.
제3 반도체층(SEM3)은 공통 전극층(CEL) 상에 배치된다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2a, SEM2b)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
표시 기판(300)은 제1 기판(110)과 대향하는 제2 기판(SUB)을 포함할 수 있다. 제2 기판(SUB)은 투명 기판일 수 있다. 제2 기판(SUB)은 사파이어 기판(Al2O3), 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 일 실시예에서 제2 기판(SUB)은 사파이어 기판(Al2O3)일 수 있다.
충진층(FM)은 제1 기판(110)과 제2 기판(SUB) 사이에 배치될 수 있다. 충진층(FM)은 제1 내지 제3 발광 소자(ED1, ED2, ED3)들의 단차에 의해 제2 기판(SUB)과 제1 기판(110) 사이에 형성된 공간을 충진할 수 있다. 충진층(FM)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
한편, 일 실시예와 같이, 각 발광 소자(ED1, ED2, ED3)의 활성층(MQW1, MQW2, MQW3)이 InGaN로 이루어진 경우, 제1 활성층(MQW1)에서 제1 광인 적색 광을 발광할 때, 높은 전류 밀도(current density)에서 내부 양자 효율(IQE)이 저하될 수 있다. 따라서, 제1 활성층(MQW1)에서, 전류 밀도를 낮추기 위해서는, 제2 및 제3 활성층(MQW2, MQW3)의 면적보다 제1 활성층(MQW1)의 면적을 크게 가져가는 것이 바람직하다. 제1 내지 제3 발광 소자가 동일층에 위치할 경우, 정해진 면적에서, 제1 발광 소자의 제1 활성층의 면적을 크게하는 것이 어려울 수 있으나, 일 실시예와 같이, 제1 활성층(MQW1)을 포함하는 제1 발광 소자(ED1)가 위치하는 층과 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)가 위치하는 층을 상이하게 설계하면, 제1 활성층(MQW1)의 면적(또는 폭)을 크게하는 것이 어렵지 않을 수 있다.
일 실시예와 같이, 제1 활성층(MQW1)을 포함하는 제1 발광 소자(ED1)가 위치하는 층과 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)가 위치하는 층을 상이하게 설계하고, 여유면적을 통해 제1 발광 소자(ED1)의 폭(W1)을 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)의 폭(W2, W3)보다 크게 함으로써, 제1 활성층(MQW1)의 전류 밀도를 낮출 수 있고, 이로 인해 내부 양자 효율(IQE) 저하를 미연에 방지할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 제조 방법의 순서도이다. 도 6 내지 도 20은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단게별 단면도들이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 지지 기판 상에 제2 광을 발광하는 제2 발광 소자 및 제3 광을 발광하는 제3 발광 소자를 형성하는 단계(S10), 및 상기 제2 발광 소자 상 및 상기 제3 발광 소자 상에 제1 광을 발광하는 제1 발광 소자를 형성하는 단계(S20)를 포함할 수 있다. 도 5에 따른 순서도의 지지 기판은 도 4의 제2 기판(SUB)과 동일할 수 있다.
이하, 도 5 및 도 6 내지 도 20을 참조하여, 일 실시예에 따른 표시 장치(10)의 제조 방법에 대해 더욱 상세히 설명한다.
우선, 도 5 및 도 6을 참조하면, 제2 기판(SUB) 상에 제3 반도체층(SEM3), 및 제3 반도체층(SEM3) 상에 공통 전극층(CEL)을 형성한다.
제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2a, SEM2b)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
공통 전극층(CEL)은 도 4에서 상술한 제2 반도체층(SEM2a, SEM2b)과 동일한 물질을 포함할 수 있다.
공통 전극층(CEL)은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다. 후술할 연결 전극층(CNL) 및 제1 반도체층(SEM1a, SEM1b)도 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다.
이어서, 도 7을 참조하면, 형성된 공통 전극층(CEL) 상에 지지층(SPL)을 형성한다. 지지층(SPL)은 공통 전극층(CEL) 상에 전면적으로 배치될 수 있다. 지지층(SPL)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함하고, 발광 소자(ED1, ED2, ED3)들을 형성하기 위한 공정의 마스크의 기능을 수행할 수 있다.
이어서, 도 8을 참조하면, 지지층(SPL)을 관통하는 복수의 홀(H1, H2)들을 형성한다. 홀(H1, H2)에는, 각각 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)가 형성된다. 홀(H1, H2) 형성은 식각(etching)을 통해 이루어진다.
이어서, 도 5 및 도 9를 참조하면, 복수의 홀(H1, H2)들에 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)를 형성한다(S10). 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)의 구체적인 구조에 대해서는 도 4에서 상술한 바 자세한 설명은 생략한다.
이어서, 도 10을 참조하면, 지지층(SPL)을 제거한 후, 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)의 도 10 기준으로, 상면, 및 측면들을 채우는 충진층(FM')을 형성한다. 충진층(FM')은 발광 소자들(ED2, ED3)들 사이 및 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)의 일면(또는 상면, 도 4 기준 하면)을 채워, 표면 평탄화 기능을 수행한다. 충진층(FM')은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
이어서, 도 11을 참조하면, 충진층(FM')을 관통하는 홀(H3)을 형성한다. 홀(H3)에는 제1 발광 소자(ED1)가 형성된다. 홀(H3) 형성은 식각(etching)을
통해 이루어진다. 홀(H3) 형성은 충진층(FM') 상에 지지층(도 7의 SPL 참조)을 전면 형성한 후, 지지층(SPL)에 홀(H3) 형성 영역에 대응되도록 별도의 홀을 형성한 후, 식각(etching)을 통해 형성될 수 있다.
이어서, 도 12를 참조하면, 공통 전극층(CEL)의 상면(도 4 기준 하면)으로부터 연결 전극층(CNL), 및 제2 반도체층(SEM2a)을 형성한다.
연결 전극층(CNL), 및 제2 반도체층(SEM2a)은 상술한 바와 같이, 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다. 연결 전극층(CNL), 및 제2 반도체층(SEM2a)은 공통 전극층(CEL)과 동일한 물질을 포함할 수 있다.
이어서, 도 6 및 도 13을 참조하면, 제1 발광 소자(ED1)를 형성한다(S20).
제1 발광 소자(ED1)의 폭은 연결 전극층(CNL)의 폭보다 크고. 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)는 두께 방향에서 연결 전극층(CNL)과 중첩하지 않을 수 있다. 제1 발광 소자(ED1)의 구체적인 구조에 대해서는 도 4에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
이어서, 도 14를 참조하면, 충진층(FM')을 제거한 후, 발광 소자(ED1, ED2, ED3)들의 측면, 공통 전극층(CEL) 상에 절연층(INS')을 전면 형성한다. 절연층(INS')은 발광 소자(ED1, ED2, ED3)들의 측면, 및 공통 전극층(CEL)의 발광 소자(ED1, ED2, ED3)가 배치되지 않은 일면 상에 직접 형성될 수 있다. 절연층(INS')은 연결 전극층(CNL)의 측면, 및 제2 반도체층(SEM2a)의 일면(공통 전극층(CEL)을 바라보는 면)에도 배치될 수 있다. 절연층(INS')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
이어서, 도 15를 참조하면, 반사층(RLa, RLb)을 형성한다.
반사층(RLa, RLb)은 발광 소자(ED1, ED2, ED3) 상 및 공통 전극층(CEL) 상에서, 발광 소자(ED1, ED2, ED3)들 사이에서 공통 전극층(CEL) 상에 배치된 부분에는 형성되지 않을 수 있다. 반사층(RLa, RLb)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다.
이어서, 도 16을 참조하면, 충진층(FM'')을 형성한다.
충진층(FM'')은 공통 전극층(CEL) 상에 형성되어, 제1 내지 제3 발광 소자(ED1~ED3)에 의한 단차를 채워, 평탄화 기능을 수행할 수 있다. 충진층(FM'')의 물질은 도 4의 충진층(FM)과 동일한 바 이하 자세한 설명은 생략한다.
이어서, 도 17에 도시된 바와 같이, 제4 및 제5 홀(H4, H5)을 형성한다.
제4 홀(H4)은 도 17에 도시된 바와 같이, 두께 방향으로 충진층(FM), 반사층(도 16의 RL), 및 절연층(INS)을 관통하여 제1 반도체층(SEM1a)의 일면을 노출하고, 제5 홀(H5)은 충진층(FM), 반사층(도 16의 RL), 및 절연층(INS)을 관통하여 제1 반도체층(SEM1b)의 일면을 노출한다. 제4 내지 제5 홀(H4~H5)을 형성은 식각(etching)을 통해 이루어진다.
이어서, 도 18에 도시된 바와 같이, 제1 및 제2 연결 전극(CNE1, CNE2)을 형성한다. 연결 전극(CNE1, CNE2)은 발광 소자(ED1) 상의 제1 연결 전극(CNE1) 및 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3) 상의 제2 연결 전극(CNE2)을 포함할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 각각 표시 영역(DA)에서 발광 소자(ED1, ED2, ED3)들 및 후술할 화소 전극(AE)에 대응하여 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 발광 소자(ED1)들의 제1 반도체층(SEM1a)의 일 면 상에 배치되고, 제2 연결 전극(CNE2)은 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)들의 제1 반도체층(SEM1b)의 일 면 상에 배치될 수 있다.
연결 전극(CNE1, CNE2)은 화소 전극(AE)과 전기적으로 연결되어 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED1, ED2, ED3)에 전달할 수 있다. 연결 전극(CNE1, CNE2)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 연결 전극(CNE1, CNE2)은 폭이 발광 소자(ED1, ED2, ED3)의 폭보다 작게 형성될 수 있다. 제1 반도체층(SEM1a, SEM1b)의 일 면 중 일부분에만 연결 전극(CNE1, CNE2)이 배치되고, 그 이외의 부분에는 절연층(INS)이 배치될 수 있다.
연결 전극(CNE1, CNE2)은 후술할 화소 전극(AE) 상에 직접 배치되어 이와 접촉할 수 있다. 연결 전극(CNE1, CNE2)은 제조 공정에서 화소 전극(AE)과 발광 소자(ED1, ED2, ED3)들을 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 연결 전극(CNE1, CNE2)은 화소 전극(AE) 및 발광 소자(ED1, ED2, ED3)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 연결 전극(CNE1, CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다. 또는, 연결 전극(CNE1, CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
제1 발광 소자(ED1)와 공통 전극층(CEL)과의 두께 방향으로의 이격 거리는 제2 발광 소자(ED2)와 공통 전극층(CEL)과의 두께 방향으로의 이격 거리보다 더 클 수 있다. 또한, 제1 발광 소자(ED1)와 화소 전극(AE)과의 두께 방향으로의 이격 거리는 제2 발광 소자(ED2)와 화소 전극(AE)과의 두께 방향으로의 이격 거리보다 더 작을 수 있다. 따라서, 제1 연결 전극(CNE1)의 두께 방향으로의 길이는 제2 연결 전극(CNE2)의 두께 방향으로의 길이보다 더 짧을 수 있다.
이어서, 도 19 및 도 20을 참조하면, 제1 기판(110) 상의 화소 전극(AE)들과 연결 전극(CNE1, CNE2)들을 마주보도록 배치하고, 화소 전극(AE)들과 연결 전극(CNE1, CNE2)들을 각각 연결한다.
이하, 다른 실시예들에 대해 설명한다.
도 21은 다른 실시예에 따른 표시 패널을 보여주는 단면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 패널의 제1 발광 소자(ED1)의 폭(W1_1)이 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)의 폭(W2, W3)보다 크되, 평면상 제1 발광 소자(ED1)가 제2 및 제3 제2 발광 소자(ED2) 및/또는 제3 발광 소자(ED3)와 중첩하지 않는다는 점에서, 도 4에 따른 표시 패널(100)과 상이하다.
그 외 설명은 도 4에서 상술한 바 이하 자세한 설명은 생략한다.
도 22는 다른 실시예에 따른 제1 내지 제3 발광 소자들의 배치를 보여주는 평면도이다.
도 22를 참조하면, 본 실시예에 따른 화소(PX_1)는 펜타일(Pentile) 방식으로 제1 내지 제3 발광 소자(ED1, ED2, ED3)들이 배치된다는 점에서, 도 3에 따른 화소(PX)와 상이하다.
더욱 구체적으로 설명하면, 하나 화소(PX)의 제1 발광 소자(ED1)는 평면상 4개의 제2 발광 소자(ED2)들과 중첩하고, 제3 발광 소자(ED3)와는 중첩하지 않을 수 있다. 하나 화소(PX)의 제3 발광 소자(ED3)는 좌측에서 인접한 화소(PX)의 제1 발광 소자(ED1)와 하나 화소(PX)의 제1 발광 소자(ED1) 사이에 위치하고, 더 나아가, 하나 화소(PX)의 제1 발광 소자(ED1) 기준으로 좌상측에 위치한 화소(PX)의 제1 발광 소자(ED1)와 하나 화소(PX)의 제1 발광 소자(ED1) 기준으로 좌하측에 위치한 화소(PX)의 제1 발광 소자(ED1) 사이에 위치할 수 있다. 복수의 화소(PX)들은 가로 방향으로 지그재그(Zigzag) 방식으로 배열되며, 지그재그 방식으로 배열되는 화소 행들은 세로 방향으로 소정의 이격거리를 갖고 배열될 수 있다.
도 23은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 23은 도 3의 일 화소(PX)에 포함된 화소 회로도의 일 예가 도시되어 있다.
도 23을 참조하면, 발광 소자(ED1, ED2, ED3)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(ED1, ED2, ED3)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(ED1, ED2, ED3)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
발광 소자(ED1, ED2, ED3)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 배선(VDL)으로부터 발광 소자(ED1, ED2, ED3)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광 소자(ED1, ED2, ED3)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 배선(VSL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 제1 스캔 배선(SCL1)의 제1 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 스캔 배선(SCL1)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 배선(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제2 스캔 배선(SCL2)의 제2 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제2 스캔 배선(SCL2)에 접속되고, 제1 전극은 초기화 전압 배선(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 제한되지 않는다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 23에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 24는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 25는 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 26은 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 24를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 27 및 도 28은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 27 및 도 28을 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 패널
110: 제1 기판
AE: 화소 전극
SEM1a, SEM1b: 제1 반도체층
SEM2a, SEM2b: 제2 반도체층
MQW1, MQW2, MQW3: 활성층

Claims (20)

  1. 회로 기판 상에 서로 이격하여 배치되며, 상기 제1 기판의 두께 방향으로 연장되는 복수의 발광 소자들;
    상기 발광 소자들 상의 공통 전극층을 포함하고,
    상기 발광 소자들은,
    제1 광을 발광하는 제1 발광 소자; 및
    제2 광을 발광하는 제2 발광 소자를 포함하고,
    상기 제1 발광 소자와 상기 공통 전극층 사이의 연결 전극층을 더 포함하며,
    상기 제1 발광 소자의 폭은 상기 제2 발광 소자의 폭보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 발광 소자는 상기 제2 발광 소자와 서로 다른 층에 위치하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자들은, 제3 광을 발광하는 제3 발광 소자를 더 포함하고, 상기 제3 발광 소자는 상기 제1 발광 소자와 서로 다른 층에 위치하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 발광 소자는 상기 제2 발광 소자와 동일층에 위치하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 발광 소자의 폭은 상기 제3 발광 소자의 폭보다 큰 표시 장치.
  6. 제4 항에 있어서,
    평면상 상기 제1 발광 소자는 상기 제2 발광 소자 및 상기 제3 발광 소자와 중첩하는 표시 장치.
  7. 제2 항에 있어서,
    상기 연결 전극층은 상기 제2 발광 소자 및 상기 제3 발광 소자와 중첩하지 않는 표시 장치.
  8. 제2 항에 있어서,
    상기 연결 전극층은 상기 공통 전극층과 동일한 물질을 포함하는 표시 장치.
  9. 제2 항에 있어서,
    상기 연결 전극층의 폭은 상기 제1 발광 소자의 폭보다 작은 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자들 각각은, 상기 회로 기판 상의 제1 반도체층; 상기 제1 반도체층 상에 배치되는 활성층; 및 상기 활성층 상에 배치되는 제2 반도체층을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 소자들 각각은, 상기 제1 반도체층과 상기 활성층 사이의 전자 저지층, 및 상기 활성층과 상기 제2 반도체층 사이의 초격자층을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 회로 기판은 복수의 화소 전극들을 더 포함하고, 상기 발광 소자들 각각의 상기 제1 반도체층은 상기 화소 전극과 연결되는 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자들 각각의 상기 제1 반도체층과 상기 화소 전극 사이의 연결 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 발광 소자의 상기 연결 전극의 길이는 상기 제2 발광 소자의 상기 연결 전극의 길이보다 짧은 표시 장치.
  15. 제10 항에 있어서,
    상기 연결 전극층은 상기 제2 반도체층과 동일한 물질을 포함하는 표시 장치.
  16. 제1 기판 상에 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 제1 광을 발광하는 제1 발광 소자 및 제2 광을 발광하는 제2 발광 소자를 형성하는 단계;
    상기 제1 발광 소자 및 상기 제2 발광 소자 사이에 연결 전극층을 형성하는 단계; 및
    상기 연결 전극층 상에 제3 광을 발광하는 제3 발광 소자를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 발광 소자들 각각은, 상기 회로 기판 상의 제1 반도체층; 상기 제1 반도체층 상에 배치되는 활성층; 및 상기 활성층 상에 배치되는 제2 반도체층을 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 연결 전극층은 상기 공통 전극층과 동일한 물질을 포함하는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 제1 발광 소자의 폭은 상기 제2 발광 소자의 폭 및 상기 제3 발광 소자의 폭보다 각각 큰 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    평면상 상기 제1 발광 소자는 상기 제2 발광 소자 및 상기 제3 발광 소자와 중첩하는 표시 장치의 제조 방법.










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