KR20230101994A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230101994A
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electrode layer
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박후근
김진완
김상조
김수정
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들; 상기 화소 전극들 상에 배치된 복수의 발광 소자들; 상기 복수의 발광 소자들 상의 공통 전극층; 및 상기 공통 전극층 상의 언도프드 반도체층을 포함하고, 상기 공통 전극층 내에 상호 이격되어 배치된 복수의 나노 구조체들을 더 포함하고, 상기 공통 전극층은 상기 언드프드 반도체층과 상기 복수의 나노 구조체들 사이의 제1 공통 전극층, 및 인접한 상기 나노 구조체들 사이 및 상기 복수의 발광 소자들과 상기 나노 구조체들 사이의 제2 공통 전극층을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATION THEREOF}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다. 헤드 장착형 디스플레이에는 마이크로 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용될 수 있다.
본 발명이 해결하고자 하는 과제는 장파장 대역의 발광 소자의 성장 시 결함이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 장파장 대역의 발광 소자의 성장 시 결함이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들; 상기 화소 전극들 상에 배치된 복수의 발광 소자들; 상기 복수의 발광 소자들 상의 공통 전극층; 및 상기 공통 전극층 상의 언도프드 반도체층을 포함하고, 상기 공통 전극층 내에 상호 이격되어 배치된 복수의 나노 구조체들을 더 포함하고, 상기 공통 전극층은 상기 언드프드 반도체층과 상기 복수의 나노 구조체들 사이의 제1 공통 전극층, 및 인접한 상기 나노 구조체들 사이 및 상기 복수의 발광 소자들과 상기 나노 구조체들 사이의 제2 공통 전극층을 포함한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치의 제조 방법은 기판 상에 언도프드 반도체층을 형성하는 단계; 상기 언도프드 반도체층 상에 n형 반도체를 포함하는 제1 공통 전극층을 형성하는 단계; 상기 제1 공통 전극층 상에 제1 하드마스크를 배치하는 단계; 상기 제1 하드마스크를 에칭하여 상호 이격된 복수의 나노 구조체들을 형성하는 단계; 상기 제1 공통 전극층을 재성장시켜 제2 공통 전극층을 형성하는 단계; 상기 제2 공통 전극층 상에 발광 소자 형성 영역을 제외한 영역에 제2 하드마스크를 배치하는 단계; 및 상기 발광 소자 형성 영역에 발광 소자들을 형성하는 단계를 포함한다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 장파장 대역의 발광 소자의 성장 시 결함이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A 영역의 일 예를 보여주는 평면 확대도이다.
도 3은 도 1의 A 영역의 다른 예를 보여주는 평면 확대도이다.
도 4는 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 5는 도 2의 I-I'선을 따라 자른 단면도이다.
도 6은 도 2의 II-II'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 나노 구조체들의 다양한 예시들을 보여주는 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 9 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 19 내지 도 21은 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 22는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 25는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 26은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 27은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 A 영역의 일 예를 보여주는 평면 확대도이다.
도 1 및 도 2에서는 일 실시예에 따른 표시 장치(1)가 발광 소자(LE)로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 및 도 2에서 제1 방향(DR1)은 표시 패널(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(10)의 두께 방향 또는 반도체 회로 기판(100)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(10)을 구비한다.
표시 패널(10)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(10)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 패널(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들 각각은 복수의 발광 소자(LE)들을 포함할 수 있다. 화소(PX)들 각각은 발광 소자(LE)를 하나 이상 포함하여 특정 색을 표시할 수 있다. 화소(PX)는 복수의 발광 소자(LE: LE1, LE2, LE3, LE4)들로 이루어지며, 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
예를 들어, 제1 발광 소자(LE1)는 제1 색의 광을 방출하고, 제2 발광 소자(LE2) 및 제4 발광 소자(LE4)는 제2 색의 광을 방출하고, 제3 발광 소자(LE3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 예를 들어, 제1 색 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있고, 제2 색 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있고, 제3 색 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 이에 한정되지 않는다. 예를 들어, 각 발광 소자(LE)들은 서로 동일한 색의 광을 방출할 수 있고, 각 발광 소자(LE) 중 어느 하나는 황색을 방출할 수 있다. 황색 광의 메인 피크 파장은 대략 550㎚ 내지 600㎚에 위치할 수 있다. 일 실시예에서, 하나의 화소(PX)는 4개의 발광 소자(LE1, LE2, LE3, LE4)들을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(LE)들 각각은 평면도 상 원형의 형태를 가질 수 있다. 다만, 이에 제한되지 않고, 발광 소자(LE)는 원형 이외에 사각형, 오각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 소자(LE1, LE2, LE3, LE4)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 제1 발광 소자(LE1)와 제3 발광 소자(LE3)는 제1 방향(DR1)과 제2 방향(DR2)에서 교대로 배열될 수 있다. 제2 발광 소자(LE2)와 제4 발광 소자(LE4)는 제1 방향(DR1)과 제2 방향(DR2)에서 교대로 배열될 수 있다.
복수의 발광 소자(LE1, LE2, LE3, LE4)들은 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각 방향(DD1, DD2)으로 교번하여 배치될 수 있다. 제1 대각 방향(DD1)은 제1 방향(DR1)과 제2 방향(DR2) 대비 45°로 기울어진 방향이고, 제2 대각 방향(DD2)은 제1 대각 방향(DD1)과 직교하는 방향일 수 있다.
예를 들어, 제1 발광 소자(LE1)와 제2 발광 소자(LE2)는 제1 대각 방향(DD1)에서 교대로 배열될 수 있다. 제3 발광 소자(LE3)와 제4 발광 소자(LE4)는 제1 대각 방향(DD1)에서 교대로 배열될 수 있다. 제1 발광 소자(LE1)와 제4 발광 소자(LE4)는 제2 대각 방향(DD2)에서 교대로 배열될 수 있다.
제1 발광 소자(LE1)의 면적, 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 발광 소자(LE4)의 면적은 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 발광 소자(LE1)의 면적은 제2 발광 소자(LE2) 내지 제4 발광 소자(LE4)의 면적보다 클 수 있다.
발광 소자(LE)들 각각은 후술하는 제1 연결 전극(도 5의 'CNE1')을 통해 반도체 회로 기판(도 5의 '100')의 화소 전극(도 5의 'AE')과 전기적으로 연결될 수 있다. 또한, 발광 소자(LE)들 각각은 표시 기판(도 5의 '200')의 공통 전극층(도 5의 'CEL')과 각각 전기적으로 연결될 수 있다.
한편, 발광 소자(LE)들은 발광 정의막(도 5의 'INS')에 의해 구획될 수 있다. 발광 소자(LE)들은 발광 정의막(INS)에 의해 정의되는 발광 영역들을 가질 수 있다. 발광 정의막(INS)은 발광 소자(LE)들 각각을 둘러싸도록 배치되며, 발광 소자(LE)의 측면과 직접 접할 수 있다. 이에 따라, 발광 소자(LE)들은 표시 장치 제조 공정과정에서 외부의 이물질, 예를 들어 먼지 또는 공기에 노출되지 않을 수 있다. 또한, 발광 소자(LE)들 각각은 발광 정의막(INS)에 의해 구획될 수 있으므로, 발광 소자(LE)의 식각 공정 없이도 발광 소자(LE)를 개별화시킬 수 있다. 이에 관해서는, 다른 도면들을 더 참조하여 상세하게 설명하기로 한다.
표시 패널(10)의 비표시 영역(NDA)은 제1 공통 전극 영역(CPA1), 제2 공통 전극 영역(CPA2), 제1 패드 영역(PDA1), 및 제2 패드 영역(PDA2)을 포함할 수 있다.
제1 공통 전극 영역(CPA1)은 제1 패드 영역(PDA1)와 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전극 영역(CPA2)은 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전극 영역(CPA1)과 제2 공통 전극 영역(CPA2) 각각은 공통 전극 연결부(CEP)들을 포함할 수 있다. 공통 전극 연결부(CEP)들은 공통 전극 영역(CPA1, CPA2) 내에서 제1 방향(DR1)으로 서로 이격될 수 있으나, 이에 제한되지 않는다.
공통 전극 연결부(CEP)들은 반도체 회로 기판(100)에 배치되어 화소 회로부(PXC)로부터 공통 전압을 인가받을 수 있다. 후술하겠지만, 공통 전극 영역(CPA1, CPA2)은 공통 전극 연결부(CEP)와 직접 접촉하는 제3 연결 전극(CNE3)을 포함할 수 있다. 제3 연결 전극(CNE3)은 각 공통 전극 연결부(CEP)들과 중첩할 수 있다. 제3 연결 전극(CNE3)은 공통 전극 연결부(CEP), 및 공통 전극층(CEL)과 각각 전기적으로 연결될 수 있다.
제1 패드 영역(PDA1)은 표시 패널(10)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 회로 보드(도 5의 '700')와 연결되는 제1 패드(PD1)들을 포함할 수 있다. 제2 패드 영역(PDA2)는 표시 패널(10)의 하측에 배치될 수 있다. 제2 패드 영역(PDA2)는 회로 보드(700)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드 영역(PDA2)는 생략될 수 있다.
제1 패드(PD1)들은 회로 보드(700)와 전기적으로 연결될 수 있다. 제1 패드(PD1)들은 제1 패드 영역(PDA1) 내에서 제1 방향(DR1)으로 서로 이격되어 배열될 수 있다. 제1 패드(PD1)들의 배치는 표시 영역(DA)에 배치되는 발광 소자(LE)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(LE)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드들의 배치가 다양하게 변형될 수 있다.
도 3은 도 1의 A 영역의 다른 예를 보여주는 평면 확대도이다.
도 3에서 하나의 화소(PX)는 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)를 포함한 3개의 발광 소자로 구성될 수 있다. 화소(PX)는 발광 소자(LE)들과 유사하게 행렬 방향으로 배열될 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)를 포함할 수 있다. 제1 발광 소자(LE1)는 제1 색의 광을 방출하고, 제2 발광 소자(LE2)는 제2 색의 광을 방출하고, 제3 발광 소자(LE3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 소자(LE)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 소자(LE1, LE2, LE3)들을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(LE)들 각각은 평면도 상 원형의 형태를 가질 수 있다. 다만, 이에 제한되지 않고, 발광 소자(LE)는 원형 이외에 사각형, 오각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 소자(LE1, LE2, LE3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)는 서로 제1 방향(DR1)으로 교대로 배열되고, 복수의 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제3 발광 소자(LE3)들 각각은 제2 방향(DR2)으로 반복 배치될 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 및 제3 발광 소자(LE3)는 제1 방향(DR1)으로 순서대로 배치되며 이러한 배열이 반복될 수 있다.
제1 발광 소자(LE1)의 면적, 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3), 제4 발광 소자(LE4)의 면적은 실질적으로 동일할 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 발광 소자(LE1)의 면적은 제2 발광 소자(LE2) 및 제3 발광 소자(LE3)의 면적보다 클 수 있다.
도 4는 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 4를 참조하면, 복수의 화소(PX) 각각은 발광 소자(LE)와 발광 소자(LE)의 발광량을 제어하는 화소 회로부(PXC)를 포함할 수 있다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LE)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 라인(VSL)에 접속될 수 있다. 도 4의 회로도에서는 발광 소자(LE)의 애노드 전극이 화소 전극(도 5의 'AE')이고, 캐소드 전극은 공통 전극 연결부(도 5의 'CEP')인 경우를 예시한다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(VDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광 소자(LE)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 라인(VDL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 스캔 라인(SL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 라인(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
다만, 이는 단지 예시일 뿐이며, 화소 회로부(PXC)는 복수의 트랜지스터를 더 포함하는 구조로 이루어질 수 있다.
또한, 도 4에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 NMOS 트랜지스터인 경우를 예시하였지만, 트랜지스터는 일부 또는 전부가 PMOS 트랜지스터로 제공될 수도 있다.
도 5는 도 2의 I-I'선을 따라 자른 단면도이고, 도 6은 도 2의 II-II'선을 따라 자른 단면도이다. 도 5는 비표시 영역(NDA) 및 표시 영역(DA)에 배치된 복수의 발광 소자(LE)들 및 공통 전극 연결부(CEP)들을 가로지르는 단면을 도시하고 있다.
도 5 및 도 6을 참조하면, 일 실시예에 따른 표시 장치(1)는 반도체 회로 기판(100), 및 표시 기판(200)을 포함할 수 있다.
반도체 회로 기판(100)은 제1 기판(110), 복수의 화소 회로부(PXC)들, 화소 전극(AE)들, 및 공통 전극 연결부(CEP)들을 포함할 수 있다. 표시 기판(200)은 발광 소자(LE)들, 발광 정의막(INS), 공통 전극층(CEL), 및 연결 전극(CNE1, CNE2, CNE3)들을 포함할 수 있다. 표시 장치(1)는 반도체 회로 기판(100)과 표시 기판(200) 사이에 배치된 충진층(500), 및 비표시 영역(NDA)에 배치된 회로 보드(700)를 더 포함할 수 있다.
제1 기판(110)은 실리콘 웨이퍼 기판일 수 있다. 제1 기판(110)은 단결정 실리콘으로 이루어질 수 있다
복수의 화소 회로부(PXC)들 각각은 제1 기판(110)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA) 및 비표시 영역(NDA)에 배치될수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DA)에 배치된 화소 회로부(PXC)들은 각각 그에 대응되는 화소 전극(AE)에 전기적으로 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(AE)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(AE)에 애노드 전압을 인가할 수 있다.
복수의 화소 회로부(PXC)들 중 비표시 영역(NDA)에 배치된 화소 회로부(PXC)들은 각각 그에 대응되는 공통 전극 연결부(CEP)에 전기적으로 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 공통 전극 연결부(CEP)에 제2 전원 라인(도 4의 'VSL')으로부터 캐소드 전압을 인가할 수 있다. 복수의 화소 회로부(PXC)들은 공통 전극 연결부(CEP), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)과 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 화소 전극(AE)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 화소 전극(AE)들은 각각 화소 회로부(PXC)로부터 애노드 전압을 공급받을 수 있다. 화소 전극(AE)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있으나, 화소 전극(AE)의 종류에 이제 제한되는 것은 아니다.
복수의 공통 전극 연결부(CEP)들은 비표시 영역(NDA) 중 공통 전극 영역(CPA1, CPA2)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극 연결부(CEP)는 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 공통 전극 연결부(CEP)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 공통 전극 연결부(CEP)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있으나, 공통 전극 연결부(CEP)의 종류가 이에 제한되는 것은 아니다.
공통 전극 연결부(CEP)들은 화소 회로부(PXC)의 제2 전원 라인(VSL)과 표시 기판(200)의 제3 연결 전극(CNE3), 제2 연결 전극(CNE2), 및 공통 전극층(CEL)을 전기적으로 연결할 수 있다. 이에 따라, 공통 전극 연결부(CEP)를 통해 공통 전극층(CEL)에 제공된 전압은 발광 소자(LE)에 제공될 수 있다.
복수의 제1 패드(PD1)들은 비표시 영역(NDA)에서 제1 패드 영역(PDA1)에 배치된다. 복수의 제1 패드(PD1)들은 공통 전극 연결부(CEP)와 이격되어 배치된다. 복수의 제1 패드(PD1)들은 공통 전극 연결부(CEP)로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다.
제1 패드(PD1) 상에는 패드 연결 전극(PDC)이 배치될 수 있다. 패드 연결 전극(PDC)은 제1 패드(PD1)의 상면과 접촉하고, 제3 연결 전극(CNE3)과 동일한 물질을 포함할 수 있다. 몇몇 실시예에서 패드 연결 전극(PDC)은 와이어 등의 도전 연결 부재를 통해 회로 보드(700)의 회로 패드(CPD1)에 연결될 수 있다. 즉, 제1 패드(PD1), 패드 연결 전극(PDC), 상기 와이어, 및 회로 보드(700)의 회로 패드(CPD1)는 서로 전기적으로 연결될 수 있다.
도시하지는 않았으나, 반도체 회로 기판(100)과 회로 보드(700)는 하부 기판 상에 배치될 수 있다. 반도체 회로 기판(100)과 회로 보드(700)는 압력 민감 점착제와 같은 접착 부재를 이용하여 하부 기판의 상면에 부착될 수 있다.
회로 보드(700)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
표시 기판(200)은 복수의 발광 소자(LE)들, 이들을 정의하는 발광 정의막(INS), 및 공통 전극층(CEL)을 포함하여 반도체 회로 기판(100) 상에 배치될 수 있다. 발광 소자(LE)들은 반도체 회로 기판(100)의 복수의 화소 전극(AE)들에 대응하여 배치될 수 있다.
발광 정의막(INS)(또는 뱅크층, 또는 화소 정의막)은 반도체 회로 기판(100)의 화소 전극(AE)과 공통 전극층(CEL) 사이에 배치될 수 있다. 발광 정의막(INS)은 화소 전극(AE)과 비중첩하고, 공통 전극층(CEL)과 중첩하며, 공통 전극층(CEL)의 하면에 직접 접할 수 있다. 즉, 발광 정의막(INS)은 발광 소자(LE)들 각각을 둘러싸도록 배치되며, 발광 소자(LE)들 각각의 측면에 직접 배치될 수 있다. 발광 소자(LE)는 발광 정의막(INS) 내에 배치될 수 있다.
발광 정의막(INS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등 등과 같은 무기 절연성 물질을 포함할 수 있다.
발광 정의막(INS)의 개구들 각각에는 발광 소자(LE)들이 배치될 수 있다. 발광 소자(LE)들 각각은 무기 발광 다이오드(Inorganic light emitting diode) 소자일 수 있다. 발광 소자(LE)들은 복수의 반도체층(NSEM, PSEM, EBL, SLT)들 및 활성층(MQW)을 포함할 수 있다. 발광 소자(LE)들은 반도체 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되어 활성층(MQW)에서 광을 방출할 수 있다.
발광 소자(LE)들 각각은 제3 방향(DR3)(즉, 제1 기판(110)의 두께 방향)으로 연장된 형상을 가질 수 있다. 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있고, 일 예로, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 발광 소자(LE)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
일 실시예에 따르면, 발광 소자(LE)들 각각은 제1 반도체층(PSEM), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(NSEM)을 포함할 수 있다. 제1 반도체층(PSEM), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(NSEM)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(PSEM)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(PSEM)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제1 반도체층(PSEM)은 p형 Mg으로 도핑된 p-GaN일 수 있다. 제1 반도체층(PSEM)은 두께가 30nm 내지 200nm의 범위를 가질 수 있다.
전자 저지층(EBL)은 제1 반도체층(PSEM) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(PSEM)과 제2 반도체층(NSEM)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
초격자층(SLT)은 활성층(MQW) 상에 배치된다. 초격자층(SLT)은 제2 반도체층(NSEM)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(NSEM)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(NSEM)은 n형 반도체일 수 있다. 제2 반도체층(NSEM)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(NSEM)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(NSEM)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(NSEM)의 두께는 500㎚ 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(1)의 발광 소자(LE)들 중 일부는 서로 다른 활성층(MQW)들을 포함하여 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(LE1)는 제1 활성층(MQW1)을 포함하여 제1 색인 적색광을 방출하고, 제2 발광 소자(LE2) 및 제4 발광 소자(도 2의 LE4 참조)는 제2 활성층(MQW2)을 포함하여 제2 색인 녹색광을 방출하고, 제3 발광 소자(LE3)는 제3 활성층(MQW3)을 포함하여 제3 색인 청색광을 방출할 수 있다. 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3) 및 제4 발광 소자(LE4)들 각각은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)에 도핑된 도펀트의 농도, 또는 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식에서 상기 'x' 및 'y' 값이 서로 다를 수 있다. 제1 내지 제4 발광 소자(LE1, LE2, LE3, LE4)는 실질적으로 동일한 구조 및 재료를 갖되, 반도체층의 성분 비율이 달라 각각 서로 다른 색의 광을 방출할 수 있다.
예를 들어, 활성층(MQW1, MQW2, MQW3)들이 InGaN을 포함하는 경우, 각각은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 그러므로, 제1 활성층(MQW1)의 인듐(In)의 함량은 제2 활성층(MQW2) 및 제3 활성층(MQW3) 각각의 인듐(In)의 함량보다 높을 수 있다. 또한, 제2 활성층(MQW2)의 인듐(In)의 함량은 제3 활성층(MQW3)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제3 활성층(MQW3)의 인듐(In)의 함량은 대략 15%이고, 제2 활성층(MQW2)의 인듐(In)의 함량은 대략 25%이며, 제1 활성층(MQW1)의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층(MQW)의 인듐(In)의 함량을 조정함으로써, 발광 소자(LE)는 서로 다른 색의 광을 방출할 수 있다.
한편, 활성층(MQW1, MQW2, MQW3)의 인듐(In) 함량이 높을수록, 활성층(MQW1, MQW2, MQW3) 내부의 격자 상수(lattice constant)가 더 클 수 있다. 본 명세서에서, 격자 상수란, 활성층(MQW1, MQW2, MQW3)의 물질(InGaN)의 결정을 구성하고, 3차원 공간상에 규칙성을 갖고 반복적으로 배열되어 있는 원자들의 배열을 정의하기 위한 상수로서, 격자를 구성하는 최소 반복단위인 단위포의 모서리 길이(예컨대, x축 길이: a, y축 길이: b, z축 길이: c )로 표현될 수 있다. 제1 활성층(MQW1), 제2 활성층(MQW2), 제3 활성층(MQW3) 순으로 인듐(In) 함량이 작아지므로, 제1 활성층(MQW1)의 격자 상수가 가장 크고, 제2 활성층(MQW2)의 격자 상수가 그 다음 크고, 제3 활성층(MQW3)의 격자 상수가 가장 작을 수 있다.
활성층(MQW1, MQW2, MQW3)의 인듐(In) 함량이 높을수록, 활성층(MQW1, MQW2, MQW3) 내부의 격자 상수(lattice constant)가 더 크다는 것은 각 활성층(MQW1, MQW2, MQW3) 내부의 InGaN의 원자 간 이격 거리가 크다는 것을 의미하고, 공통 전극층(CEL)으로부터 z축 방향(또는 두께 방향)으로 성장되는 활성층(MQW1, MQW2, MQW3)의 경우, 격자 상수의 a, b값이 하부의 공통 전극층(CEL) 물질을 구성하는 격자 상수(a, b)보다 월등히 큰 경우, 활성층(MQW1, MQW2, MQW3)을 성장시키는 과정에서, 활성층(MQW1, MQW2, MQW3)에 내부 결함이 발생될 수 있다. 일 실시예에서, 활성층(MQW1, MQW2, MQW3) 각각의 격자 상수는 공통 전극층(CEL)의 격자 상수보다 클 수 있다. 상술한 바와 같이, 제1 활성층(MQW1)의 격자 상수가 가장 크고, 제2 활성층(MQW2)의 격자 상수가 그 다음 크고, 제3 활성층(MQW3)의 격자 상수가 가장 작기 때문에, 특히 제1 활성층(MQW1)의 내부 결함이 발생될 가능성이 높을 수 있다. 더 나아가, 상기 활성층(MQW1, MQW2, MQW3) 성장 시 발생되는 내부 결함으로 인해, 발광 소자(LE1, LE2, LE3) 구동 시 발광 효율도 낮아질 수 있다.
상술한 공통 전극층(CEL)은 발광 정의막(INS) 상에 배치될 수 있다. 공통 전극층(CEL)은 제2 반도체층(NSEM)과 연결될 수 있다. 공통 전극층(CEL)은 발광 소자(LE)의 구분 없이 표시 기판(200)의 전면에 걸쳐 배치될 수 있다.
공통 전극층(CEL)은 제2 반도체층(NSEM)과 동일한 재료를 포함하는 n형 반도체일 수 있다. 공통 전극층(CEL)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 공통 전극층(CEL)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 공통 전극층(CEL)은 n형 Si로 도핑된 n-GaN일 수 있다.
도면에서는 공통 전극층(CEL)이 제2 반도체층(NSEM)과 동일한 재료를 포함하여 일체화된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 공통 전극층(CEL)은 제2 반도체층(NSEM)과 다른 재료를 포함하여 별도의 층으로 배치될 수도 있다. 공통 전극층(CEL)은 제2 반도체층(NSEM)과 일체화되지 않으면서 전기적으로 연결될 수도 있다.
한편, 공통 전극층(CEL)은 동일한 재료를 포함하고 있으나, 서로 다른 격자 상수를 갖는 2개 이상의 층을 포함할 수 있다. 예를 들어, 공통 전극층(CEL)은 도 11에 도시된 바와 같이, 언도프드 반도체층(USEM) 상의 제1 공통 전극층(CEL1), 및 제1 공통 전극층(CEL1) 상의 제2 공통 전극층(CEL2)을 포함할 수 있다. 일 실시예에 따른 표시 장치는 공통 전극층(CEL) 내에 상호 이격되어 배치된 복수의 나노 구조체(SP)들을 더 포함할 수 있다. 제1 공통 전극층(CEL1)은 언드프드 반도체층(USEM)과 복수의 나노 구조체(SP)들 사이에 배치되고, 제2 공통 전극층(CEL2)은 인접한 나노 구조체(SP)들 사이 및 복수의 발광 소자들(LE1, LE2, LE3)과 나노 구조체(SP)들 사이에 배치될 수 있다. 인접한 나노 구조체(SP)들 사이의 제2 공통 전극층(CEL2)은 제1 공통 전극층(CEL1)과 직접 접할 수 있다.
복수의 나노 구조체(SP)들은 무기 절연성 물질을 포함할 수 있다. 상기 무기 절연성 물질은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 또는 질화 알루미늄(AlNx)등을 포함할 수 있다. 일 실시예에서, 상기 무기 절연성 물질은 실리콘 산화물(SiOx), 또는 실리콘 질화물(SiNx)를 포함할 수 있다.
제2 공통 전극층(CEL2)의 격자 상수는 제1 공통 전극층(CEL1)의 격자 상수보다 더 클 수 있다. 제2 공통 전극층(CEL2)의 격자 상수가 제1 공통 전극층(CEL1)의 격자 상수보다 더 큰 이유는, 제2 공통 전극층(CEL2)이 제1 공통 전극층(CEL1)을 형성한 후, 제1 공통 전극층(CEL1)으로부터 복수의 나노 구조체(SP)들 사이 공간에서 재성장되기 때문이다. 인접한 나노 구조체(SP)들 사이 공간에서 재성장된 제2 공통 전극층(CEL2)은 인접한 나노 구조체(SP)들에 의해 격자 상수가 커지고, 이로 인해, 재성장된 제2 공통 전극층(CEL2) 내부 스트레인 스트레스(Strain stress) 자체가 크게 감소될 수 있다.
결과적으로, 스트레인 스트레스가 크게 감소된 제2 공통 전극층(CEL2) 상에 발광 소자(LE1, LE2, LE3)들 각각의 활성층(MQW1, MQW2, MQW3)을 성장시키는 경우, 활성층(MQW1, MQW2, MQW3)의 내부 결함이 크게 줄 수 있다. 이로 인해, 발광 소자(LE1, LE2, LE3) 구동 시 발광 효율이 낮아지는 것을 미연에 방지할 수 있다.
각각의 나노 구조체(SP)들은 제1 폭(W1)을 갖고, 인접한 나노 구조체(SP)들 사이의 이격 거리(L1)는 일정할 수 있다.
도 7은 일 실시예에 따른 나노 구조체들의 다양한 예시들을 보여주는 평면도이다.
도 7(a)에 도시된 바와 같이, 나노 구조체(SP)의 평면 형상은 원형일 수 있고, 복수의 나노 구조체(SP)들은 행(도 1의 제1 방향(DR1)을 따라 연장)을 이루며, 상기 행은 복수개일 수 있다. 서로 다른 행을 이루는 복수의 나노 구조체(SP)들은 서로 지그재그(Zigzag) 배열 방식으로 배열될 수 있다.
도 7(b)에 도시된 바와 같이, 나노 구조체(SP)의 평면 형상은 원형일 수 있고, 복수의 나노 구조체(SP)들은 행(도 1의 제1 방향(DR1)을 따라 연장)을 이루며, 상기 행은 복수개일 수 있다. 서로 다른 행을 이루는 복수의 나노 구조체(SP)들은 서로 제2 방향(DR2)(도 1 참조)을 따라 정렬되어 배열될 수 있다.
도 7(c)에 도시된 바와 같이, 나노 구조체(SP)의 평면 형상은 사각형일 수 있고, 복수의 나노 구조체(SP)들은 행(도 1의 제1 방향(DR1)을 따라 연장)을 이루며, 상기 행은 복수개일 수 있다. 서로 다른 행을 이루는 복수의 나노 구조체(SP)들은 서로 지그재그(Zigzag) 배열 방식으로 배열될 수 있다.
도 7(d)에 도시된 바와 같이, 나노 구조체(SP)의 평면 형상은 사각형일 수 있고, 복수의 나노 구조체(SP)들은 행(도 1의 제1 방향(DR1)을 따라 연장)을 이루며, 상기 행은 복수개일 수 있다. 서로 다른 행을 이루는 복수의 나노 구조체(SP)들은 서로 제2 방향(DR2)(도 1 참조)을 따라 정렬되어 배열될 수 있다.
도 7(a) 내지 도 7(d)에서는 나노 구조체(SP)의 평면 형상이 원형, 또는 사각형으로 적용된 경우만을 예시하고 있으나, 이에 제한되지 않고 나노 구조체(SP)의 평면 형상은 타원형, 기타 다각형 형상으로 적용될 수도 있다.
다시 도 5 및 도 6을 참조하면, 복수의 연결 전극(CNE: CNE1, CNE2, CNE3)들은 표시 기판(200)과 반도체 회로 기판(100) 사이에 배치될 수 있다. 연결 전극(CNE1, CNE2, CNE3)들은 발광 소자(LE)와 화소 전극(AE) 사이에 배치된 제1 연결 전극(CNE1), 공통 전극층(CEL)과 공통 전극 연결부(CEP) 사이에 배치된 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 표시 영역(DA)에서 발광 소자(LE)들 및 화소 전극(AE)에 대응하여 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(LE)들의 제1 반도체층(PSEM)의 일 면 상에 배치될 수 있다.
제1 연결 전극(CNE1)은 화소 전극(AE) 상에 직접 배치되며, 화소 전극(AE)과 전기적으로 연결되어 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(LE)에 전달할 수 있다. 제1 연결 전극(CNE1)은 폭이 발광 소자(LE)의 폭보다 작게 형성될 수 있으나, 이에 제한되지 않는다. 제1 연결 전극(CNE1)은 제조 공정에서 화소 전극(AE)과 발광 소자(LE)들을 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 제1 연결 전극(CNE1)은 화소 전극(AE) 및 발광 소자(LE)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다. 또는, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)은 공통 전극 영역(CPA1)에서 공통 전극 연결부(CEP)들에 대응하여 배치될 수 있다. 제2 연결 전극(CNE2)은 공통 전극 연결부(CEP) 상에 배치되며, 제3 연결 전극(CNE3)은 제2 연결 전극(CNE2)과 공통 전극 연결부(CEP) 사이에 배치될 수 있다.
제2 연결 전극(CNE2)은 일 방향으로 연장된 형상을 갖고, 발광 정의막(INS)의 개구 내에 배치될 수 있다.
제3 연결 전극(CNE3)은 공통 전극 연결부(CEP) 상에 직접 배치되어 이와 접촉할 수 있다. 제3 연결 전극(CNE3)은 공통 전극 연결부(CEP)와 전기적으로 연결되고, 비표시 영역(NDA)에 배치된 화소 회로부(PXC)를 통해 패드들 중 어느 하나와 전기적으로 연결될 수도 있다.
제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)은 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
충진층(500)은 반도체 회로 기판(100)과 표시 기판(200) 사이에 배치될 수 있다. 충진층(500)은 반도체 회로 기판(100)의 화소 전극(AE) 및 공통 전극 연결부(CEP)와, 표시 기판(200)의 발광 소자(LE)들의 단차에 의해 제1 기판(110)과 공통 전극층(CEL) 사이에 형성된 공간을 충진할 수 있다. 예를 들어, 충진층(500)은 수평 방향으로 서로 이웃하는 화소 전극(AE)들 사이, 수평 방향으로 서로 이웃하는 제1 연결 전극(CNE1)들 사이, 공통 전극 연결부(CEP)들 사이에 형성된 공간을 충진할 수 있다. 충진층(500)은 공기(air)가 채워진 영역이거나 진공 영역일 수 있다. 충진층(500)은 노출 전극들을 절연하는 역할을 할 수 있다. 충진층(500)은 이에 제한되지 않고, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 무기 절연성 물질을 포함하거나, 유기 절연성 물질을 포함할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다. 도 9 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 8을 참조하면, 일 실시예에 따른 표시 장치(1)의 제조 방법은 제2 기판(210) 상에 언도프드 반도체층을 형성하는 단계(S10), 언도프드 반도체층(USEM) 상에 n형 반도체를 포함하는 제1 공통 전극층을 형성하는 단계(S20), 상기 제1 공통 전극층 상에 제1 하드마스크를 배치하는 단계(S30), 상기 제1 하드마스크를 에칭하여 스트레스 완화 패턴을 형성하는 단계(S40), 상기 제1 공통 전극층을 재성장치켜 제2 공통 전극층을 형성하는 단계(S50), 상기 제2 공통 전극층 상에 발광 소자 형성 영역을 제외한 영역에 제2 하드마스크를 배치하는 단계(S60), 및 발광 소자들을 형성하는 단계(S70)를 포함할 수 있다.
표시 장치(1)의 제조 방법은 반도체 회로 기판(도 6의 100)과 표시 기판(도 6의 200)을 각각 준비한 뒤, 이들을 서로 합착하는 공정을 포함할 수 있다. 표시 기판(200)의 제조 공정에서, 언도프드 반도체층 및 공통 전극층(CEL)을 포함하는 베이스 기판(SUB)을 준비하고, 그 상에 복수의 발광 소자(LE)들을 형성하는 공정이 수행될 수 있다. 발광 소자(LE)들은 서로 다른 재료를 갖는 활성층(MQW1, MQW2, MQW3)을 포함하고, 위치에 따라 다른 재료의 층들에 의해 형성될 수 있다. 이하에서는, 도 8과 함께 제조 방법의 각각의 공정 단계별 단면도들인 도 9 내지 도 17을 참조하여 설명될 것이다.
먼저, 도 8 및 도 9를 참조하면, 제2 기판(210) 상에 언도프드 반도체층(USEM)을 형성(S10)하고, 언도프드 반도체층(USEM) 상에 제1 공통 전극층(CEL1)을 형성(S20)하며, 제1 공통 전극층(CEL1) 상에 제1 하드마스크(HM1)를 배치(S30)한다.
베이스 기판은 제2 기판(210), 제2 기판(210) 상에 배치된 언도프드 반도체층(USEM), 및 언도프드 반도체층(USEM) 상의 제1 공통 전극층(CEL1)을 포함한다. 제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 제한되지 않으며, 제2 기판(210)은 GaAs기판 등 반도체 기판일 수도 있다. 이하에서는 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
제2 기판(210) 상에 배치된 언도프드 반도체층(USEM) 및 제1 공통 전극층(CEL1)은 상술한 바와 동일하다. 제1 공통 전극층(CEL1)은 n형 반도체이고, 언도프드 반도체층(USEM)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 예를 들어, 제1 공통 전극층(CEL1)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 언도프드 반도체층(USEM)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
언도프드 반도체층(USEM) 및 제1 공통 전극층(CEL1)(후술할 제2 공통 전극층(CEL2)의 성장 방법도 동일)은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
다음으로, 도 8 및 도 10을 참조하면, 제1 하드마스크(HM1)를 에칭하여 스트레스 완화 패턴(SP)을 형성(S40)한다. 스트레스 완화 패턴(SP)은 나노 구조체, 또는 나도 로드를 포함할 수 있다. 제1 하드마스크(HM1)의 에칭은 드라이 에칭(Dry etching), 또는 ? 에칭(Wet etching)을 포함할 수 있다. 제1 하드마스크(HM1)는 무기 절연성 물질을 포함할 수 있다. 상기 무기 절연성 물질은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 또는 질화 알루미늄(AlNx)등을 포함할 수 있다. 일 실시예에서, 상기 무기 절연성 물질은 실리콘 산화물(SiOx), 또는 실리콘 질화물(SiNx)를 포함할 수 있다.
다음으로, 도 8, 및 도 11을 참조하면, 제1 공통 전극층(CEL1)을 재성장시켜 제2 공통 전극층(CEL2)을 형성(S50)한다. 더욱 상세하게 설명하면, 제2 공통 전극층(CEL2)은 인접한 스트레스 완화 패턴(SP)들 사이 및 복수의 발광 소자들(LE1, LE2, LE3)과 스트레스 완화 패턴(SP)들 사이에서 형성될 수 있다. 인접한 스트레스 완화 패턴(SP)들 사이의 제2 공통 전극층(CEL2)은 제1 공통 전극층(CEL1)과 직접 접할 수 있다.
제2 공통 전극층(CEL2)의 격자 상수는 제1 공통 전극층(CEL1)의 격자 상수보다 더 클 수 있다. 제2 공통 전극층(CEL2)의 격자 상수가 제1 공통 전극층(CEL1)의 격자 상수보다 더 큰 이유는, 제2 공통 전극층(CEL2)이 제1 공통 전극층(CEL1)을 형성한 후, 제1 공통 전극층(CEL1)으로부터 복수의 스트레스 완화 패턴(SP)들 사이 공간에서 재성장되기 때문이다. 인접한 스트레스 완화 패턴(SP)들 사이 공간에서 재성장된 제2 공통 전극층(CEL2)은 인접한 스트레스 완화 패턴(SP)들에 의해 격자 상수가 커지고, 이로 인해, 재성장된 제2 공통 전극층(CEL2) 내부 스트레인 스트레스(Strain stress) 자체가 크게 감소될 수 있다.
결과적으로, 스트레인 스트레스가 크게 감소된 제2 공통 전극층(CEL2) 상에 발광 소자(LE1, LE2, LE3)들 각각의 활성층(MQW1, MQW2, MQW3)을 성장시키는 경우, 활성층(MQW1, MQW2, MQW3)의 내부 결함이 크게 줄 수 있다. 이로 인해, 발광 소자(LE1, LE2, LE3) 구동 시 발광 효율이 낮아지는 것을 미연에 방지할 수 있다.
이어서, 도 8 및 도 12를 참조하면, 제2 공통 전극층(CEL2) 상에 제2 하드마스크(HM2)를 배치(S60)한다.
제2 하드마스크(HM2)의 물질은 상술한 제1 하드마스크(HM1)의 물질과 동일할 수 있으나, 이에 제한되는 것은 아니다.
제2 하드마스크(HM2)는 후술할 발광 소자(LE1, LE2, LE3)들이 형성될 영역을 제외한 영역에 배치될 수 있다.
이어서, 도 8 및 도 13을 참조하면, 발광 소자들(LE1, LE2, LE3)을 형성(S70)한다.
이어서, 도 14를 참조하면, 제2 하드마스크(HM2)를 제거하고, 인접한 발광 소자들(LE1, LE2, LE3) 사이에 발광 정의막(INS)을 형성한다.
이어서, 도 15에 도시된 바와 같이, 발광 소자(LE)들 상에 제1 연결 전극(CNE1)을 형성한다. 제1 연결 전극(CNE1)은 포토 공정을 통해 발광 소자(LE1, LE2, LE3)들 상에 형성될 수 있다.
이상의 공정을 통해 제2 기판(210) 상에 배치된 표시 기판(200)이 제조될 수 있다. 이어, 반도체 회로 기판(100)과 표시 기판(200)을 합착하여 표시 장치(1)를 제조할 수 있다.
이어서, 도 6 및 도 16에 도시된 바와 같이, 발광 소자(LE)들이 형성된 표시 기판(200)과 반도체 회로 기판(100)을 배치하고, 합착한다.
반도체 회로 기판(100)은 화소 회로부(PXC)들을 포함하는 제1 기판(110), 및 제1 기판(110)의 일 면 상에 형성된 화소 전극(AE)을 포함한다. 제2 기판(210) 및 표시 기판(200)은 반도체 회로 기판(100) 상에서 발광 소자(LE)들이 반도체 회로 기판(100)의 화소 전극(AE)과 대응되도록 정렬될 수 있다. 제1 연결 전극(CNE1)이 화소 전극(AE)과 두께 방향으로 중첩하도록 정렬될 수 있다.
제2 기판(210) 및 표시 기판(200)이 반도체 회로 기판(100)과 정렬되면, 이들 사이 충진층(500)을 배치하며 표시 기판(200)과 반도체 회로 기판(100)을 합착한다. 일 예로, 충진층(500)은 표시 기판(200)과 반도체 회로 기판(100)이 정렬되어 제1 연결 전극(CNE1)들이 화소 전극(AE)과 접촉되면, 표시 기판(200)과 반도체 회로 기판(100) 사이 공간을 채우도록 충진층(500)의 재료가 주입될 수 있다. 이후, 주입된 충진층(500)의 재료가 경화되면 표시 기판(200)과 반도체 회로 기판(100)이 상호 합착될 수 있다. 다만, 이에 제한되지 않는다.
표시 기판(200)의 발광 소자(LE)들 상에 배치된 제1 연결 전극(CNE1)은 화소 전극(AE)과 직접 접촉할 수 있다. 반도체 회로 기판(100)과 표시 기판(200)이 합착되면, 발광 소자(LE)들은 양 단이 반도체 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있다.
다음으로, 도 17에 도시된 바와 같이, 표시 기판(200)의 언도프드 반도체층(USEM) 상에 배치된 제2 기판(210)을 제거하여, 표시 장치(1)를 제조할 수 있다.
이하, 표시 장치의 다른 실시예에 대해 설명한다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치의 나노 구조체(SP_1)는 보이드(Void)를 포함한다는 점에서, 도 6에 따른 표시 장치의 나노 구조체(SP)와 상이하다. 더욱 상세하게 설명하면, 인접한 나노 구조체들(SP_1) 사이의 공통 전극층(CEL_1)의 제2 공통 전극층(도 21의 CEL2)은 제1 공통 전극층(CEL1_1)과 직접 접하고, 복수의 발광 소자들(LE1, LE2, LE3)과 나노 구조체(SP_1)들 사이의 제2 공통 전극층(CEL2)은 나노 구조체(SP_1)를 사이에 두고 제1 공통 전극층(CEL1_1)과 이격될 수 있다.
도 19 내지 도 21은 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 18 및 도 19를 참조하면, 본 실시예에 따른 표시 장치의 제조 방법의 제1 하드마스크(도 9의 HM1)를 에칭하여 상호 이격된 복수의 나노 구조체(SP_1)들을 형성하는 단계는, 제1 하드마스크(HM1)를 에칭하여 마스크 패턴(SPa)들을 형성하는 단계를 포함한다. 제1 하드마스크(HM1)의 에칭 영역은 마스크 패턴(SPa)들의 이격 공간(H)과 동일할 수 있다.
이어서, 도 18 및 도 20을 참조하면, 마스크 패턴(SPa)들을 이용하여 제1 공통 전극층(CEL1)에 제1 공통 전극층(CEL1)의 표면으로부터 만입된 보이드(SP_1)를 형성(CEL1_1 형성)한다.
이어서, 도 18 및 도 21을 참조하면, 제1 공통 전극층(CEL1_1)으로부터 제2 공통 전극층(CEL2)을 재성장시킨다.
본 실시예의 경우에도, 제2 공통 전극층(CEL2)의 격자 상수는 제1 공통 전극층(CEL1_1)의 격자 상수보다 더 클 수 있다. 제2 공통 전극층(CEL2)의 격자 상수가 제1 공통 전극층(CEL1_1)의 격자 상수보다 더 큰 이유는, 제2 공통 전극층(CEL2)이 제1 공통 전극층(CEL1_1)을 형성한 후, 제1 공통 전극층(CEL1_1)으로부터 복수의 나노 구조체(SP_1)들 사이 공간에서 재성장되기 때문이다. 인접한 나노 구조체(SP_1)들 사이 공간에서 재성장된 제2 공통 전극층(CEL2)은 인접한 나노 구조체(SP_1)들에 의해 격자 상수가 커지고, 이로 인해, 재성장된 제2 공통 전극층(CEL2) 내부 스트레인 스트레스(Strain stress) 자체가 크게 감소될 수 있다.
결과적으로, 스트레인 스트레스가 크게 감소된 제2 공통 전극층(CEL2) 상에 발광 소자(LE1, LE2, LE3)들 각각의 활성층(MQW1, MQW2, MQW3)을 성장시키는 경우, 활성층(MQW1, MQW2, MQW3)의 내부 결함이 크게 줄 수 있다. 이로 인해, 발광 소자(LE1, LE2, LE3) 구동 시 발광 효율이 낮아지는 것을 미연에 방지할 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치의 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들의 배치 밀도는 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도 및 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도보다 각각 크다는 점에서, 도 6에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들 간의 이격 거리(L1_1)는 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP)들 간의 이격 거리(L1) 및 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들 간의 이격 거리(L1)보다 각각 작을 수 있다.
상술한 바와 같이, 제1 활성층(MQW1)의 내부 결함이 발생될 가능성이 가장 높기 때문에, 본 실시예와 같이, 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들의 배치 밀도를 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도 및 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도보다 각각 크게 함으로써, 제1 활성층(MQW1) 성장 시 내부 결함 가능성을 크게 줄일 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치의 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP_3)들의 배치 밀도는 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들의 배치 밀도보다 작고, 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도보다 크다는 점에서, 도 22에 따른 표시 장치와 상이하다.
더욱 구체적으로 설명하면, 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP_3)들 간의 이격 거리(L1_2)는 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들 간의 이격 거리(L1_1)보다 크고, 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들 간의 이격 거리(L1)보다 작을 수 있다.
상술한 바와 같이, 제1 활성층(MQW1)의 격자 상수가 가장 크고, 제2 활성층(MQW2)의 격자 상수가 그 다음 크고, 제3 활성층(MQW3)의 격자 상수가 가장 작기 때문에, 본 실시예와 같이, 제2 발광 소자(LE2) 상에서의 복수의 나노 구조체(SP_3)들의 배치 밀도를 제1 발광 소자(LE1) 상에서의 복수의 나노 구조체(SP_2)들의 배치 밀도보다 작고, 제3 발광 소자(LE3) 상에서의 복수의 나노 구조체(SP)들의 배치 밀도보다 크게 함으로써, 제2 활성층(MQW2) 성장 시 내부 결함 가능성을 크게 줄일 수 있다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 24에는 일 실시예에 따른 표시 장치(1000_1)가 적용된 가상 현실 장치(30)가 나타나 있다.
도 24를 참조하면, 일 실시예에 따른 가상 현실 장치(30)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(30)는 표시 장치(1000_1), 좌안 렌즈(1000a), 우안 렌즈(1000b), 지지 프레임(2000), 안경테 다리들(3000a, 3000b), 반사 부재(4000), 및 표시 장치 수납부(5000)를 구비할 수 있다.
도 24에서는 안경테 다리들(3000a, 3000b)을 포함하는 가상 현실 장치(30)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(30)는 안경테 다리들(3000a, 3000b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(30)는 도 24에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(5000)는 표시 장치(1000_1)와 반사 부재(4000)를 포함할 수 있다. 표시 장치(1000_1)에 표시되는 화상은 반사 부재(4000)에서 반사되어 우안 렌즈(1000b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(1000_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 24에서는 표시 장치 수납부(5000)가 지지 프레임(2000)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(5000)는 지지 프레임(2000)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(1000_1)에 표시되는 화상은 반사 부재(4000)에서 반사되어 좌안 렌즈(1000a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(1000_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(5000)는 지지 프레임(2000)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(1000_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 25는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(1000_2)는 스마트 기기 중 하나인 스마트 워치(40)에 적용될 수 있다.
도 26은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 29에는 일 실시예에 따른 표시 장치들(1000_a, 1000_b, 1000_c, 1000_d, 1000_e)이 적용된 자동차가 나타나 있다.
도 26을 참조하면, 일 실시예에 따른 표시 장치들(1000_a, 1000_b, 1000_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(1000_d, 1000_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 27은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(1000_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(1000_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(1000_3)가 투명 표시 장치에 적용되는 경우, 표시 장치(1000_3)의 제1 기판(도 5의 '110')은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
100: 반도체 회로 기판 200: 표시 기판
AE: 화소 전극 LE: 발광 소자

Claims (20)

  1. 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들;
    상기 화소 전극들 상에 배치된 복수의 발광 소자들;
    상기 복수의 발광 소자들 상의 공통 전극층; 및
    상기 공통 전극층 상의 언도프드 반도체층을 포함하고,
    상기 공통 전극층 내에 상호 이격되어 배치된 복수의 나노 구조체들을 더 포함하고,
    상기 공통 전극층은 상기 언드프드 반도체층과 상기 복수의 나노 구조체들 사이의 제1 공통 전극층, 및
    인접한 상기 나노 구조체들 사이 및 상기 복수의 발광 소자들과 상기 나노 구조체들 사이의 제2 공통 전극층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 상기 화소 전극과 연결되는 제1 반도체층, 상기 공통 전극층과 연결되는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 반도체층은 상기 공통 전극층과 일체화된 표시 장치.
  4. 제2 항에 있어서,
    상기 발광 소자는 상기 제1 반도체층과 상기 활성층 사이의 전자 저지층, 및 상기 활성층과 상기 제2 반도체층 사이의 초격자층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 발광 소자의 상기 제1 반도체층과 상기 화소 전극 사이의 연결 전극을 더 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 반도체층 및 상기 공통 전극층은 각각 도핑된 n형 갈륨 나이트라이드(n-GaN)를 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 복수의 나노 구조체들은 무기 절연성 물질을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 무기 절연성 물질은 실리콘 산화물(SiOx), 또는 실리콘 질화물(SiNx)를 포함하는 표시 장치.
    실리콘 질화물(SiNx), 실리콘 산화물(SiOx),
  9. 제8 항에 있어서,
    인접한 상기 나노 구조체들 사이의 제2 공통 전극층은 상기 제1 공통 전극층과 직접 접하는 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 나노 구조체들은 보이드(Void)로 형성된 표시 장치.
  11. 제10 항에 있어서,
    인접한 상기 나노 구조체들 사이의 제2 공통 전극층은 상기 제1 공통 전극층과 직접 접하는 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 발광 소자들과 상기 나노 구조체들 사이의 제2 공통 전극층은 상기 나노 구조체를 사이에 두고 상기 제1 공통 전극층과 이격된 표시 장치.
  13. 제1 항에 있어서,
    상기 복수의 발광 소자들은 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자를 포함하고, 상기 제1 발광 소자는 적색 발광 소자를 포함하고, 상기 제2 발광 소자는 녹색 발광 소자를 포함하며, 상기 제3 발광 소자는 청색 발광 소자를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 발광 소자 상에서의 상기 복수의 나노 구조체들의 배치 밀도는 상기 제2 발광 소자 상에서의 상기 복수의 나노 구조체들의 배치 밀도 및 상기 제3 발광 소자 상에서의 상기 복수의 나노 구조체들의 배치 밀도보다 각각 큰 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 발광 소자 상에서의 상기 복수의 나노 구조체들의 배치 밀도는 상기 제3 발광 소자 상에서의 상기 복수의 나노 구조체들의 배치 밀도보다 큰 표시 장치.
  16. 기판 상에 언도프드 반도체층을 형성하는 단계;
    상기 언도프드 반도체층 상에 n형 반도체를 포함하는 제1 공통 전극층을 형성하는 단계;
    상기 제1 공통 전극층 상에 제1 하드마스크를 배치하는 단계;
    상기 제1 하드마스크를 에칭하여 상호 이격된 복수의 나노 구조체들을 형성하는 단계;
    상기 제1 공통 전극층을 재성장시켜 제2 공통 전극층을 형성하는 단계;
    상기 제2 공통 전극층 상에 발광 소자 형성 영역을 제외한 영역에 제2 하드마스크를 배치하는 단계; 및
    상기 발광 소자 형성 영역에 발광 소자들을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 하드마스크를 에칭하여 상호 이격된 복수의 나노 구조체들을 형성하는 단계에서, 상기 나노 구조체는 상기 제1 하드마스크와 동일한 물질을 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 나노 구조체는 실리콘 산화물(SiOx), 또는 실리콘 질화물(SiNx)를 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 하드마스크를 에칭하여 상호 이격된 복수의 나노 구조체들을 형성하는 단계는, 상기 제1 하드마스크를 에칭하여 마스크 패턴들을 형성하는 단계, 및 상기 마스크 패턴들을 이용하여 상기 제1 공통 전극층에 상기 제1 공통 전극층의 표면으로부터 만입된 보이드를 형성하는 단계를 포함하고, 상기 나노 구조체는 상기 보이드를 포함하는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 발광 소자는 상기 화소 전극과 연결되는 제1 반도체층, 상기 공통 전극층과 연결되는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이의 활성층을 포함하고, 상기 제2 반도체층은 상기 공통 전극층과 일체화되며, 상기 발광 소자는 상기 제1 반도체층과 상기 활성층 사이의 전자 저지층, 및 상기 활성층과 상기 제2 반도체층 사이의 초격자층을 더 포함하는 표시 장치의 제조 방법.
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