KR20230053014A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20230053014A
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layer
tunnel
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type semiconductor
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KR1020210135530A
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김진완
이승근
김상조
박후근
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 복수의 화소 전극들, 및 상기 복수의 화소 전극들 상에 배치되는 복수의 발광 소자들을 포함하며, 상기 복수의 발광 소자들은 각각, 제1 광을 발광하는 제1 스택, 상기 제1 스택 하부에 배치되며 제2 광을 발광하는 제2 스택, 상기 제2 스택 하부에 배치되며 제3 광을 발광하는 제3 스택, 및 상기 제1 스택과 상기 제2 스택 사이 및 상기 제2 스택과 상기 제3 스택 사이에 각각 배치된 터널 기능층들을 포함한다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자는 단일의 색을 발광하므로, 초소형 발광 다이오드 표시 패널은 다양한 색을 표시하기 위해서 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 서브 화소들을 생략하고 하나의 발광 소자로 하나의 화소를 구현하여 고해상도의 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 복수의 화소 전극들, 및 상기 복수의 화소 전극들 상에 배치되는 복수의 발광 소자들을 포함하며, 상기 복수의 발광 소자들은 각각, 제1 광을 발광하는 제1 스택, 상기 제1 스택 하부에 배치되며 제2 광을 발광하는 제2 스택, 상기 제2 스택 하부에 배치되며 제3 광을 발광하는 제3 스택, 및 상기 제1 스택과 상기 제2 스택 사이 및 상기 제2 스택과 상기 제3 스택 사이에 각각 배치된 터널 기능층들을 포함할 수 있다.
상기 제1 스택은 상기 제1 광을 발광하는 제1 활성층을 포함하고, 상기 제2 스택은 상기 제2 광을 발광하는 제2 활성층을 포함하며, 상기 제3 스택은 상기 제3 광을 발광하는 제3 활성층을 포함할 수 있다.
상기 제1 광은 청색 광이고, 상기 제2 광은 녹색 광이며, 상기 제3 광은 적색 광일 수 있다.
상기 제1 스택은 상기 제1 활성층을 사이에 두고 서로 이격된 제1 n형 반도체층과 제1 p형 반도체층을 포함하고, 상기 제2 스택은 상기 제2 활성층을 사이에 두고 서로 이격된 제2 n형 반도체층과 제2 p형 반도체층을 포함하며, 상기 제3 스택은 상기 제3 활성층을 사이에 두고 서로 이격된 제3 n형 반도체층과 제3 p형 반도체층을 포함할 수 있다.
상기 터널 기능층들은 상기 제1 스택과 상기 제2 스택 사이에 배치된 제1 터널 기능층, 및 상기 제2 스택과 상기 제3 스택 사이에 배치된 제2 터널 기능층을 포함하며, 상기 제1 터널 기능층과 상기 제2 터널 기능층은 각각, n형 반도체를 포함하는 제1 터널층, n형 반도체를 포함하는 제2 터널층, 및 p형 반도체를 포함하는 제3 터널층을 포함할 수 있다.
상기 제2 터널층은 상기 제1 터널층과 상기 제3 터널층 사이에 배치되고, 상기 제2 터널층의 두께는 상기 제1 터널층의 두께 및 상기 제3 터널층의 두께보다 작을 수 있다.
상기 제3 터널층에 도핑된 p형 도펀트의 농도는 상기 제1 터널층에 도핑된 n형 도펀트의 농도 및 상기 제2 터널층에 도핑된 n형 도펀트의 농도보다 작을 수 있다.
상기 제1 터널 기능층의 상기 제1 터널층은 상기 제1 스택의 상기 제1 p형 반도체층과 접하고 상기 제1 터널 기능층의 상기 제3 터널층은 상기 제2 스택의 상기 제2 n형 반도체층과 접하며, 상기 제2 터널 기능층의 상기 제1 터널층은 상기 제2 스택의 상기 제2 p형 반도체층과 접하고 상기 제2 터널 기능층의 상기 제3 터널층은 상기 제3 스택의 상기 제3 n형 반도체층과 접할 수 있다.
상기 제1 스택의 상기 제1 n형 반도체층은 상기 복수의 발광 소자들에 연속적으로 배치되는 공통층일 수 있다.
상기 복수의 화소 전극들과 상기 발광 소자를 연결하는 복수의 연결 전극을 더 포함하며, 상기 복수의 연결 전극은, 상기 제1 스택의 상기 제1 p형 반도체층에 연결된 제1 연결 전극, 상기 제2 스택의 상기 제2 p형 반도체층에 연결된 제2 연결 전극, 상기 제3 스택의 상기 제3 p형 반도체층에 연결된 제3 연결 전극, 및 상기 제1 스택의 상기 제1 n형 반도체층에 연결된 공통 연결 전극을 포함할 수 있다.
상기 제1 스택은 상기 제1 연결 전극 및 상기 공통 연결 전극에 인가된 구동 신호에 의해 구동되고, 상기 제2 스택은 상기 제1 연결 전극 및 상기 제2 연결 전극에 인가된 구동 신호에 의해 구동되고, 상기 제3 스택은 상기 제2 연결 전극 및 상기 제3 연결 전극에 인가된 구동 신호에 의해 구동될 수 있다.
상기 제1 활성층, 상기 제2 활성층 및 상기 제3 활성층은 각각 인듐을 포함하고, 상기 제3 활성층의 상기 인듐의 함량은 상기 제2 활성층의 상기 인듐의 함량보다 크고 상기 제2 활성층의 상기 인듐의 함량은 상기 제1 활성층의 상기 인듐의 함량보다 클 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 복수의 화소 전극들, 및 상기 복수의 화소 전극들 상에 배치되는 복수의 발광 소자를 포함하며, 상기 복수의 발광 소자는 각각, 제1 구동 전류에 따라 제1 광을 발광하는 제1 스택, 제2 구동 전류에 따라 제2 광을 발광하는 제2 스택, 제3 구동 전류에 따라 제3 광을 발광하는 제3 스택, 및 상기 제1 스택과 상기 제2 스택 사이 및 상기 제2 스택과 상기 제3 스택 사이에 각각 배치된 터널 기능층들을 포함할 수 있다.
상기 제1 스택의 계조에 상관없이 상기 제1 구동 전류의 전류 밀도는 동일하고, 상기 제2 스택의 계조에 상관없이 상기 제2 구동 전류의 전류 밀도는 동일하며, 상기 제3 스택의 계조에 상관없이 상기 제3 구동 전류의 전류 밀도는 동일할 수 있다.
상기 제1 스택의 계조에 따라 상기 제1 구동 전류의 인가 기간이 조정되며, 상기 제2 스택의 계조에 따라 상기 제2 구동 전류의 인가 기간이 조정되고, 상기 제3 스택의 계조에 따라 상기 제3 구동 전류의 인가 기간이 조정될 수 있다.
상기 제1 스택의 평면 면적은 상기 제1 광을 발광하는 제1 발광 영역을 구획하고, 상기 제2 스택의 평면 면적은 상기 제2 광을 발광하는 제2 발광 영역을 구획하며, 상기 제3 스택의 평면 면적은 상기 제3 광을 발광하는 제3 발광 영역을 구획할 수 있다.
상기 제1 발광 영역의 면적은 상기 제2 발광 영역의 면적보다 크고 상기 제2 발광 영역의 면적은 상기 제3 발광 영역의 면적보다 클 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 복수의 반도체 물질층을 적층하는 단계, 상기 복수의 반도체 물질층을 식각하여, 제1 스택, 제1 터널 기능층, 제2 스택, 제2 터널 기능층 및 제3 스택이 순차적으로 적층된 발광 소자들을 형성하는 단계, 상기 발광 소자들 각각에 복수의 연결 전극을 형성하는 단계, 적어도 복수의 화소 전극들을 포함하는 반도체 회로 기판을 형성하는 단계, 및 상기 반도체 회로 기판 상에 상기 기판을 합착하는 단계를 포함할 수 있다.
상기 복수의 연결 전극은 상기 복수의 화소 전극들과 전기적으로 연결될 수 있다.
상기 제1 터널 기능층과 상기 제2 스택은 동시에 식각되고, 상기 제2 터널 기능층과 상기 제3 스택은 동시에 식각될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 발광 소자의 복수의 스택 사이에 터널 기능층들을 배치함으로써, 스택들 간에 전자와 정공의 이동을 가능하게 하여 발광 소자의 각 스택들을 발광시킬 수 있다. 이에 따라, 하나의 발광 소자에서 청색, 녹색 및 적색 광을 발광하여, 복수의 서브 화소를 생략하고 하나의 발광 소자로 하나의 화소를 구성할 수 있다. 그러므로, 표시 장치의 구조 및 제조 공정을 간소화하고 고해상도의 표시 장치를 구현할 수 있다.
또한, 발광 소자의 복수의 스택들에 각각 전극들을 배치함으로써, 복수의 스택들을 각각 개별 또는 동시 발광할 수 있다. 또한, 각 스택들의 전류 인가 기간을 조절하여 계조를 표현하여 풀 컬러를 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 3은 도 1의 B 영역을 상세히 보여주는 레이아웃 도이다.
도 4는 일 실시예에 따른 하나의 화소를 보여주는 평면도이다.
도 5는 도 2의 Q1-Q1'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6은 도 2의 Q2-Q2'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 단면도이다.
도 8은 일 실실시예에 따른 발광 소자의 터널 기능층을 보여주는 단면도이다.
도 9는 발광 소자의 터널 기능층에서 전자와 정공의 이동을 나타내는 모식도이다.
도 10은 다른 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 11은 또 다른 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 12는 일 실시예에 따른 발광 소자의 제1 스택에 인가되는 제1 구동 전류를 보여주는 파형도이다.
도 13은 일 실시예에 따른 발광 소자의 제2 스택에 인가되는 제2 구동 전류를 보여주는 파형도이다.
도 14는 일 실시예에 따른 발광 소자의 제3 스택에 인가되는 제3 구동 전류를 보여주는 파형도이다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 16 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다. 도 3은 도 1의 B 영역을 상세히 보여주는 레이아웃 도이다. 도 4는 일 실시예에 따른 하나의 화소를 보여주는 평면도이다.
도 1 내지 도 4에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(또는 마이크로 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(또는 마이크로 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 내지 도 4에서는 일 실시예에 따른 표시 장치가 반도체 공정을 이용하여 형성된 반도체 회로 기판 상에 발광 다이오드 소자들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1 내지 도 4에서 제1 방향(DR1)은 표시 패널(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(10)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(10)을 구비한다.
표시 패널(10)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(10)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(10)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(10)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
복수의 화소(PX)들 각각은 광을 발광하는 발광 영역(EA1, EA2, EA3)을 포함할 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 영역들(EA1, EA2, EA3)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다.
복수의 화소(PX) 각각은 제1 광, 제2 광 및 제3 광을 발광하는 발광 소자(LE)를 포함할 수 있다. 발광 소자(LE)는 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
제1 발광 영역(EA1)은 제1 광을 방출하는 영역을 가리킨다. 제1 발광 영역(EA1)들 각각은 발광 소자(LE)로부터 발광된 제1 광을 그대로 방출할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 영역(EA2)은 제2 광을 방출하는 영역을 가리킨다. 제2 발광 영역(EA2)은 발광 소자(LE)로부터 발광된 제2 광을 그대로 방출할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 영역(EA3)은 제3 광을 방출하는 영역을 가리킨다. 제3 발광 영역(EA3)은 발광 소자(LE)로부터 발광된 제3 광을 그대로 방출할 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)은 제3 방향(DR1)에서 순차적으로 적층되어 배열될 수 있다. 예를 들어, 제1 발광 영역(EA1)은 최하부에 배치되고, 제2 발광 영역(EA2)은 제3 방향(DR3)으로 제1 발광 영역(EA1) 상에 배치될 수 있다. 제3 발광 영역(EA3)은 제3 방향(DR3)으로 제2 발광 영역(EA2) 상에 배치될 수 있다. 따라서, 제1 발광 영역(EA1)으로부터 제3 방향(DR3)으로 제2 발광 영역(EA2)과 제3 발광 영역(EA3)이 순차적으로 배치될 수 있다.
제1 발광 영역(EA1)은 화소(PX)의 전체 크기와 동일한 면적으로 이루어질 수 있다. 제2 발광 영역(EA2)은 제1 발광 영역(EA1)의 면적보다 작은 면적으로 이루어지고, 제3 발광 영역(EA3)은 제2 발광 영역(EA2)의 면적보다 작은 면적으로 이루어질 수 있다. 다만 이에 한정되지 않으며, 제3 발광 영역(EA3)이 가장 큰 면적으로 이루어지고, 제2 발광 영역(EA2)이 제3 발광 영역(EA3)보다 작은 면적으로 이루어지며 제1 발광 영역(EA1)이 제2 발광 영역(EA2)보다 작은 면적으로 이루어질 수도 있다. 다른 예시적인 실시예에서, 제2 발광 영역(EA2)이 가장 큰 면적으로 이루어지고 제1 발광 영역(EA1)이 제2 발광 영역(EA2)보다 작은 면적으로 이루어지며 제3 발광 영역(EA3)이 제1 발광 영역(EA1)보다 작은 면적으로 이루어질 수도 있다.
도 2 내지 도 4에서 복수의 발광 영역들(EA1, EA2, EA3) 각각은 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 발광 영역들(EA1, EA2, EA3) 각각은 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
비표시 영역(NDA)은 제1 패드부(PDA1)와 제2 패드부(PDA2)를 포함할 수 있다.
제1 패드부(PDA1)는 비표시 영역(NDA)에 배치될 수 있다. 제1 패드부(PDA1)는 표시 패널(10)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드(도 5의 CB)와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 비표시 영역(NDA)에 배치될 수 있다. 제2 패드부(PDA2)는 반도체 회로 기판(CSUB)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드(도 5의 CB)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
또한, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 공통 전극 접속부(CPA)를 더 포함할 수 있다.
공통 전극 접속부(CPA)는 비표시 영역(NDA)에 배치될 수 있으며, 제1 패드부(PDA1)와 표시 영역(DA) 사이 및 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 또한, 공통 전극 접속부(CPA)는 표시 영역(DA)의 제1 방향(DR1)의 일측과 타측에 배치되며 제2 방향(DR2)의 일측과 타측에 배치될 수 있다. 공통 전극 접속부(CPA)는 반도체 회로 기판과 연결되기 위한 복수의 연결 전극(CCP)들을 포함할 수 있다.
도 1에서는 공통 전극 접속부(CPA)가 표시 영역(DA)을 완전히 둘러싸는 형태인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 공통 전극 접속부(CPA)는 표시 영역(DA)의 일측, 양측, 또는 적어도 3개의 측에 배치될 수도 있다.
도 5는 도 2의 Q1-Q1'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 6은 도 2의 Q2-Q2'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 7은 일 실시예에 따른 표시 패널의 발광 소자의 일 예를 보여주는 단면도이다. 도 8은 일 실실시예에 따른 발광 소자의 터널 기능층을 보여주는 단면도이다. 도 9는 발광 소자의 터널 기능층에서 전자와 정공의 이동을 나타내는 모식도이다.
도 5 내지 도 8을 참조하면, 일 실시예에 따른 표시 패널(10)은 반도체 회로 기판(100) 및 발광 소자층(120)을 포함할 수 있다.
반도체 회로 기판(100)은 제1 기판(110), 화소 회로부들(PXC1, PXC2, PXC3), 공통 회로부(CAC), 화소 전극들(ANO1, ANO2, ANO3), 공통 전극(CEP), 접촉 전극들(CAE1, CAE2, CAE3, CAE4), 제1 패드(PD1) 및 회로 절연층(CINS)을 포함할 수 있다.
제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제1 기판(110)은 단결정 실리콘으로 이루어질 수 있다.
복수의 화소 회로부들(PXC1, PXC2, PXC3)은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부들(PXC1, PXC2, PXC3) 각각은 그에 대응되는 화소 전극들(ANO1, ANO2, ANO3)에 연결될 수 있다. 구체적으로, 복수의 화소 회로부들(PXC1, PXC2, PXC3)은 제1 화소 회로부(PXC1), 제2 화소 회로부(PXC2) 및 제3 화소 회로부(PXC3)를 포함할 수 있다. 제1 화소 회로부(PXC1)는 제1 활성층(MQW1)을 포함하는 제1 스택(ST1)에 연결되고, 제2 화소 회로부(PXC2)는 제2 활성층(MQW2)을 포함하는 제2 스택(ST2)에 연결되며, 제3 화소 회로부(PXC3)는 제3 활성층(MQW3)을 포함하는 제3 스택(ST3)에 연결될 수 있다. 각 화소 회로부들(PXC1, PXC2, PXC3)는 각 화소 전극들(ANO1, ANO2, ANO3)과 일대일로 대응되게 연결될 수 있다. 각 화소 회로부들(PXC1, PXC2, PXC3) 각각은 제3 방향(DR3)에서 발광 소자(LE)와 중첩할 수 있다.
공통 회로부(CAC)는 비표시 영역(NDA)에 배치될 수 있다. 공통 회로부(CAC)는 복수의 발광 소자(LE)들에 공통적으로 연결되는 제1 N형 반도체층(NSM1)에 연결될 수 있다.
복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC) 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC) 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다. 복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC)는 예를 들어, CMOS 회로를 포함할 수 있다. CMOS 회로는 ㎚OSFET과 pMOSFET을 조합해 이들의 시너지 효과를 극대화한 형태의 트랜지스터로, 낮은 소비전력을 가지고 집적도 향상에 유리하다. 복수의 화소 회로부들(PXC1, PXC2, PXC3) 각각은 화소 전극들(ANO1, ANO2, ANO3)에 화소 전압 또는 애노드 전압을 인가할 수 있고 공통 회로부(CAC)는 각 발광 소자(LE)들에 공통 전압 또는 캐소드 전압을 인가할 수 있다.
회로 절연층(CINS)은 복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC) 상에 배치될 수 있다. 회로 절연층(CINS)은 복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC)를 보호하며, 복수의 화소 회로부들(PXC1, PXC2, PXC3) 및 공통 회로부(CAC)의 단차를 평탄화할 수 있다. 회로 절연층(CINS)은 화소 전극들(ANO1, ANO2, ANO3) 및 공통 전극(CEP)이 발광 소자층(120)에 연결될 수 있도록 화소 전극들(ANO1, ANO2, ANO3) 및 공통 전극(CEP)을 각각 노출시킬 수 있다. 회로 절연층(CINS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등과 같은 무기 절연성 물질을 포함할 수 있다.
복수의 화소 전극들(ANO1, ANO2, ANO3)은 그에 대응되는 화소 회로부들(PXC1, PXC2, PXC3) 상에 배치될 수 있다. 구체적으로, 복수의 화소 전극들(ANO1, ANO2, ANO3)은 제1 화소 전극(ANO1), 제2 화소 전극(ANO2) 및 제3 화소 전극(ANO3)을 포함할 수 있다. 제1 화소 전극(ANO1)은 제1 화소 회로부(PXC1) 상에 배치되고, 제2 화소 전극(ANO2)은 제2 화소 회로부(PXC2) 상에 배치되며, 제3 화소 전극(ANO3)은 제3 화소 회로부(PXC3) 상에 배치될 수 있다. 화소 전극들(ANO1, ANO2, ANO3) 각각은 화소 회로부들(PXC1, PXC2, PXC3)로부터 노출된 노출 전극일 수 있다. 화소 전극들(ANO1, ANO2, ANO3) 각각은 화소 회로부들(PXC1, PXC2, PXC3)과 일체로 형성될 수 있다. 화소 전극들(ANO1, ANO2, ANO3) 각각은 화소 회로부들(PXC1, PXC2, PXC3)로부터 화소 전압 또는 애노드 전압을 공급받을 수 있다. 화소 전극들(ANO1, ANO2, ANO3)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
공통 전극(CEP)은 그에 대응하는 공통 회로부(CAC) 상에 배치될 수 있다. 공통 전극(CEP)은 공통 회로부(CAC)로부터 노출된 노출 전극일 수 있다. 공통 전극(CEP)은 공통 회로부(CAC)와 일체로 형성될 수 있다. 공통 전극(CEP)은 공통 회로부(CAC)로부터 공통 전압 또는 캐소드 전압을 공급받을 수 있다. 공통 전극(CEP)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
접촉 전극들(CAE1, CAE2, CAE3, CAE4)은 그에 대응되는 화소 전극들(ANO1, ANO2, ANO3) 및 공통 전극(CEP) 상에 배치될 수 있다. 구체적으로, 접촉 전극들(CAE1, CAE2, CAE3, CAE4)은 제1 접촉 전극(CAE1), 제2 접촉 전극(CAE2), 제3 접촉 전극(CAE3) 및 제4 접촉 전극(CAE4)을 포함할 수 있다. 제1 접촉 전극(CAE1)은 제1 화소 전극(ANO1) 상에 배치되고, 제2 접촉 전극(CAE2)은 제2 화소 전극(ANO2) 상에 배치되며, 제3 접촉 전극(CAE3)은 제3 화소 전극(ANO3) 상에 배치될 수 있다. 또한, 제4 접촉 전극(CAE4)은 공통 전극(CEP) 상에 배치될 수 있다.
접촉 전극들(CAE1, CAE2, CAE3)은 화소 전극들(ANO1, ANO2, ANO3)과 발광 소자(LE)를 접착하기 위한 금속 물질을 포함할 수 있다. 예를 들어, 접촉 전극들(CAE1, CAE2, CAE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 접촉 전극들(CAE1, CAE2, CAE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
제4 접촉 전극(CAE4)은 비표시 영역(NDA)의 공통 전극(CEP) 상에 배치되며, 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 제4 접촉 전극(CAE4)은 비표시 영역(NDA)에 형성된 공통 회로부(CAC)를 통해 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 제4 접촉 전극(CAE4)은 상술한 접촉 전극들(CAE1, CAE2, CAE3)들과 동일한 물질을 포함할 수 있다. 제4 접촉 전극(CAE4)은 공통 회로부(CAC)의 전원 라인과 발광 소자층(120)의 제4 연결 전극(CNE4)을 전기적으로 연결할 수 있다.
복수의 제1 패드(PD1)들은 비표시 영역(NDA)에서 제1 패드 영역(PDA1)에 배치될 수 있다. 복수의 제1 패드(PD1)들은 제4 접촉 전극(CAE4)과 이격되어 배치될 수 있다. 복수의 제1 패드(PD1)들은 제4 접촉 전극(CAE4)으로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다.
제1 패드(PD1) 상에는 패드 연결 전극(PDC)이 배치될 수 있다. 패드 연결 전극(PDC)은 제1 패드(PD1)의 상면과 접촉할 수 있다. 패드 연결 전극(PDC)은 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(CB)의 회로 패드(CPD)에 연결될 수 있다. 즉, 제1 패드(PD1), 패드 연결 전극(PDC), 와이어(WR), 및 회로 보드(CB)의 회로 패드(CPD)는 서로 전기적으로 연결될 수 있다.
도시하지는 않았으나, 반도체 회로 기판(100)과 회로 보드(CB)는 하부 기판 상에 배치될 수 있다. 반도체 회로 기판(100)과 회로 보드(CB)는 압력 민감 점착제와 같은 접착 부재를 이용하여 하부 기판의 상면에 부착될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
발광 소자층(120)은 제2 기판(210), 발광 소자(LE)들 및 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 포함할 수 있다.
제2 기판(210)은 반도체 회로 기판(100)의 제1 기판(110)과 대향할 수 있다. 제2 기판(210)은 각 발광 소자(LE)를 지지할 수 있다. 제2 기판(210)은 사파이어 기판(Al2O3), 실리콘(Si), 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 제2 기판(210)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 제2 기판(210)의 두께는 특별히 한정되지 않으나, 일 예로 제2 기판(210)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
발광 소자(LE)는 제2 기판(210)의 일면 상에 배치될 수 있다. 발광 소자(LE)는 제1 기판(110)과 대향하는 제2 기판(210)의 하면에 배치될 수 있다. 발광 소자(LE)는 제1 광을 방출하는 제1 활성층(MQW1)을 포함하는 제1 스택(ST1), 제2 광을 방출하는 제2 활성층(MQW2)을 포함하는 제2 스택(ST2) 및 제3 광을 방출하는 제3 활성층(MQW3)을 포함하는 제3 스택(ST3)을 포함할 수 있다. 발광 소자(LE)는 제1 광이 방출되는 제1 발광 영역(EA1), 제2 광이 방출되는 제2 발광 영역(EA2) 및 제3 광이 방출되는 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 스택(ST1)의 평면 면적으로 구획되고, 제2 발광 영역(EA2)은 제2 스택(ST2)의 평면 면적으로 구획되며, 제3 발광 영역(EA3)은 제3 스택(ST3)의 평면 면적으로 구획될 수 있다. 여기서, 제1 발광 영역(EA1)의 면적은 제2 발광 영역(EA2)의 면적보다 크고 제2 발광 영역(EA2)의 면적은 제3 발광 영역(EA3)의 면적보다 클 수 있다.
발광 소자(LE)는 제3 방향(DR3)으로 길게 연장되는 수직 발광 다이오드 소자일 수 있다. 일 실시예에서, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 짧을 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 다만 이에 한정되지 않으며, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수도 있다.
도 5 및 도 6에 도시된 바와 같이, 발광 소자(LE)는 면적이 서로 다른 플레이트가 서로 적층된 형상으로 이루어질 수 있다. 다만, 이에 한정되지 않으며, 발광 소자(LE)는 원통형, 디스크형(disk), 로드형(rod)의 형상을 가질 수 있으며, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 제2 기판(210)에서 제1 기판(110)을 향하는 제3 방향으로 배치된 제1 스택(ST1), 제2 스택(ST2) 및 제3 스택(ST3)을 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 스택(ST1)은 제1 광을 방출하는 제1 활성층(MQW1)을 포함할 수 있다. 구체적으로, 제1 스택(ST1)은 제1 n형 반도체층(NSM1), 제1 p형 반도체층(PSM1) 및 이들 사이에 개재된 제1 활성층(MQW1)을 포함할 수 있다.
제1 n형 반도체층(NSM1)은 제2 기판(210)의 일면 상에 배치되며, n형 반도체일 수 있다. 제1 n형 반도체층(NSM1)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 n형 반도체층(NSM1)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 n형 반도체층(NSM1)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 n형 반도체층(NSM1)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 n형 반도체층(NSM1)은 복수의 발광 소자(LE)에 연속적으로 연장되어 배치될 수 있다. 일례로 제1 n형 반도체층(NSM1)은 복수의 발광 소자(LE)에 배치되는 공통층이며, 공통 전극으로 작용할 수 있다.
제1 활성층(MQW1)은 제1 n형 반도체층(NSM1)의 일면에 배치될 수 있다. 제1 활성층(MQW1)은 제1 n형 반도체층(NSM1)에서 제1 기판(110)을 향하는 하면에 배치될 수 있다. 제1 활성층(MQW1)은 제1 n형 반도체층(NSM1)과 제1 p형 반도체층(PSM1)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제1 활성층(MQW1)은 중심 파장대역이 450㎚ 내지 495㎚의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
제1 활성층(MQW1)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 제1 활성층(MQW1)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3㎚ 내지 10㎚일 수 있다.
또는, 제1 활성층(MQW1)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 제1 활성층(MQW1)이 방출하는 광은 제1 광으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.
제1 p형 반도체층(PSM1)은 제1 활성층(MQW1)의 일면에 배치될 수 있다. 제1 p형 반도체층(PSM1)은 제1 활성층(MQW1)에서 제1 기판(110)을 향하는 하면에 배치될 수 있다. 제1 p형 반도체층(PSM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 p형 반도체층(PSM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 p형 반도체층(PSM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 스택(ST2)은 제2 광을 방출하는 제2 활성층(MQW2)을 포함할 수 있다. 구체적으로, 제2 스택(ST2)은 제2 n형 반도체층(NSM2), 제2 p형 반도체층(PSM2) 및 이들 사이에 개재된 제2 활성층(MQW2)을 포함할 수 있다.
제2 n형 반도체층(NSM2)은 제1 스택(ST1)의 하부에 배치될 수 있다. 제2 n형 반도체층(NSM2)은 제2 활성층(MQW2)에 전자를 공급하는 n형 반도체층일 수 있다. 제2 n형 반도체층(NSM2)은 상술한 제1 n형 반도체층(NSM1)과 동일한 물질을 포함할 수 있으며, 동일한 두께로 이루어질 수 있다.
제2 활성층(MQW2)은 제2 n형 반도체층(NSM2)의 하면에 배치될 수 있다. 제2 활성층(MQW2)은 제2 n형 반도체층(NSM2)과 제2 p형 반도체층(PSM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제2 활성층(MQW2)은 중심 파장대역이 510㎚ 내지 550㎚의 범위를 갖는 제2 광, 즉 녹색 파장 대역의 광을 방출할 수 있다.
제2 활성층(MQW2)은 상술한 제1 활성층(MQW1)과 동일한 물질을 포함할 수 있다. 다만, 제2 활성층(MQW2)은 제2 광을 발광하기 위해 제2 활성층(MQW2)의 성분비가 달라질 수 있다. 예를 들어, 제1 활성층(MQW1), 제2 활성층(MQW2) 및 제3 활성층(MQW3)이 InGaN을 포함하는 경우, 각각은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다.
그러므로, 제1 활성층(MQW1)의 인듐(In)의 함량은 제2 활성층(MQW2) 및 제3 활성층(MQW3) 각각의 인듐(In)의 함량보다 낮을 수 있다. 또한, 제2 활성층(MQW2)의 인듐(In)의 함량은 제3 활성층(MQW3)의 인듐(In)의 함량보다 낮을 수 있다. 즉, 제3 활성층(MQW3)의 인듐의 함량은 제2 활성층(MQW2)의 인듐의 함량보다 크고, 제2 활성층(MQW2)의 인듐의 함량은 제1 활성층(MQW1)의 인듐의 함량보다 클 수 있다. 예를 들어, 제1 활성층(MQW1)의 인듐(In)의 함량은 대략 10% 내지 20%이고, 제2 활성층(MQW2)의 인듐(In)의 함량은 대략 20% 내지 30%이며, 제3 활성층(MQW3)의 인듐(In)의 함량은 30% 내지 45%일 수 있다. 즉, 활성층들의 인듐(In)의 함량을 조정함으로써, 각 활성층(MQW1, MQW2, MQW3)에서 서로 다른 색의 광을 방출할 수 있다.
제2 p형 반도체층(PSM2)은 제2 활성층(MQW2)의 하면에 배치될 수 있다. 제2 p형 반도체층(PSM2)은 제2 활성층(MQW2)에 정공을 공급하는 p형 반도체층일 수 있다. 제2 p형 반도체층(PSM2)은 상술한 제1 p형 반도체층(PSM1)과 동일한 물질을 포함할 수 있으며, 동일한 두께로 이루어질 수 있다.
제3 스택(ST3)은 제3 광을 방출하는 제3 활성층(MQW3)을 포함할 수 있다. 구체적으로, 제3 스택(ST3)은 제3 n형 반도체층(NSM3), 제3 p형 반도체층(PSM3) 및 이들 사이에 개재된 제3 활성층(MQW3)을 포함할 수 있다.
제3 n형 반도체층(NSM3)은 제2 스택(ST2)의 하부에 배치될 수 있다. 제3 n형 반도체층(NSM3)은 제3 활성층(MQW3)에 전자를 공급하는 n형 반도체층일 수 있다. 제3 n형 반도체층(NSM3)은 상술한 제1 n형 반도체층(NSM1)과 동일한 물질을 포함할 수 있으며, 동일한 두께로 이루어질 수 있다.
제3 활성층(MQW3)은 제3 n형 반도체층(NSM3)의 하면에 배치될 수 있다. 제3 활성층(MQW3)은 제3 n형 반도체층(NSM3)과 제3 p형 반도체층(PSM3)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제3 활성층(MQW3)은 중심 파장대역이 610㎚ 내지 650㎚의 범위를 갖는 제3 광, 즉 적색 파장 대역의 광을 방출할 수 있다.
제3 활성층(MQW3)은 상술한 제1 활성층(MQW1) 및/또는 제2 활성층(MQW2)과 동일한 물질을 포함할 수 있다. 다만, 제3 활성층(MQW3)은 제3 광을 발광하기 위해 제3 활성층(MQW3)의 성분비가 달라질 수 있다. 예를 들어, 제3 활성층(MQW3)이 InGaN을 포함하는 경우, 제3 활성층(MQW3)의 인듐(In)의 함량은 30% 내지 45%일 수 있다.
제3 p형 반도체층(PSM3)은 제3 활성층(MQW3)의 하면에 배치될 수 있다. 제3 p형 반도체층(PSM3)은 제3 활성층(MQW3)에 정공을 공급하는 p형 반도체층일 수 있다. 제3 p형 반도체층(PSM3)은 상술한 제1 p형 반도체층(PSM1) 및/또는 제2 p형 반도체층(PSM2)과 동일한 물질을 포함할 수 있으며, 동일한 두께로 이루어질 수 있다.
상술한 일 실시예에 따른 발광 소자(LE)는 3개의 서로 다른 활성층(MQW1, MQW2, MQW3)을 각각 포함하는 3개의 스택들(ST1, ST2, ST3)이 수직 적층된 구조로 이루어질 수 있다. 각 스택들(ST1, ST2, ST3)의 p형 반도체층과 n형 반도체층이 접하는 곳에서는 전자와 정공이 이동할 수 없어 발광 소자(LE)의 발광이 이루어지지 않을 수 있다.
본 실시예에서는 발광 소자(LE)의 각 스택들(ST1, ST2, ST3) 사이에 터널 기능층들(TJ1, TJ2)을 배치함으로써, 터널 기능층들(TJ1, TJ2)에서 전자와 정공을 인접한 스택들(ST1, ST2, ST3)로 이동시킬 수 있다.
도 7 및 도 8을 참조하면, 터널 기능층들(TJ1, TJ2)은 제1 스택(ST1)과 제2 스택(ST2) 사이 및 제2 스택(ST2)과 제3 스택(ST3) 사이에 배치될 수 있다. 터널 기능층들(TJ1, TJ2)은 제1 터널 기능층(TJ1) 및 제2 터널 기능층(TJ2)을 포함할 수 있다.
제1 터널 기능층(TJ1)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치될 수 있다. 제2 터널 기능층(TJ2)은 제2 스택(ST2)과 제3 스택(ST3) 사이에 배치될 수 있다. 각 터널 기능층들(TJ1, TJ2)은 제1 터널층(TUL1), 제2 터널층(TUL2) 및 제3 터널층(TUL3)을 포함할 수 있다.
제1 터널층(TUL1)은 n형 반도체층일 수 있다. 제1 터널층(TUL1)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 터널층(TUL1)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Te, Si, Ge, Sn, C 등일 수 있다. 예를 들어, 제1 터널층(TUL1)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 터널층(TUL1)에 도핑된 n형 도펀트는 2Χ1020/㎤ 내지 2Χ1021/㎤의 농도로 도핑될 수 있으나, 이에 한정되는 것은 아니다. 제1 터널층(TUL1)의 두께(T1)는 1㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 터널층(TUL2)은 n형 반도체층일 수 있다. 제2 터널층(TUL2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 터널층(TUL2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Te, Si, Ge, Sn, C 등일 수 있다. 예를 들어, 제2 터널층(TUL2)은 n형 Si로 도핑된 n-InGaN일 수 있다. 제2 터널층(TUL2)에 도핑된 n형 도펀트는 2Χ1020/㎤ 내지 2Χ1021/㎤의 농도로 도핑될 수 있으나, 이에 한정되는 것은 아니다. 제2 터널층(TUL2)의 두께(T2)는 1㎚ 내지 5㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서 제2 터널층(TUL2)의 두께는 제1 터널층(TUL1) 및 제3 터널층(TUL3)의 두께보다 작을 수 있다.
제3 터널층(TUL3)은 p형 반도체층일 수 있다. 제3 터널층(TUL3)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제3 터널층(TUL3)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba, Be 등일 수 있다. 예를 들어, 제3 터널층(TUL3)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제3 터널층(TUL3)에 도핑된 p형 도펀트는 5Χ1018/㎤ 내지 5Χ1019/㎤의 농도로 도핑될 수 있으나, 이에 한정되는 것은 아니다. 제3 터널층(TUL3)의 두께(T3)는 1㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제3 터널층(TUL3)에 도핑된 p형 도펀트의 농도는 제1 터널층(TUL1)에 도핑된 n형 도펀트의 농도 및 제2 터널층(TUL2)에 도핑된 n형 도펀트의 농도보다 작을 수 있다. 또한, 제1 터널층(TUL1)에 도핑된 n형 도펀트의 농도 및 제2 터널층(TUL2)에 도핑된 n형 도펀트의 농도는 동일할 수 있다.
제1 터널층(TUL1)은 p형 반도체층들(PSM1, PSM2)과 접하여 배치되고, 제3 터널층(TUL3)은 n형 반도체층들(NSM2, NSM3)과 접하여 배치될 수 있다. 제2 터널층(TUL2)은 제1 터널층(TUL1)과 제3 터널층(TUL3) 사이에 각각 접하여 배치될 수 있다. 즉, 제1 터널층(TUL1), 제2 터널층(TUL2) 및 제3 터널층(TUL3)은 순차적으로 적층되어 인접한 층들끼리 서로 접하여 배치될 수 있다.
예시적인 실시예에서, 제1 터널 기능층(TJ1)의 제1 터널층(TUL1)은 제1 스택(ST1)의 제1 p형 반도체층(PSM1)과 접하여 배치되고, 제3 터널층(TUL2)은 제2 스택(ST2)의 제2 n형 반도체층(NSM2)과 접하여 배치될 수 있다. 제2 터널 기능층(TJ2)의 제1 터널층(TUL1)은 제2 스택(ST2)의 제2 p형 반도체층(PSM2)과 접하여 배치되고, 제3 터널층(TUL2)은 제3 스택(ST3)의 제3 n형 반도체층(NSM3)과 접하여 배치될 수 있다.
상술한 터널 기능층들(TJ1, TJ2)은 전자와 정공을 인접한 스택들(ST1, ST2, ST3)로 이동시킬 수 있다.
도 9에는 발광 소자(LE)의 에너지밴드를 모식화한 것을 보여주고 있다. 일반적인 pn 접합(junction)에서 p형 반도체에 양의 전압을 인가하고 n형 반도체에 음의 전압을 인가하는 경우(순방향 전압), n형 반도체의 전도대(conduction band, Ec)에서 전자가 p형으로 이동하며 p형 반도체의 가전자대(valence band, Ev)에서 정공이 n형으로 이동하면서 pn 접합 계면에서 전자와 정공이 만나 재결합이 발생한다.
반면, p형 반도체에 음의 전압을 인가하고 n형 반도체에 양의 전압을 인가하는 경우(역방향 전압), p형 반도체의 가전자대가 n형 반도체의 전도대보다 에너지가 높아서 p형 반도체의 가전자대의 내부 전자가 n형 반도체의 전도대로 이동할 수 있게 된다. 이와 같은 현상은 몇 가지 조건에서 발생할 수 있는데, 첫째로는 반도체의 도핑 농도가 높고, 두번째로는 반도체의 두께가 얇아야 한다.
본 실시예에서, 터널 기능층들(TJ1, TJ2)은 n형 반도체층인 제1 터널층(TUL1), n형 반도체층인 제2 터널층(TUL2) 및 p형 반도체층인 제3 터널층(TUL3)을 포함한다. 또한, 제1 터널층(TUL1) 및 제2 터널층(TUL2)의 도펀트의 도핑 농도가 2Χ1020/㎤ 내지 2Χ1021/㎤의 범위로 이루어지고, 제3 터널층(TUL3)의 도펀트의 도핑 농도가 5Χ1018/㎤ 내지 5Χ1019/㎤의 범위로 매우 높게 이루어진다. 또한, 제1 터널층(TUL1), 제2 터널층(TUL2) 및 제3 터널층(TUL3) 각각의 두께(T1, T2, T3)는 수십 나노미터 이하로 매우 얇게 이루어진다.
결과적으로, 본 실시예에 따른 터널 기능층들(TJ1, TJ2)은 상술한 조건을 만족시킴으로써, 제1 스택(ST1)의 제1 p형 반도체층(PSM1)과 제2 스택(ST2)의 제2 n형 반도체층(NSM2) 사이, 및 제2 스택(ST2)의 제2 p형 반도체층(PSM2)과 제3 스택(ST3)의 제3 n형 반도체층(NSM3) 사이에서 전자와 정공의 이동을 가능케 할 수 있다.
이에 따라, 제1 스택(ST1), 제2 스택(ST2) 및 제3 스택(ST3)이 적층된 발광 소자(LE) 내부에서 각 스택들(ST1, ST2, ST3)의 활성층(MQW1, MQW2, MQW3)들에서 전자와 정공의 재결합을 발생시켜 광을 방출할 수 있다.
한편, 도면에 도시하지 않았으나, 발광 소자(LE)는 전자 저지층을 더 포함할 수 있다. 전자 저지층은 각 스택(ST1, ST2, ST3)에서 활성층과 p형 반도체층 사이에 배치될 수 있다. 전자 저지층은 너무 많은 전자가 활성층으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 전자 저지층(EBL)은 생략될 수 있다.
다시 도 6을 참조하면, 발광 소자층(120)은 복수의 연결 전극(CNE1, CNE2, CNE3)을 포함할 수 있다. 발광 소자층(120)은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)을 포함할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(LE)의 제1 스택(ST1)을 제1 접촉 전극(CAE1)에 연결할 수 있다. 제1 연결 전극(CNE1)은 제1 스택(ST1) 및 제1 접촉 전극(CAE1)과 중첩하며, 제1 스택(ST1) 및 제1 접촉 전극(CAE1) 각각에 컨택할 수 있다. 제1 연결 전극(CNE1)은 제1 스택(ST1)의 제1 p형 반도체층(PSM1)에 컨택할 수 있다. 제1 연결 전극(CNE1)은 제1 스택(ST1)의 제1 활성층(MQW1)을 발광시킬 수 있도록 애노드 전압을 공급할 수 있다.
제2 연결 전극(CNE2)은 발광 소자(LE)의 제2 스택(ST2)을 제2 접촉 전극(CAE2)에 연결할 수 있다. 제2 연결 전극(CNE2)은 제2 스택(ST2) 및 제2 접촉 전극(CAE2)과 중첩하며, 제2 스택(ST2) 및 제2 접촉 전극(CAE2) 각각에 컨택할 수 있다. 제2 연결 전극(CNE2)은 제2 스택(ST2)의 제2 p형 반도체층(PSM2)에 컨택할 수 있다. 제2 연결 전극(CNE2)은 제2 스택(ST2)의 제2 활성층(MQW2)을 발광시킬 수 있도록 애노드 전압을 공급할 수 있다.
제3 연결 전극(CNE3)은 발광 소자(LE)의 제3 스택(ST3)을 제3 접촉 전극(CAE3)에 연결할 수 있다. 제3 연결 전극(CNE3)은 제3 스택(ST3) 및 제3 접촉 전극(CAE3)과 중첩하며, 제3 스택(ST3) 및 제3 접촉 전극(CAE3) 각각에 컨택할 수 있다. 제3 연결 전극(CNE3)은 제3 스택(ST3)의 제3 p형 반도체층(PSM3)에 컨택할 수 있다. 제3 연결 전극(CNE3)은 제3 스택(ST3)의 제3 활성층(MQW3)을 발광시킬 수 있도록 애노드 전압을 공급할 수 있다.
각 연결 전극들(CNE1, CNE2, CNE3)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 각 연결 전극들(CNE1, CNE2, CNE3)은 일 실시예에 따른 표시 장치(1)에서 발광 소자(LE)가 접촉 전극과 전기적으로 연결될 때, 발광 소자(LE)와 접촉 전극 사이의 저항을 감소시킬 수 있다. 각 연결 전극들(CNE1, CNE2, CNE3)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 각 연결 전극들(CNE1, CNE2, CNE3)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 각 연결 전극들(CNE1, CNE2, CNE3)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
발광 소자(LE)의 제1 스택(ST1)과 반도체 회로 기판(100) 사이의 거리(D1)는 제2 스택(ST2)과 반도체 회로 기판(100) 사이의 거리(D2) 및 제3 스택(ST3)과 반도체 회로 기판(100) 사이의 거리(D3)보다 크게 이루어진다. 여기서, 각 스택(ST1, ST2, ST3)과 반도체 회로 기판(100) 사이의 거리는 각 스택(ST1, ST2, ST3)의 p형 반도체층(PSM1, PSM2, PSM3)과 반도체 회로 기판(100)의 접촉 전극들(CAE1, CAE2, CAE3) 사이의 거리를 의미한다. 또한, 제2 스택(ST2)과 반도체 회로 기판(100) 사이의 거리(D2)는 제1 스택(ST1)과 반도체 회로 기판(100) 사이의 거리(D1)보다 작고 제3 스택(ST3)과 반도체 회로 기판(100) 사이의 거리(D3)보다 클 수 있다. 제3 스택(ST3)과 반도체 회로 기판(100) 사이의 거리(D3)는 제1 스택(ST1)과 반도체 회로 기판(100) 사이의 거리(D1) 및 제2 스택(ST2)과 반도체 회로 기판(100) 사이의 거리(D2)보다 작을 수 있다.
이에 따라, 각 스택(ST1, ST2, ST3)과 반도체 회로 기판(100) 사이의 거리와 동일한 연결 전극들(CNE1, CNE2, CNE3)의 두께도 대소 관계를 가질 수 있다. 예를 들어, 제1 연결 전극(CNE1)의 두께는 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)보다 클 수 있다. 제2 연결 전극(CNE2)의 두께는 제3 연결 전극(CNE3)보다 클 수 있다.
한편, 비표시 영역(NDA)의 공통 전극 접속부(CPA)에는 공통 연결 전극(CNE4)이 배치될 수 있다. 공통 연결 전극(CNE4)은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장된 발광 소자(LE)의 제1 스택(ST1)의 제1 n형 반도체층(NSM1)의 일면에 배치될 수 있다. 공통 연결 전극(CNE4)은 제4 접촉 전극(CAE4)으로부터 발광 소자(LE)들의 공통 전압을 전달되는 역할을 할 수 있다. 공통 연결 전극(CNE4)은 연결 전극들(CNE1, CNE2, CNE3)들과 동일한 물질로 이루어질 수 있다. 공통 연결 전극(CNE4)은 제4 접촉 전극(CAE4)과 연결되기 위해, 제3 방향(DR3)으로의 두께가 두껍게 이루어질 수 있다. 공통 연결 전극(CNE4)의 두께는 연결 전극들(CNE1, CNE2, CNE3)의 두께보다 클 수 있다.
상술한 발광 소자(LE)는 각 스택(ST1, ST2, ST3)들에 포함된 각 활성층(MQW1, MQW2, MQW3)을 개별 발광시킬 수 있다. 예를 들어, 제1 스택(ST1)의 제1 활성층(MQW1)은 공통 연결 전극(CNE4)을 통해 제1 스택(ST1)의 제1 n형 반도체층(NSM1)에 캐소드 전압을 공급하고 제1 연결 전극(CNE1)을 통해 제1 p형 반도체층(PSM1)에 애노드 전압을 공급하여 발광시킬 수 있다. 제2 스택(ST2)의 제2 활성층(MQW2)은 제1 연결 전극(CNE1)을 통해 제2 스택(ST2)의 제2 n형 반도체층(NSM2)에 캐소드 전압을 공급하고 제2 연결 전극(CNE2)을 통해 제2 p형 반도체층(PSM2)에 애노드 전압을 공급하여 발광시킬 수 있다. 이 경우, 제1 연결 전극(CNE1)에 의해 공급된 캐소드 전압은 제1 터널 기능층(TJ1)을 통해 제2 n형 반도체층(NSM2)에 공급될 수 있다. 또한, 제3 스택(ST3)의 제3 활성층(MQW3)은 제2 연결 전극(CNE2)을 통해 제3 스택(ST3)의 제3 n형 반도체층(NSM3)에 캐소드 전압을 공급하고 제3 연결 전극(CNE3)을 통해 제3 p형 반도체층(PSM3)에 애노드 전압을 공급하여 발광시킬 수 있다. 이 경우, 제2 연결 전극(CNE2)에 의해 공급된 캐소드 전압은 제2 터널 기능층(TJ2)을 통해 제3 n형 반도체층(NSM3)에 공급될 수 있다.
또한, 발광 소자(LE)는 각 스택(ST1, ST2, ST3)들에 포함된 각 활성층(MQW1, MQW2, MQW3)을 동시에 발광시킬 수 있다. 이 경우, 각 연결 전극들(CNE1, CNE2, CNE3)과 공통 연결 전극(CNE4) 모두에 전압을 인가하되 이들의 전압은 서로 다른 크기로 인가할 수 있다. 예를 들어, 제3 연결 전극(CNE3)에 인가되는 전압을 V1, 제2 연결 전극(CNE2)에 인가되는 전압을 V2, 제1 연결 전극(CNE1)에 인가되는 전압을 V3, 및 공통 연결 전극(CNE4)에 인가되는 전압을 V4라고 하였을 때, 각 전압(V1, V2, V3, V4)의 크기는 V4 < V3 < V2 < V1의 관계를 가질 수 있다. 즉, 각 연결 전극들(CNE1, CNE2, CNE3, CNE4)에 인가되는 전압의 크기를 조절하여 전압 차를 가지게 함으로써, 각 스택들(ST1, ST2, ST3)의 활성층(MQW1, MQW2, MQW3)들을 동시에 발광시킬 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치(1)는 발광 소자(LE)의 복수의 스택들(ST1, ST2, ST3) 사이에 터널 기능층들(TJ1, TJ2)을 배치함으로써, 스택들(ST1, ST2, ST3) 간에 전자와 정공의 이동을 가능하게 하여 발광 소자(LE)의 각 스택들(ST1, ST2, ST3)을 발광시킬 수 있다. 이에 따라, 하나의 발광 소자(LE)에서 청색, 녹색 및 적색 광을 발광하여, 복수의 서브 화소를 생략하고 하나의 발광 소자(LE)로 하나의 화소(PX)를 구성할 수 있다. 그러므로, 표시 장치(1)의 구조 및 제조 공정을 간소화하고 고해상도의 표시 장치(1)를 구현할 수 있다.
또한, 발광 소자(LE)의 복수의 스택들(ST1, ST2, ST3)에 각각 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 배치함으로써, 복수의 스택들(ST1, ST2, ST3)을 각각 개별 또는 동시 발광할 수 있다. 또한, 각 스택들(ST1, ST2, ST3)의 전류 인가 기간을 조절하여 계조를 표현하여 풀 컬러를 구현할 수 있다.
이하, 다른 도면들을 참조하여 다른 실시예에 따른 표시 장치(1)를 설명한다.
도 10은 다른 실시예에 따른 표시 장치를 보여주는 단면도이다. 도 11은 또 다른 실시예에 따른 표시 장치를 보여주는 단면도이다.
도 10을 참조하면, 본 실시예에 따른 표시 장치(1)는 발광 소자층(120)의 일면 상에 절연층(INS1)을 더 포함한다는 점에서 상술한 도 5 내지 도 9의 실시예와 차이가 있다. 이하, 동일한 구성에 대해 설명은 간략히 하거나 생략하고 차이점에 대해 자세히 설명하기로 한다.
발광 소자층(120)은 절연층(INS1)을 더 포함할 수 있다. 절연층(INS1)은 발광 소자(LE)의 하면 및 측면들 상에 배치될 수 있다. 절연층(INS1)은 인접한 발광 소자(LE)들을 서로 절연시킬 수 있다. 구체적으로, 절연층(INS1)은 제1 스택(ST1)의 제1 n형 반도체층(NSM1)의 하면과 측면에 직접 배치되고, 제1 활성층(MQW1)의 측면 및 제1 p형 반도체층(PSM1)의 하면과 측면에 직접 배치될 수 있다. 또한, 절연층(INS1)은 제1 터널 기능층(TJ1)의 측면, 제2 스택(ST2)의 제2 n형 반도체층(NSM2)의 측면, 제2 활성층(MQW2)의 측면 및 제2 p형 반도체층(PSM2)의 측면과 하면에 직접 배치될 수 있다. 또한, 절연층(INS1)은 제2 터널 기능층(TJ2)의 측면, 제3 스택(ST3)의 제3 n형 반도체층(NSM3)의 측면, 제3 활성층(MQW3)의 측면 및 제3 p형 반도체층(PSM3)의 측면과 하면에 직접 배치될 수 있다.
절연층(INS1)은 발광 소자(LE)의 제1 p형 반도체층(PSM1), 제2 p형 반도체층(PSM2) 및 제3 p형 반도체층(PSM3)의 하면 일부를 노출하여 연결 전극들(CNE1, CNE2, CNE3)에 컨택할 수 있도록 한다. 또한, 절연층(INS1)은 비표시 영역(NDA)에서 발광 소자층(120)의 제1 n형 반도체층(NSM1)의 하면 일부를 노출하여 공통 연결 전극(CNE4)이 컨택할 수 있도록 한다.
절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN)등과 같은 무기 절연성 물질을 포함할 수 있다. 절연층(INS1)의 두께는 대략 0.1㎛일 수 있으나, 이에 한정되지 않는다.
한편, 도 11을 참조하면, 본 실시예에서는 절연층(INS1)의 측면에 반사층(RF1)을 더 포함할 수 있다.
반사층(RF1)은 발광 소자(LE)로부터 발광된 광 중에서 상부 방향이 아니라 좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 반사층(RF1)은 표시 영역(DA)에 배치될 수 있다. 반사층(RF1)은 발광 소자(LE)의 측면에 대응하여 배치될 수 있다. 구체적으로 반사층(RF1)은 제1 스택(ST1)의 측면, 제2 스택(ST2)의 측면 및 제3 스택(ST3)의 측면에 대응하여 절연층(INS1) 상에 배치될 수 있다. 반사층(RF1)은 연결 전극들(CNE1, CNE2, CNE3) 및 공통 연결 전극(CNE4)과 이격되기 위해, 각 스택들(ST1, ST2, ST3)의 하면에 배치되지 않을 수 있다.
반사층(RF1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사층(RF1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
도 12는 일 실시예에 따른 발광 소자의 제1 스택에 인가되는 제1 구동 전류를 보여주는 파형도이다. 도 13은 일 실시예에 따른 발광 소자의 제2 스택에 인가되는 제2 구동 전류를 보여주는 파형도이다. 도 14는 일 실시예에 따른 발광 소자의 제3 스택에 인가되는 제3 구동 전류를 보여주는 파형도이다.
도 12 내지 도 14에서는 1 프레임 기간 동안 발광 소자(LE)의 제1 스택(ST1)에 인가되는 제1 구동 전류(Ids1)와, 발광 소자(LE)의 제2 스택(ST2)에 인가되는 제2 구동 전류(Ids2)와, 발광 소자(LE)의 제3 스택(ST3)에 인가되는 제3 구동 전류(Ids3)가 나타나 있다. 도 12 내지 도 14에서는 발광 소자(LE)가 피크 화이트 계조를 표현하는 경우 제1 구동 전류(Ids1), 제2 구동 전류(Ids2) 및 제3 구동 전류(Ids3)를 예시하였다. 피크 화이트 계조는 발광 소자(LE)로 표현할 수 있는 가장 밝은 밝기를 가리킨다.
도 12 내지 도 14를 참조하면, 발광 소자(LE)의 제1 스택(ST1)이 계조에 상관없이 동일한 파장 대역의 제1 광을 발광하기 위해서는, 제1 구동 전류(Ids1)의 전류 밀도는 계조에 상관없이 동일할 수 있다. 또한, 발광 소자(LE)의 제2 스택(ST2)이 계조에 상관없이 동일한 파장 대역의 제2 광을 발광하기 위해서는, 제2 구동 전류(Ids2)의 전류 밀도는 계조에 상관없이 동일할 수 있다. 또한, 발광 소자(LE)의 제3 스택(ST3)이 계조에 상관없이 동일한 파장 대역의 제3 광을 발광하기 위해서는, 제3 구동 전류(Ids3)의 전류 밀도는 계조에 상관없이 동일할 수 있다.
발광 소자(LE)의 제1 스택(ST1)의 계조는 제1 구동 전류(Ids1)가 제1 스택(ST1)에 인가되는 기간(EP1)에 따라 조정될 수 있다. 예를 들어, 제1 스택(ST1)은 제1 구동 전류(Ids1)의 인가 기간(EP1)이 길수록 피크 화이트 계조에 가까운 계조를 표현하며, 제1 구동 전류(Ids1)의 인가 기간(EP1)이 짧을수록 피크 블랙 계조에 가까운 계조를 표현할 수 있다.
발광 소자(LE)의 제2 스택(ST2)의 계조는 제2 구동 전류(Ids2)가 제2 스택(ST2)에 인가되는 기간(EP2)에 따라 조정될 수 있다. 예를 들어, 제2 스택(ST2)은 제2 구동 전류(Ids2)의 인가 기간(EP2)이 길수록 피크 화이트 계조에 가까운 계조를 표현하며, 제2 구동 전류(Ids2)의 인가 기간(EP2)이 짧을수록 피크 블랙 계조에 가까운 계조를 표현할 수 있다.
발광 소자(LE)의 제3 스택(ST3)의 계조는 제3 구동 전류(Ids3)가 제3 스택(ST3)에 인가되는 기간(EP3)에 따라 조정될 수 있다. 예를 들어, 제3 스택(ST3)은 제3 구동 전류(Ids3)의 인가 기간(EP3)이 길수록 피크 화이트 계조에 가까운 계조를 표현하며, 제3 구동 전류(Ids3)의 인가 기간(EP3)이 짧을수록 피크 블랙 계조에 가까운 계조를 표현할 수 있다.
이에 따라, 발광 소자(LE)는 각 스택들(ST1, ST2, ST3)의 구동 전류들의 인가 기간에 따라 다양한 계조를 표현할 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 15는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 16 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 28에서는 표시 장치(1)의 표시 패널(10)의 각 층들의 형성 순서에 따른 구조를 각각 단면도로 도시하고 있다. 도 16 내지 도 28에서는 발광 소자층(120)의 제조 공정을 중점적으로 도시하고 있으며, 이들은 각각 도 6의 단면도에 대응될 수 있다. 하기에서는 도 15와 결부하여 도 16 내지 도 28에 도시된 표시 장치의 제조 방법을 설명하기로 한다.
도 16을 참조하면, 베이스 기판인 제2 기판(210) 상에 복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)을 형성한다.(도 15의 S100)
먼저, 제2 기판(210)을 준비한다. 제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 한정되는 것은 아니며 일 실시예에서는 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
제2 기판(210) 상에 복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)을 형성한다. 에피택셜법에 의해 성장되는 복수의 반도체 물질층들(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 한정되지 않는다.
복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
구체적으로, 제2 기판(210) 상에 제1 n형 반도체 물질층(NSM1L)을 형성한다. 상술한 방법을 이용하여 제1 n형 반도체 물질층(NSM1L) 상에 제1 활성 물질층(MQW1L), 제1 p형 반도체 물질층(PSM1L), 제1 터널 물질층(TUL1L), 제2 터널 물질층(TUL2L), 제3 터널 물질층(TUL3L), 제2 n형 반도체 물질층(NSM2L), 제2 활성 물질층(MQW2L), 제2 p형 반도체 물질층(PSM2L), 제1 터널 물질층(TUL1L), 제2 터널 물질층(TUL2L), 제3 터널 물질층(TUL3L), 제3 n형 반도체 물질층(NSM3L), 제3 활성 물질층(MQW3L), 제3 p형 반도체 물질층(PSM3L)을 순차적으로 형성한다.
도면에서는 제2 기판(210) 상에 제1 n형 반도체 물질층(NSM1L)을 바로 형성한 것을 도시하고 있으나, 이에 한정되지 않으며, 제1 n형 반도체 물질층(NSM1L)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 언도프드(Undoped) 반도체층을 더 형성할 수도 있다.
이어, 복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)을 식각하여 복수의 발광 소자(LE)를 형성한다.(도 15의 S200)
도 17 및 도 18을 참조하면, 제3 p형 반도체 물질층(PSM3L) 상에 복수의 제1 마스크 패턴(MP1)을 형성한다. 제1 마스크 패턴(MP1)은 무기물을 포함하는 하드 마스크 또는 유기물을 포함하는 포토레지스트 마스크일 수 있다. 제1 마스크 패턴(MP1)은 하부의 복수의 반도체 물질층들(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L)이 식각되지 않도록 한다. 이어, 복수의 제1 마스크 패턴(MP1)을 마스크로 하여 복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L, TUL1L, TUL2L, TUL3L, NSM3L, MQW3L, PSM3L) 중 일부분을 식각(1st etch)한다.
상기 식각 공정(1st etch)은 제3 n형 반도체 물질층(NSM3L), 제3 활성 물질층(MQW3L) 및 제3 p형 반도체 물질층(PSM3L)을 식각하여 패터닝하고, 제3 n형 반도체 물질층(NSM3L)과 접하는 제1 터널 물질층(TUL1L), 제2 터널 물질층(TUL2L) 및 제3 터널 물질층(TUL3L)을 식각하여 패터닝할 수 있다. 또한, 식각 공정(1st etch)의 시간을 조절하여 제1 n형 반도체 물질층(NSM1L), 제1 활성 물질층(MQW1L), 제1 p형 반도체 물질층(PSM1L), 제1 터널 물질층(TUL1L), 제2 터널 물질층(TUL2L), 제3 터널 물질층(TUL3L), 제2 n형 반도체 물질층(NSM2L), 제2 활성 물질층(MQW2L) 및 제2 p형 반도체 물질층(PSM2L)은 식각하지 않는다.
반도체 물질층들은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 물질층들을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
따라서, 제1 마스크 패턴(MP1) 하부에 제3 p형 반도체층(PSM3), 제3 활성층(MQW3) 및 제3 n형 반도체층(NSM3)을 포함하는 제3 스택(ST3)과, 제3 터널층(TUL3), 제2 터널층(TUL2) 및 제1 터널층(TUL1)을 포함하는 제2 터널 기능층(TJ2)이 형성된다. 상기 식각 공정(1st etch)이 종료된 후 제1 마스크 패턴(MP1)은 스트립하여 제거한다.
다음, 도 19 및 도 20을 참조하면, 제3 스택(ST3)의 제3 p형 반도체층(PSM3)과 제2 p형 반도체 물질층(PSM2L) 상에 복수의 제2 마스크 패턴(MP2)을 형성한다. 이어, 복수의 제2 마스크 패턴(MP2)을 마스크로 하여 복수의 반도체 물질층(NSM1, MQW1L, PSM1L, TUL1L, TUL2L, TUL3L, NSM2L, MQW2L, PSM2L) 중 일부분을 식각(2nd etch)한다.
상기 식각 공정(2nd etch)은 제2 n형 반도체 물질층(NSM2L), 제2 활성 물질층(MQW2L) 및 제2 p형 반도체 물질층(PSM2L)을 식각하여 패터닝하고, 제2 n형 반도체 물질층(NSM2L)과 접하는 제1 터널 물질층(TUL1L), 제2 터널 물질층(TUL2L) 및 제3 터널 물질층(TUL3L)을 식각하여 패터닝할 수 있다. 또한, 식각 공정(2nd etch)의 시간을 조절하여 제1 n형 반도체 물질층(NSM1L), 제1 활성 물질층(MQW1L) 및 제1 p형 반도체 물질층(PSM1L)은 식각하지 않는다.
따라서, 제2 마스크 패턴(MP2) 하부에 제2 p형 반도체층(PSM2), 제2 활성층(MQW2) 및 제2 n형 반도체층(NSM2)을 포함하는 제2 스택(ST2)과, 제3 터널층(TUL3), 제2 터널층(TUL2) 및 제1 터널층(TUL1)을 포함하는 제1 터널 기능층(TJ1)이 형성된다. 상기 식각 공정(2nd etch)이 종료된 후 제2 마스크 패턴(MP2)은 스트립하여 제거한다.
다음, 도 21 내지 도 24를 참조하면, 제2 스택(ST3)의 제2 p형 반도체층(PSM2)과 제1 p형 반도체 물질층(PSM1L) 상에 복수의 제3 마스크 패턴(MP3)을 형성한다. 이어, 복수의 제3 마스크 패턴(MP3)을 마스크로 하여 복수의 반도체 물질층(NSM1, MQW1L, PSM1L) 중 일부분을 식각(3rd etch)한다.
상기 식각 공정(3rd etch)은 제1 n형 반도체 물질층(NSM1L), 제1 활성 물질층(MQW1L) 및 제1 p형 반도체 물질층(PSM1L)을 식각하여 패터닝할 수 있다. 또한, 식각 공정(3rd etch)의 시간을 조절하여 제1 n형 반도체 물질층(NSM1L)의 소정 두께만큼은 식각하지 않아 공통층으로 작용할 수 있게 한다.
따라서, 제3 마스크 패턴(MP3) 하부에 제1 p형 반도체층(PSM1), 제1 활성층(MQW1) 및 제1 n형 반도체층(NSM1)을 포함하는 제1 스택(ST1)이 형성된다. 상기 식각 공정(3rd etch)이 종료된 후 제3 마스크 패턴(MP3)은 스트립하여 제거하여, 도 23 및 도 24에 도시된 바와 같이, 복수의 발광 소자(LE)를 형성한다. 복수의 발광 소자(LE)들은 서로 이격하여 배치되나, 제1 스택(ST1)의 제1 n형 반도체층(NSM1)은 서로 연결되어 공통층으로 작용할 수 있다.
다음, 복수의 발광 소자(LE)들 상에 복수의 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 형성한다.(도 15의 S300)
도 25 및 도 26을 참조하면, 제2 기판(210) 상에 연결 전극 물질층을 적층하고 이를 식각함으로써, 복수의 발광 소자(LE) 상에 연결 전극들(CNE1, CNE2, CNE3)을 형성하고, 제1 n형 반도체층(NSM1) 상에 공통 연결 전극(CNE4)을 형성한다.
연결 전극들(CNE1, CNE2, CNE3) 중 제1 연결 전극(CNE1)은 발광 소자(LE)의 제1 스택(ST1) 상에 형성되며, 제1 스택(ST1)의 제1 p형 반도체층(PSM1) 상에 직접 형성된다. 제2 연결 전극(CNE2)은 발광 소자(LE)의 제2 스택(ST2) 상에 형성되며, 제2 스택(ST2)의 제2 p형 반도체층(PSM2) 상에 직접 형성된다. 제3 연결 전극(CNE3)은 발광 소자(LE)의 제3 스택(ST3) 상에 형성되며, 제3 스택(ST3)의 제3 p형 반도체층(PSM3) 상에 직접 형성된다. 공통 연결 전극(CNE4)은 제1 스택(ST1)의 제1 n형 반도체층(NSM1) 상에 직접 형성되며, 제1 n형 반도체층(NSM1)의 가장자리를 둘러싸도록 형성된다. 따라서, 제2 기판(210) 상에 복수의 발광 소자(LE)와 연결 전극들(CNE1, CNE2, CNE3, CNE4)이 형성된 발광 소자층(120)이 형성된다.
다음, 반도체 회로 기판(100) 상에 발광 소자층(120)을 합착한다.(도 15의 S400)
도 27 및 도 28을 참조하면, 먼저, 반도체 회로 기판(100)을 준비한다. 반도체 회로 기판(100)은 제1 기판(110), 화소 회로부들(PXC1, PXC2, PXC3), 공통 회로부(CAC), 화소 전극들(ANO1, ANO2, ANO3), 공통 전극(CEP), 접촉 전극들(CAE1, CAE2, CAE3, CAE4) 및 회로 절연층(CINS)을 포함할 수 있다.
구체적으로, 복수의 화소 회로부(PXC)가 형성된 제1 기판(110) 상에 화소 전극들(ANO1, ANO2, ANO3)과 공통 전극(CEP)을 형성하고, 이들의 단차를 평탄화하기 위한 회로 절연층(CINS)을 형성한다. 그리고 화소 전극들(ANO1, ANO2, ANO3)과 공통 전극(CEP) 상에 접촉 전극 물질층을 적층하고 식각하여 접촉 전극들(CAE1, CAE2, CAE3, CAE4)을 형성한다. 접촉 전극 물질층은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다.
이어, 반도체 회로 기판(100) 상에 발광 소자층(120)을 정렬한 후, 반도체 회로 기판(100)과 발광 소자층(120)을 합착한다.
구체적으로, 반도체 회로 기판(100)의 접촉 전극들(CAE1, CAE2, CAE3, CAE4)과 발광 소자층(120)의 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 접촉시킨다. 이어, 소정의 온도에서 접촉 전극들(CAE1, CAE2, CAE3, CAE4)과 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 용융 접합함으로써 반도체 회로 기판(100)과 발광 소자층(120)을 합착한다. 따라서, 일 실시예에 따른 표시 장치(1)가 제조된다.
상기와 같이, 일 실시예에 따른 표시 장치(1)는 발광 소자(LE)의 복수의 스택들(ST1, ST2, ST3) 사이에 터널 기능층들(TJ1, TJ2)을 배치함으로써, 스택들(ST1, ST2, ST3) 간에 전자와 정공의 이동을 가능하게 하여 발광 소자(LE)의 각 스택들(ST1, ST2, ST3)을 발광시킬 수 있다. 이에 따라, 하나의 발광 소자(LE)에서 청색, 녹색 및 적색 광을 발광하여, 복수의 서브 화소를 생략하고 하나의 발광 소자(LE)로 하나의 화소(PX)를 구성할 수 있다. 그러므로, 표시 장치(1)의 구조 및 제조 공정을 간소화하고 고해상도의 표시 장치(1)를 구현할 수 있다.
또한, 발광 소자(LE)의 복수의 스택들(ST1, ST2, ST3)에 각각 연결 전극들(CNE1, CNE2, CNE3, CNE4)을 배치함으로써, 복수의 스택들(ST1, ST2, ST3)을 각각 개별 또는 동시 발광할 수 있다. 또한, 각 스택들(ST1, ST2, ST3)의 전류 인가 기간을 조절하여 계조를 표현하여 풀 컬러를 구현할 수 있다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 29에는 일 실시예에 따른 표시 장치(1)가 적용된 가상 현실 장치(2)가 나타나 있다.
도 29를 참조하면, 일 실시예에 따른 가상 현실 장치(2)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(2)는 표시 장치(1), 좌안 렌즈(1a), 우안 렌즈(1b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 29에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(2)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(2)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(2)는 도 29에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(1b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 29에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(1a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트 기기 중 하나인 스마트 워치(3)에 적용될 수 있다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차를 보여주는 일 예시 도면이다. 도 31에는 일 실시예에 따른 표시 장치(1)가 적용된 자동차가 나타나 있다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(1_a, 1_b, 1_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(1C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1_d, 1_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(1)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(1)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(1)가 투명 표시 장치에 적용되는 경우, 도 5와 도 6에 도시된 표시 장치(1)의 반도체 회로 기판(100)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
100: 반도체 회로 기판 120: 발광 소자층
LE: 발광 소자 ST1~3: 제1 내지 제3 스택
NSM1~3: 제1 내지 제3 n형 반도체층
PSM1~3: 제1 내지 제3 p형 반도체층
MQW1~3: 제1 내지 제3 활성층
TJ1, 2: 제1 및 제2 터널 기능층 TUL1~3: 제1 내지 제3 터널층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 복수의 화소 전극들; 및
    상기 복수의 화소 전극들 상에 배치되는 복수의 발광 소자들을 포함하며,
    상기 복수의 발광 소자들은 각각,
    제1 광을 발광하는 제1 스택;
    상기 제1 스택 하부에 배치되며 제2 광을 발광하는 제2 스택;
    상기 제2 스택 하부에 배치되며 제3 광을 발광하는 제3 스택; 및
    상기 제1 스택과 상기 제2 스택 사이 및 상기 제2 스택과 상기 제3 스택 사이에 각각 배치된 터널 기능층들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 스택은 상기 제1 광을 발광하는 제1 활성층을 포함하고, 상기 제2 스택은 상기 제2 광을 발광하는 제2 활성층을 포함하며, 상기 제3 스택은 상기 제3 광을 발광하는 제3 활성층을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 광은 청색 광이고, 상기 제2 광은 녹색 광이며, 상기 제3 광은 적색 광인 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 스택은 상기 제1 활성층을 사이에 두고 서로 이격된 제1 n형 반도체층과 제1 p형 반도체층을 포함하고, 상기 제2 스택은 상기 제2 활성층을 사이에 두고 서로 이격된 제2 n형 반도체층과 제2 p형 반도체층을 포함하며, 상기 제3 스택은 상기 제3 활성층을 사이에 두고 서로 이격된 제3 n형 반도체층과 제3 p형 반도체층을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 터널 기능층들은 상기 제1 스택과 상기 제2 스택 사이에 배치된 제1 터널 기능층, 및 상기 제2 스택과 상기 제3 스택 사이에 배치된 제2 터널 기능층을 포함하며,
    상기 제1 터널 기능층과 상기 제2 터널 기능층은 각각,
    n형 반도체를 포함하는 제1 터널층, n형 반도체를 포함하는 제2 터널층, 및 p형 반도체를 포함하는 제3 터널층을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 터널층은 상기 제1 터널층과 상기 제3 터널층 사이에 배치되고, 상기 제2 터널층의 두께는 상기 제1 터널층의 두께 및 상기 제3 터널층의 두께보다 작은 표시 장치.
  7. 제5 항에 있어서,
    상기 제3 터널층에 도핑된 p형 도펀트의 농도는 상기 제1 터널층에 도핑된 n형 도펀트의 농도 및 상기 제2 터널층에 도핑된 n형 도펀트의 농도보다 작은 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 터널 기능층의 상기 제1 터널층은 상기 제1 스택의 상기 제1 p형 반도체층과 접하고 상기 제1 터널 기능층의 상기 제3 터널층은 상기 제2 스택의 상기 제2 n형 반도체층과 접하며,
    상기 제2 터널 기능층의 상기 제1 터널층은 상기 제2 스택의 상기 제2 p형 반도체층과 접하고 상기 제2 터널 기능층의 상기 제3 터널층은 상기 제3 스택의 상기 제3 n형 반도체층과 접하는 표시 장치.
  9. 제4 항에 있어서,
    상기 제1 스택의 상기 제1 n형 반도체층은 상기 복수의 발광 소자들에 연속적으로 배치되는 공통층인 표시 장치.
  10. 제4 항에 있어서,
    상기 복수의 화소 전극들과 상기 발광 소자를 연결하는 복수의 연결 전극을 더 포함하며,
    상기 복수의 연결 전극은,
    상기 제1 스택의 상기 제1 p형 반도체층에 연결된 제1 연결 전극;
    상기 제2 스택의 상기 제2 p형 반도체층에 연결된 제2 연결 전극;
    상기 제3 스택의 상기 제3 p형 반도체층에 연결된 제3 연결 전극; 및
    상기 제1 스택의 상기 제1 n형 반도체층에 연결된 공통 연결 전극을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 스택은 상기 제1 연결 전극 및 상기 공통 연결 전극에 인가된 구동 신호에 의해 구동되고, 상기 제2 스택은 상기 제1 연결 전극 및 상기 제2 연결 전극에 인가된 구동 신호에 의해 구동되고, 상기 제3 스택은 상기 제2 연결 전극 및 상기 제3 연결 전극에 인가된 구동 신호에 의해 구동되는 표시 장치.
  12. 제2 항에 있어서,
    상기 제1 활성층, 상기 제2 활성층 및 상기 제3 활성층은 각각 인듐을 포함하고,
    상기 제3 활성층의 상기 인듐의 함량은 상기 제2 활성층의 상기 인듐의 함량보다 크고 상기 제2 활성층의 상기 인듐의 함량은 상기 제1 활성층의 상기 인듐의 함량보다 큰 표시 장치.
  13. 기판;
    상기 기판 상에 배치되는 복수의 화소 전극들; 및
    상기 복수의 화소 전극들 상에 배치되는 복수의 발광 소자를 포함하며,
    상기 복수의 발광 소자는 각각,
    제1 구동 전류에 따라 제1 광을 발광하는 제1 스택;
    제2 구동 전류에 따라 제2 광을 발광하는 제2 스택;
    제3 구동 전류에 따라 제3 광을 발광하는 제3 스택; 및
    상기 제1 스택과 상기 제2 스택 사이 및 상기 제2 스택과 상기 제3 스택 사이에 각각 배치된 터널 기능층들을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 스택의 계조에 상관없이 상기 제1 구동 전류의 전류 밀도는 동일하고, 상기 제2 스택의 계조에 상관없이 상기 제2 구동 전류의 전류 밀도는 동일하며, 상기 제3 스택의 계조에 상관없이 상기 제3 구동 전류의 전류 밀도는 동일한 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 스택의 계조에 따라 상기 제1 구동 전류의 인가 기간이 조정되며, 상기 제2 스택의 계조에 따라 상기 제2 구동 전류의 인가 기간이 조정되고, 상기 제3 스택의 계조에 따라 상기 제3 구동 전류의 인가 기간이 조정되는 표시 장치.
  16. 제13 항에 있어서,
    상기 제1 스택의 평면 면적은 상기 제1 광을 발광하는 제1 발광 영역을 구획하고, 상기 제2 스택의 평면 면적은 상기 제2 광을 발광하는 제2 발광 영역을 구획하며, 상기 제3 스택의 평면 면적은 상기 제3 광을 발광하는 제3 발광 영역을 구획하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 발광 영역의 면적은 상기 제2 발광 영역의 면적보다 크고 상기 제2 발광 영역의 면적은 상기 제3 발광 영역의 면적보다 큰 표시 장치.
  18. 기판 상에 복수의 반도체 물질층을 적층하는 단계;
    상기 복수의 반도체 물질층을 식각하여, 제1 스택, 제1 터널 기능층, 제2 스택, 제2 터널 기능층 및 제3 스택이 순차적으로 적층된 발광 소자들을 형성하는 단계;
    상기 발광 소자들 각각에 복수의 연결 전극을 형성하는 단계;
    적어도 복수의 화소 전극들을 포함하는 반도체 회로 기판을 형성하는 단계; 및
    상기 반도체 회로 기판 상에 상기 기판을 합착하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 복수의 연결 전극은 상기 복수의 화소 전극들과 전기적으로 연결되는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 터널 기능층과 상기 제2 스택은 동시에 식각되고, 상기 제2 터널 기능층과 상기 제3 스택은 동시에 식각되는 표시 장치의 제조 방법.
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