KR20230023853A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230023853A
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최진우
박성국
백성은
최병화
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삼성디스플레이 주식회사
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3351—Function
    • H01L2224/33515—Layer connectors having different functions
    • H01L2224/33517—Layer connectors having different functions including layer connectors providing primarily mechanical support
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 제1 기판 상에 서로 이격되어 배치된 복수의 화소 전극들 및 공통 전극 연결부, 상기 화소 전극들 상에 배치된 복수의 발광 소자들, 상기 공통 전극 연결부 상에 배치된 복수의 공통 전극 소자들, 및 상기 발광 소자들과 상기 공통 전극 소자들 상에 배치된 공통 전극층을 포함하고, 상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 공통 전극 소자들은 각각 적어도 상기 제2 반도체층을 포함하며, 상기 공통 전극층은 상기 제2 반도체층과 동일한 재료를 포함하여 상기 발광 소자들의 상기 제2 반도체층 및 상기 공통 전극 소자들의 상기 제2 반도체층과 연결된다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATION THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자들을 포함하며 단위 면적 당 많은 수의 발광 영역을 포함하는 초고해상도 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 표시 영역에 배치된 발광 소자들 및 표시 영역 이외의 영역에 배치된 소자들을 더 포함하여 표시 영역의 발광 소자들이 균일한 품질을 갖는 표시 장치 및 이의 제조 방법이 제공된다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 서로 이격되어 배치된 복수의 화소 전극들 및 공통 전극 연결부, 상기 화소 전극들 상에 배치된 복수의 발광 소자들, 상기 공통 전극 연결부 상에 배치된 복수의 공통 전극 소자들, 및 상기 발광 소자들과 상기 공통 전극 소자들 상에 배치된 공통 전극층을 포함하고, 상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 공통 전극 소자들은 각각 적어도 상기 제2 반도체층을 포함하며, 상기 공통 전극층은 상기 제2 반도체층과 동일한 재료를 포함하여 상기 발광 소자들의 상기 제2 반도체층 및 상기 공통 전극 소자들의 상기 제2 반도체층과 연결된다.
상기 공통 전극 소자들 각각은 상기 제2 반도체층의 일 면 상에 배치된 상기 활성층, 및 상기 활성층 상에 배치된 상기 제1 반도체층을 포함하고, 상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고, 상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함할 수 있다.
상기 발광 소자들의 상기 제1 반도체층 일 면 상에 배치된 제1 연결 전극, 상기 제1 연결 전극과 상기 화소 전극 사이에 배치된 제2 연결 전극, 및 상기 공통 전극 소자들 상에 배치된 제3 연결 전극을 더 포함하고, 상기 제2 연결 전극은 상기 화소 전극들 각각과 직접 접촉하고, 상기 제3 연결 전극은 상기 공통 전극 연결부와 직접 접촉할 수 있다.
상기 제3 연결 전극은 상기 공통 전극 소자의 측면 상에 배치되어 상기 제1 반도체층 및 상기 제2 반도체층과 각각 직접 접촉할 수 있다.
상기 발광 소자는 상기 제1 활성층 및 상기 제2 활성층과 다른 제3 활성층을 포함하여 제3 색의 광을 방출하는 제3 발광 소자를 더 포함하고, 상기 공통 전극 소자는 상기 제3 활성층을 포함하는 제3 공통 전극 소자를 더 포함할 수 있다.
상기 공통 전극 소자들의 상기 제2 반도체층 상에 직접 배치되고 상기 공통 전극 연결부와 직접 접촉하는 연결 전극을 포함할 수 있다.
상기 발광 소자들의 측면을 둘러싸고 일부분이 상기 공통 전극층 상에 직접 배치된 절연층, 상기 절연층 상에서 상기 발광 소자들을 측면을 둘러싸는 반사층, 및 상기 공통 전극층 상에 배치되고 언도프드 반도체를 포함하는 베이스층을 더 포함할 수 있다.
상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층을 포함하고 상기 제1 기판 상에 배치된 복수의 더미 소자들을 더 포함하고, 상기 더미 소자들은 외면이 상기 절연층에 의해 덮일 수 있다.
상기 더미 소자는 상기 제2 반도체층이 상기 공통 전극층과 연결되되 상기 화소 전극과 전기적으로 연결되지 않을 수 있다.
상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고, 상기 더미 소자는 상기 제1 활성층을 포함하는 제1 더미 소자, 및 상기 제2 활성층을 포함하는 제2 더미 소자를 포함할 수 있다.
상기 복수의 더미 소자들 각각은 상기 제1 기판과 이격되어 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 표시 영역에서 상기 제1 기판 상에 서로 이격되어 배치된 복수의 화소 전극들, 상기 비표시 영역 중 상기 표시 영역의 일 측에 배치된 공통 전극 영역에서 상기 제1 기판 상에 배치된 복수의 공통 전극 연결부들, 상기 화소 전극들 상에 각각 대응되어 배치된 복수의 발광 소자들, 상기 공통 전극 연결부 상에 각각 대응되어 배치된 복수의 공통 전극 소자들, 상기 표시 영역 및 상기 비표시 영역에서 상기 발광 소자들과 상기 공통 전극 소자들 상에 배치된 공통 전극층, 및 상기 발광 소자들과 상기 화소 전극들 사이, 및 상기 공통 전극 소자들과 상기 공통 전극 연결부들 사이에 배치된 복수의 연결 전극들을 포함하고, 상기 연결 전극 중 적어도 일부는 상기 공통 전극 소자들의 측면 상에 배치된다.
상기 발광 소자, 및 상기 공통 전극 소자들 각각은 p형 반도체를 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되고 n형 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고, 상기 공통 전극 소자 상에 배치된 상기 연결 전극은 상기 공통 전극 소자의 상기 제1 반도체층 및 상기 제2 반도체층과 각각 접촉할 수 있다.
상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고, 상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함할 수 있다.
상기 비표시 영역 중 상기 공통 전극 영역 이외의 영역에 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층을 포함하는 복수의 더미 소자들을 더 포함하고, 상기 더미 소자는 상기 제1 활성층을 포함하는 제1 더미 소자, 및 상기 제2 활성층을 포함하는 제2 더미 소자를 포함할 수 있다.
상기 공통 전극층은 n형 반도체를 포함하여 상기 발광 소자들, 상기 공통 전극 소자들, 및 상기 더미 소자들의 상기 제2 반도체층과 일체화될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 n형 반도체를 포함하는 공통 전극층 상에 지지층을 형성하고 상기 지지층을 관통하는 복수의 홀들을 형성하여 상기 홀 내에 p형 반도체인 제1 반도체층, n형 반도체인 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 복수의 반도체 소자들을 형성하는 단계, 상기 복수의 반도체 소자들 및 상기 공통 전극층을 덮는 절연층을 형성하고, 상기 절연층의 일부를 제거하여 상기 반도체 소자들 중 일부의 상기 제1 반도체층 상면을 노출하여 복수의 발광 소자들을 형성하는 단계, 상기 발광 소자들의 노출된 상기 제1 반도체층 상에 제1 연결 전극을 형성하고, 상기 절연층 상에 배치되어 상기 발광 소자들 및 상기 반도체 소자들의 측면을 둘러싸는 반사층을 형성하는 단계, 상기 절연층 및 상기 반사층의 일부를 제거하여 상기 반도체 소자들 중 다른 일부의 외면을 노출하여 복수의 공통 전극 소자들을 형성하는 단계, 상기 제1 연결 전극 상에 배치되는 제2 연결 전극, 및 적어도 상기 공통 전극 소자들의 측면 상에 배치되는 제3 연결 전극을 형성하는 단계, 및 상기 발광 소자들 및 상기 공통 전극 소자들을 복수의 화소 전극 및 공통 전극 연결부를 포함하는 회로 기판 상에 배치하는 단계를 포함한다.
상기 공통 전극 소자들을 형성하는 단계에서, 상기 반도체 소자들 중 다른 일부는 상기 절연층 및 상기 반사층이 제거되지 않고 복수의 더미 소자들을 형성하고, 상기 제3 연결 전극은 상기 공통 전극 소자들의 적어도 측면에 배치되어 상기 제1 반도체층 및 상기 제2 반도체층과 각각 직접 접촉할 수 있다.
상기 반도체 소자는 제1 활성층을 포함하는 제1 반도체 소자, 및 제2 활성층을 포함하는 제2 반도체 소자를 포함하고, 상기 반도체 소자들을 형성하는 단계는, 상기 지지층을 관통하는 제1 홀을 형성하고 상기 제1 홀에 의해 노출된 상기 공통 전극층 상에 상기 제2 반도체 소자를 형성하는 단계; 및 상기 지지층을 관통하는 제2 홀을 형성하고 상기 제2 홀에 의해 노출된 상기 공통 전극층 상에 상기 제1 반도체 소자 소자를 형성하는 단계를 포함할 수 있다.
상기 발광 소자는 상기 제1 활성층을 포함하는 제1 발광 소자, 및 상기 제2 활성층을 포함하는 제2 발광 소자를 포함하고, 상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치의 제조 방법은 공통 전극층 상에서 위치에 무관하게 균일한 반도체 소자들을 형성한 뒤, 이들을 영역에 따라 서로 다른 소자들로 구분하는 단계로 수행됨에 따라, 표시 영역에 배치되는 발광 소자들과 비표시 영역에 배치되는 비발광 소자들을 포함하고, 표시 영역의 발광 소자들이 균일한 품질 및 밀도로 형성될 수 있다. 일 실시예에 따른 표시 장치는 상술한 제조 방법으로 제조되어, 표시 영역의 발광 소자들이 균일한 품질 및 밀도로 형성되어 표시 품질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 회로 기판의 개략적인 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 표시 기판의 개략적인 평면도이다.
도 4는 도 2 및 도 3의 회로 기판과 표시 기판의 평면도이다.
도 5는 도 4의 A 부분의 확대도이다.
도 6은 도 5의 B 부분의 확대도이다.
도 7은 도 5의 I-I'선을 따라 자른 단면도이다.
도 8은 도 5의 II-II'선을 따라 자른 단면도이다.
도 9는 도 5의 III-III'선을 따라 자른 단면도이다.
도 10은 도 5의 IV-IV'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 12 내지 도 28은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 29는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 30 및 도 31은 도 29의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 32는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 33 및 도 34는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 35는 일 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 36은 도 35의 표시 장치에서 표시 기판에 배치된 발광 소자들 및 더미 소자들의 상대적인 배치를 나타내는 평면도이다.
도 37은 일 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 38은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 39는 도 38의 표시 장치의 일부분을 나타내는 단면도이다.
도 40은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 41은 다른 실시예에 따른 표시 장치의 표시 기판 및 회로 기판의 일부분을 나타내는 평면도이다.
도 42는 도 41의 V-V'선을 따라 자른 단면도이다.
도 43은 도 41의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 44는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 45 내지 도 47은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 48 및 도 49는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 반도체 회로 기판 상에 무기 발광 다이오드들이 배치된 표시 장치를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
본 명세서에서, 제1 방향(DR1)은 표시 장치(10)의 세로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(10)의 가로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 가리킨다. 본 명세서에서, “상부”, “탑”, “상면”은 제3 방향(DR3) 일 측을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3) 타 측을 가리킨다. “좌”, “우”, “상”, “하”는 도면을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “상” 및 “하”는 제1 방향(DR1)을, “좌” 및 “우”는 제2 방향(DR2)을 가리킨다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙에 배치될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 회로 기판의 개략적인 평면도이다. 도 3은 일 실시예에 따른 표시 장치의 표시 기판의 개략적인 평면도이다. 도 4는 도 2 및 도 3의 회로 기판과 표시 기판의 평면도이다.
도 1에 결부하여 도 2 내지 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 회로 기판(100) 및 표시 기판(300)을 포함할 수 있다.
회로 기판(100)은 표시 기판(300)에 포함된 발광 소자(ED)들과 전기적으로 연결된 화소 회로부(도 7의 'PXC'), 및 화소 회로부(PXC)들의 배선들과 전기적으로 연결된 복수의 패드(도 5의 'PD')들을 포함할 수 있다. 회로 기판(100)은 중심부에 위치한 표시 기판 영역(DSA), 표시 기판 영역(DSA)의 주변에 배치된 비표시 영역(NDA), 및 비표시 영역(NDA) 중 표시 기판 영역(DSA)의 제1 방향(DR1) 양 측에 배치된 패드 영역(PDA1, PDA2)들을 포함할 수 있다. 회로 기판(100)의 표시 기판 영역(DSA)은 그 위에 표시 기판(300)이 배치되는 영역으로서, 화소 회로부(PXC)들이 배치될 수 있다. 패드 영역(PDA1, PDA2)은 표시 기판 영역(DSA)의 제1 방향(DR1) 일 측인 상측에 배치된 제1 패드 영역(PDA1), 및 표시 기판 영역(DSA)의 제1 방향(DR1) 타 측인 하측에 배치된 제2 패드 영역(PDA2)을 포함할 수 있다. 회로 기판(100)의 패드 영역(PDA1, PDA2)에는 화소 회로부(PXC)와 전기적으로 연결된 복수의 패드(PD)들이 각각 배치될 수 있다.
복수의 패드(PD)들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 패드(PD)들은 회로 기판(100)의 상면에 배치되고, 회로 보드(도 7의 '700')의 회로 보드 패드(도 7의 'PDC')들과 전기적으로 연결될 수 있다.
표시 기판(300)은 회로 기판(100) 상에 배치될 수 있다. 표시 기판(300)은 표시 영역(DPA) 및 비표시 영역(NDA)을 포함할 수 있고, 비표시 영역(NDA) 중 일부분으로서 표시 영역(DPA)과 인접한 공통 전극 영역(CPA1, CPA2, CPA3)을 포함할 수 있다. 공통 전극 영역(CPA1, CPA2, CPA3)은 표시 영역(DPA)의 상측에 배치된 제1 공통 전극 영역(CPA1), 표시 영역(DPA)의 제2 방향(DR2) 일 측인 좌측에 배치된 제2 공통 전극 영역(CPA2) 및 표시 영역(DPA)의 제2 방향(DR2) 타 측인 우측에 배치된 제3 공통 전극 영역(CPA3)을 포함할 수 있다.
표시 기판(300)은 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들을 포함할 수 있다. 발광 소자(ED)들은 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열되며, 회로 기판(100)의 화소 회로부(PXC)와 연결된 복수의 화소 전극(도 7의 'AE')에 대응하도록 배치될 수 있다. 발광 소자(ED)들은 회로 기판(100)의 화소 회로부(PXC)들로부터 전기 신호를 인가 받아 광을 방출할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 기판(300)이 발광 소자(ED)와 동일한 구조를 갖고 표시 영역(DPA) 이외의 영역에 배치된 복수의 공통 전극 소자(ND) 및 더미 소자(DE)들을 더 포함할 수 있다. 공통 전극 소자(ND) 및 더미 소자(DE)는 비표시 영역(NDA) 중 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 공통 전극 소자(ND)들, 및 공통 전극 영역(CPA1, CPA2, CPA3) 이외의 비표시 영역(NDA)에 배치된 더미 소자(DE)들을 포함할 수 있다. 공통 전극 소자(ND) 및 더미 소자(DE)들 각각은 발광 소자(ED)와 동일한 구조 및 재료를 포함할 수 있다. 다만, 공통 전극 소자(ND) 및 더미 소자(DE)들 각각은 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되지 않거나, 소자 자체적으로 양 단이 단락되어 광을 방출하지 않는 비발광 소자일 수 있다. 표시 장치(10)는 표시 기판(300)의 전면에 형성된 소자들 중 일부만이 회로 기판(100)과 전기적으로 연결되어 광을 방출하는 발광 소자(ED)가 되고, 다른 소자들은 비발광 소자인 공통 전극 소자(ND) 및 더미 소자(DE)로 남을 수 있다. 표시 장치(10)는 표시 기판(300)의 표시 영역(DPA) 이외에도 발광 소자(ED)와 동일한 구조를 갖는 공통 전극 소자(ND) 및 더미 소자(DE)들을 배치함으로써, 표시 영역(DPA)에 배치되는 발광 소자(ED)들이 위치에 무관하게 균일한 품질을 가질 수 있다. 표시 영역(DPA)의 외측에서 공통 전극 영역(CPA1, CPA2, CPA3)과 인접한 발광 소자(ED)들과 표시 영역(DPA)의 중심에 배치된 발광 소자(ED)들 사이의 품질, 및 밀도 차이가 줄어들어 표시 장치(10)의 품질이 향상될 수 있다. 이하, 다른 도면들을 더 참조하여 표시 장치(10)의 구조에 대하여 보다 상세하게 설명하기로 한다.
도 5는 도 4의 A 부분의 확대도이다. 도 6은 도 5의 B 부분의 확대도이다. 도 5는 표시 장치(10)의 코너부에서 회로 기판(100) 및 표시 기판(300)의 일 부분을 확대하여 도시하고 있고, 도 6은 표시 기판(300)에 배치된 소자들의 배치를 개략적으로 도시하고 있다.
도 5 및 도 6을 참조하면, 표시 장치(10)의 표시 기판(300)은 표시 영역(DPA)에 배치된 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)는 복수의 발광 소자(ED)들을 포함하고, 발광 소자(ED)들과 유사하게 행렬 방향으로 배열될 수 있다. 화소(PX)들 각각은 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다. 표시 장치(10)는 복수의 발광 소자(ED; ED1, ED2, ED3)들로 이루어진 하나의 화소(PX)가 최소 발광 단위를 가질 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 색의 광을 방출하고, 제2 발광 소자(ED2)는 제2 색의 광을 방출하며, 제3 발광 소자(ED3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 소자(ED)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 소자(ED1, ED2, ED3)들을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX)는 4개 또는 그 이상의 발광 소자들을 포함할 수 있다. 발광 소자(ED)들 각각은 평면도 상 원형의 형태를 가질 수 있다. 다만, 이에 제한되지 않는다. 예를 들어, 발광 소자(ED)는 원형 이외의 사각형와 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 소자(ED1, ED2, ED3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 복수의 제1 발광 소자(ED1)들, 제2 발광 소자(ED2)들 및 제3 발광 소자(ED3)들 각각은 제1 방향(DR1)으로 이격되어 반복 배치되고, 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 서로 제2 방향(DR2)으로 교대로 배열될 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 제2 방향(DR2)으로 순서대로 배치되며 이러한 배열이 반복될 수 있다. 발광 소자(ED)들 각각은 후술하는 제1 연결 전극(도 7의 'CNE1') 및 제2 연결 전극(도 7의 'CNE2')을 통해 회로 기판(100)의 화소 전극(도 7의 'AE')과 전기적으로 연결될 수 있다. 또한, 발광 소자(ED)들 각각은 표시 기판(300)의 공통 전극층(도 7의 'CEL')과 각각 전기적으로 연결될 수 있다.
비표시 영역(NDA)의 공통 전극 영역(CPA1, CPA2)에는 복수의 공통 전극 소자(ND)들, 및 제3 연결 전극(CNE3)이 배치될 수 있다. 복수의 공통 전극 소자(ND)들은 공통 전극 영역(CPA1, CPA2, CPA3) 내에서 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격될 수 있다. 일 실시예에 따르면, 공통 전극 소자(ND)는 서로 이격되어 배치된 제1 공통 전극 소자(ND1), 제2 공통 전극 소자(ND2) 및 제3 공통 전극 소자(ND3)를 포함할 수 있다. 복수의 공통 전극 소자(ND)들의 배열은 발광 소자(ED)들의 배열과 실질적으로 동일할 수 있다.
예를 들어, 공통 전극 소자(ND)들이 인접한 다른 공통 전극 소자(ND)들과의 이격된 간격 및 방향 등은 복수의 발광 소자(ED)들의 이격된 간격 및 방향과 실질적으로 동일할 수 있다. 복수의 제1 공통 전극 소자(ND1)들, 제2 공통 전극 소자(ND2)들 및 제3 공통 전극 소자(ND3)들 각각은 제1 방향(DR1)으로 이격되어 반복 배치되고, 제1 공통 전극 소자(ND1)들, 제2 공통 전극 소자(ND2)들 및 제3 공통 전극 소자(ND3)는 서로 제2 방향(DR2)으로 교대로 배열될 수 있다. 제1 공통 전극 소자(ND1)들, 제2 공통 전극 소자(ND2)들 및 제3 공통 전극 소자(ND3)는 제2 방향(DR2)으로 순서대로 배치되며 이러한 배열이 반복될 수 있다.
제1 공통 전극 소자(ND1)들은 제1 발광 소자(ED1)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치되고, 제2 공통 전극 소자(ND2)들은 제2 발광 소자(ED2)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치되며, 제3 공통 전극 소자(ND3)들은 제3 발광 소자(ED3)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치될 수 있다.
도면에서는 제1 공통 전극 영역(CPA1)에 2 행의 공통 전극 소자(ND)들이 배열되고, 제2 공통 전극 영역(CPA2)에 2 열의 공통 전극 소자(ND)들이 배열된 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에서 하나의 공통 전극 영역(CPA1, CPA2, CPA3)에는 더 많은 수, 또는 더 적은 수의 행 및 열로 배치된 공통 전극 소자(ND)들이 배치될 수 있다.
제3 연결 전극(CNE3)은 각 공통 전극 영역(CPA1, CPA2, CPA3)에 배치되어 복수의 공통 전극 소자(ND)들과 중첩할 수 있다. 하나의 제3 연결 전극(CNE3)은 복수의 공통 전극 소자(ND)들을 덮을 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제3 연결 전극(CNE3)은 각 공통 전극 소자(ND)들에 대응하여 형성될 수도 있다. 제3 연결 전극(CNE3)은 후술하는 회로 기판(100)의 공통 전극 연결부(도 7의 'CEP'), 및 표시 기판(300)의 공통 전극층(CEL)과 각각 전기적으로 연결될 수 있다.
공통 전극 영역(CPA1, CPA2) 이외의 비표시 영역(NDA)에는 복수의 더미 소자(DE)들이 배치될 수 있다. 복수의 더미 소자(DE)들은 발광 소자(ED)들과 달리 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되지 않을 수 있다. 더미 소자(DE)들은 비표시 영역(NDA)에 배치된 비발광 소자일 수 있다.
더미 소자(DE)들은 표시 기판(300)의 비표시 영역(NDA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격될 수 있다. 일 실시예에 따르면, 더미 소자(DE)는 서로 이격되어 배치된 제1 더미 소자(DE1), 제2 더미 소자(DE2) 및 제3 더미 소자(DE3)를 포함할 수 있다. 복수의 더미 소자(DE)들의 배열은 발광 소자(ED)들 및 공통 전극 소자(ND)들의 배열과 실질적으로 동일할 수 있다. 예를 들어, 더미 소자(DE)들이 인접한 다른 더미 소자(DE)들과의 이격된 간격 및 방향 등은 복수의 발광 소자(ED)들의 이격된 간격 및 방향과 실질적으로 동일할 수 있다. 복수의 제1 더미 소자(DE1)들, 제2 더미 소자(DE2)들 및 제3 더미 소자(DE3)들 각각은 제1 방향(DR1)으로 이격되어 반복 배치되고, 제1 더미 소자(DE1)들, 제2 더미 소자(DE2)들 및 제3 더미 소자(DE3)는 서로 제2 방향(DR2)으로 교대로 배열될 수 있다. 제1 더미 소자(DE1)들, 제2 더미 소자(DE2)들 및 제3 더미 소자(DE3)는 제2 방향(DR2)으로 순서대로 배치되며 이러한 배열이 반복될 수 있다. 제1 더미 소자(DE1)들은 제1 발광 소자(ED1)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치되고, 제2 더미 소자(DE2)들은 제2 발광 소자(ED2)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치되며, 제3 더미 소자(DE3)들은 제3 발광 소자(ED3)와 제1 방향(DR1)으로 이격되어 동일한 열에 배치될 수 있다.
발광 소자(ED)들 및 더미 소자(DE)들은 절연층(INS) 및 반사층(RL1, RL2)에 의해 외면이 둘러싸일 수 있다. 절연층(INS)은 발광 소자(ED)들 및 더미 소자(DE)들 각각의 측면 상에 배치되며, 후술하는 공통 전극층(도 7의 'CEL')의 일 면 상에도 배치될 수 있다. 절연층(INS)은 일부분이 발광 소자(ED)들 및 더미 소자(DE)들을 둘러싸며, 절연층(INS) 중 발광 소자(ED)들 및 더미 소자(DE)들을 둘러싸는 부분은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 절연층(INS)은 복수의 발광 소자(ED)들 및 더미 소자(DE)들 각각을 보호하며, 이들을 다른 층들로부터 절연할 수 있다. 절연층(INS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
제1 반사층(RL1)은 발광 소자(ED)들의 측면을 둘러싸도록 배치될 수 있다. 제1 반사층(RL1)은 표시 영역(DPA)에서 각 발광 소자(ED)들에 대응하도록 배치되며, 발광 소자(ED)의 측면에 배치된 절연층(INS) 상에 직접 배치될 수 있다. 제1 반사층(RL1)은 서로 이격된 발광 소자(ED)들에 대응하여 이들을 둘러싸도록 배치되므로, 서로 다른 제1 반사층(RL1)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 반사층(RL1)은 발광 소자(ED)에서 방출된 광을 반사할 수 있다.
제2 반사층(RL2)은 더미 소자(DE)들의 측면을 둘러싸도록 배치될 수 있다. 제2 반사층(RL2)은 비표시 영역(NDA)에서 각 더미 소자(DE)들에 대응하도록 배치되며, 더미 소자(DE)의 측면에 배치된 절연층(INS) 상에 직접 배치될 수 있다. 제2 반사층(RL2)은 서로 이격된 더미 소자(DE)들에 대응하여 이들을 둘러싸도록 배치되므로, 서로 다른 제2 반사층(RL2)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다.
제1 반사층(RL1) 및 제2 반사층(RL2)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RL1) 및 제2 반사층(RL2)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
회로 기판(100)의 패드 영역(PDA)에는 복수의 패드(PD)들이 배치될 수 있다. 각 패드(PD)들은 외부의 회로 보드(700)에 배치된 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 패드 영역(PDA) 내에서 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 각 패드(PD)들의 배치는 표시 영역(DPA)에 배치되는 발광 소자(ED)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(ED)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드(PD)들의 배치가 다양하게 변형될 수 있다.
도 7은 도 5의 I-I'선을 따라 자른 단면도이다. 도 8은 도 5의 II-II'선을 따라 자른 단면도이다. 도 9는 도 5의 III-III'선을 따라 자른 단면도이다. 도 10은 도 5의 IV-IV'선을 따라 자른 단면도이다. 도 7 및 도 8은 표시 기판(300)의 비표시 영역(NDA) 및 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들, 공통 전극 소자(ND)들 및 더미 소자(DE)들을 가로지르는 단면을 도시하고 있다.
도 5 및 도 6에 결부하여 도 7 내지 도 10을 참조하면, 일 실시예에 따른 표시 장치(10)는 회로 기판(100)이 제1 기판(110), 화소 회로부(PXC)들, 및 복수의 패드(PD)들을 포함하고, 표시 기판(300)이 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 포함할 수 있다. 표시 장치(10)는 회로 기판(100)과 표시 기판(300) 사이에 배치된 충진층(500), 및 회로 기판(100) 중 비표시 영역(NDA) 상에 배치된 회로 보드(700)를 더 포함할 수 있다.
제1 기판(110)은 반도체 회로 기판일 수 있다. 제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 복수의 화소 회로부(PXC)들을 포함할 수 있다. 화소 회로부(PXC)들 각각은 실리콘 웨이퍼 상에 반도체 회로를 형성하는 공정을 통해 형성될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 복수의 화소 회로부(PXC)들은 CMOS 회로를 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DPA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DPA)에 배치된 화소 회로부(PXC)들은 각각 화소 전극(AE)과 전기적으로 연결될 수 있다. 표시 영역(DPA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 화소 전극(AE)과 대응되도록 배치될 수 있고, 이들은 각각 표시 영역(DPA)에 배치된 발광 소자(ED)들과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 회로부(PXC)들 중 비표시 영역(NDA)에 배치된 화소 회로부(PXC)들은 각각 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있다. 비표시 영역(NDA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 공통 전극 연결부(CEP)와 대응되도록 배치될 수 있고, 이들은 각각 비표시 영역(NDA)에 배치된 공통 전극 연결부(CEP) 및 제3 연결 전극(CNE3)과 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 복수의 공통 전극 연결부(CEP)들은 비표시 영역(NDA) 중 공통 전극 영역(CPA1, CPA2, CPA3)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극 연결부(CEP)는 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(AE)과 공통 전극 연결부(CEP)들은 각각 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 패드(PD)들은 비표시 영역(NDA)에서 패드 영역(PDA)에 배치된다. 복수의 패드(PD)들은 공통 전극 연결부(CEP)와 이격되어 배치된다. 복수의 패드(PD)들은 공통 전극 연결부(CEP)로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다. 복수의 패드(PD)들은 각각 회로 보드(700)의 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 회로 보드 패드(PDC)와 직접 접촉하여 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고, 복수의 패드(PD)들은 와이어(WR)와 같은 도선을 통해 회로 보드 패드(PDC)와 전기적으로 연결될 수도 있다.
회로 보드(700)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
표시 기판(300)은 복수의 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 포함하며 회로 기판(100)의 표시 기판 영역(DSA) 상에 배치될 수 있다. 발광 소자(ED)들은 표시 기판(300)의 표시 영역(DPA)에 배치되어 회로 기판(100)의 복수의 화소 전극(AE)들에 대응하여 배치되고, 공통 전극 소자(ND)들은 표시 기판(300)의 공통 전극 영역(CPA1, CPA2, CPA3)에 배치되어 회로 기판(100)의 복수의 공통 전극 연결부(CEP)에 대응하여 배치될 수 있다. 더미 소자(DE)들은 표시 기판(300)의 비표시 영역(NDA)에 배치되어 회로 기판(100)의 표시 기판 영역(DSA) 중 화소 회로부(PXC)들이 형성되지 않은 영역에 중첩하도록 배치될 수 있다.
발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 각각은 무기 발광 다이오드(Inorganic light emitting diode) 소자일 수 있다. 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들은 복수의 반도체층(SEM1, SEM2, EBL, SLT)들 및 활성층(MQW)을 포함할 수 있다. 발광 소자(ED)들은 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되어 활성층(MQW)에서 광을 방출할 수 있다. 공통 전극 소자(ND)들은 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되되 서로 다른 반도체층(SEM1, SEM2, EBL, SLT)이 제3 연결 전극(CNE3)을 통해 단락되어 광을 방출하지 않고, 더미 소자(DE)들은 화소 회로부(PXC)와 전기적으로 연결되지 않아 광을 방출하지 않을 수 있다.
발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 각각은 제3 방향(DR3)으로 연장된 형상을 가질 수 있다. 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 대표하여 발광 소자(ED)를 예시적으로 설명한다면, 발광 소자(ED)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있고, 일 예로, 발광 소자(ED)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 발광 소자(ED)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 각각은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg으로 도핑된 p-GaN일 수 있다. 제1 반도체층(SEM1)은 두께가 30nm 내지 200nm의 범위를 가질 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
초격자층(SLT)은 활성층(MQW) 상에 배치된다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 500㎚ 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)의 발광 소자(ED)들 중 일부는 서로 다른 활성층(MQW)들을 포함하여 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 활성층(MQW1)을 포함하고, 제2 발광 소자(ED2)는 제2 활성층(MQW2)을 포함하며, 제3 발광 소자(ED3)는 제3 활성층(MQW3)을 포함할 수 있다. 제1 발광 소자(ED1)는 제1 색인 적색광을 방출하고, 제2 발광 소자(ED2)는 제2 색인 녹색광을 방출하며, 제3 발광 소자(ED3)는 제3 색인 청색광을 방출할 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 각각 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)에 도핑된 도펀트의 농도, 또는 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식에서 상기 'x' 및 'y' 값이 서로 다를 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)는 실질적으로 동일한 구조 및 재료를 갖되, 반도체층의 성분 비율이 달라 각각 서로 다른 색의 광을 방출할 수 있다.
예를 들어, 제1 활성층(MQW1)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제1 활성층(MQW1)은 중심 파장대역이 대략 600㎚ 내지 750㎚의 범위를 갖는 제1 광, 즉 적색 파장 대역의 광을 방출할 수 있다.
제2 활성층(MQW2)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제2 활성층(MQW2)은 중심 파장대역이 대략 480㎚ 내지 560㎚의 범위를 갖는 제2 광, 즉 녹색 파장 대역의 광을 방출할 수 있다.
제3 활성층(MQW3)은 제2 반도체층(SEM2)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 제3 활성층(MQW3)은 중심 파장대역이 대략 370㎚ 내지 460㎚의 범위를 갖는 제3 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
제1 활성층(MQW1), 제2 활성층(MQW2), 및 제3 활성층(MQW3) 각각이 InGaN을 포함하는 실시예에서, 이들 각각은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 제1 내지 제3 활성층(MQW1, MQW2, MQW3)이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 제1 활성층(MQW1)의 인듐(In)의 함량은 제2 활성층(MQW2)의 인듐(In)의 함량보다 높고, 제2 활성층(MQW2)의 인듐(In)의 함량은 제3 활성층(MQW3)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제3 활성층(MQW3)의 인듐(In)의 함량은 15%이고, 제2 활성층(MQW2)의 인듐(In)의 함량은 25%이며, 제1 활성층(MQW1)의 인듐(In)의 함량은 35% 이상일 수 있다.
이와 유사하게, 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 제1 반도체층(SEM1), 제2 반도체층(SEM2), 초격자층(SLT), 및 전자 저지층(EBL)이 각각 GaN를 기반으로 한 반도체를 포함하는 실시예에서, 이들 각각의 인듐(In), 또는 알루미늄(Al)의 함량, 또는 도핑된 도펀트의 농도 등은 서로 다를 수 있다. 제1 내지 제3 활성층(MQW1, MQW2, MQW3)의 경우와 동일하게, 제1 내지 제3 발광 소자(ED1, ED2, ED3)들 각각의 제1 반도체층(SEM1), 제2 반도체층(SEM2), 초격자층(SLT), 및 전자 저지층(EBL)은 인듐(In)의 함량이 다른 발광 소자(ED1, ED2, ED3)에 비하여 더 크거나 적을 수 있다.
일 실시예에 따른 표시 장치(10)는 복수의 공통 전극 소자(ND; ND1, ND2, ND3)들 및 더미 소자(DE; DE1, DE2, DE3)들이 각각 발광 소자(ED)들과 동일한 구조를 갖고 동일한 재료를 포함할 수 있다. 복수의 공통 전극 소자(ND)들 및 더미 소자(DE)들 각각은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)이 제3 방향(DR3)으로 순차적으로 적층된 구조를 가지며, 일부분이 서로 다른 재료의 활성층(MQW1, MQW2, MQW3)을 포함할 수 있다.
예를 들어, 제1 공통 전극 소자(ND1) 및 제1 더미 소자(DE1)는 각각 제1 발광 소자(ED1)와 동일한 구조를 갖고 제1 활성층(MQW1)을 포함할 수 있다. 제2 공통 전극 소자(ND2) 및 제2 더미 소자(DE2)는 각각 제2 발광 소자(ED2)와 동일한 구조를 갖고 제2 활성층(MQW2)을 포함하고, 제3 공통 전극 소자(ND3) 및 제3 더미 소자(DE3)는 각각 제3 발광 소자(ED3)와 동일한 구조를 갖고 제3 활성층(MQW3)을 포함할 수 있다.
절연층(INS)은 발광 소자(ED)들, 및 더미 소자(DE)들의 측면을 둘러싸며, 일부분이 공통 전극층(CEL) 상에 배치될 수 있다. 절연층(INS)은 공통 전극층(CEL) 중 제1 기판(110)과 대향하는 일 면 상에 전면적으로 배치되었다가, 공통 전극 소자(ND)들은 외면을 덮지 않도록 일부분이 패터닝될 수 있다. 또한, 절연층(INS)은 발광 소자(ED)들 및 더미 소자(DE)들의 측면에 더하여 제1 반도체층(SEM1)의 상면을 부분적으로 덮도록 배치될 수 있다. 발광 소자(ED)들 및 더미 소자(DE)들의 상면 중 절연층(INS)이 배치되지 않은 부분에는 제1 연결 전극(CNE1)이 배치될 수 있다.
제1 반사층(RL1)은 절연층(INS) 상에 배치되며 발광 소자(ED)의 측면을 둘러쌀 수 있다. 제1 반사층(RL1)은 절연층(INS) 중 발광 소자(ED)들 사이에서 공통 전극층(CEL) 상에 배치된 부분에는 형성되지 않을 수 있다. 제1 반사층(RL1)은 발광 소자(ED)에 대응하여 형성되며, 발광 소자(ED)들의 측면 및 제1 반도체층(SEM1)의 일 면 상에 배치될 수 있다.
제2 반사층(RL2)은 절연층(INS) 상에 배치되며 더미 소자(DE)의 측면을 둘러쌀 수 있다. 제2 반사층(RL2)은 절연층(INS) 중 더미 소자(DE)들 사이에서 공통 전극층(CEL) 상에 배치된 부분에는 형성되지 않을 수 있다. 제2 반사층(RL2)은 더미 소자(DE)에 대응하여 형성되며, 더미 소자(DE)들의 측면 및 제1 반도체층(SEM1)의 일 면 상에 배치될 수 있다. 절연층(INS), 및 반사층(RL1, RL2)에 대한 자세한 설명은 상술한 바와 같다.
표시 기판(300)은 하나의 공통된 층으로서 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 제2 반도체층(SEM2)과 연결된 공통 전극층(CEL)을 포함할 수 있다. 공통 전극층(CEL)은 표시 기판(300)의 전면에 걸쳐 배치되며, 베이스층(BL)과 함께 표시 기판(300)의 베이스부를 형성할 수 있다. 공통 전극층(CEL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 변들을 포함하여 회로 기판(100)의 표시 기판 영역(DSA)에 대응하여 배치될 수 있다.
공통 전극층(CEL)은 제2 반도체층(SEM2)과 동일한 재료를 포함하는 n형 반도체일 수 있다. 공통 전극층(CEL)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 공통 전극층(CEL)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 공통 전극층(CEL)은 n형 Si로 도핑된 n-GaN일 수 있다.
도면에서는 공통 전극층(CEL)이 제2 반도체층(SEM2)과 동일한 재료를 포함하여 일체화된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 공통 전극층(CEL)은 제2 반도체층(SEM2)과 다른 재료를 포함하여 별도의 층으로 배치될 수도 있다. 공통 전극층(CEL)은 제2 반도체층(SEM2)과 일체화되지 않으면서 전기적으로 연결될 수도 있다.
베이스층(BL)은 공통 전극층(CEL) 상에 배치된다. 베이스층(BL)은 언도프드(Undoped) 반도체일 수 있다. 베이스층(BL)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 베이스층(BL)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 공통 전극층(CEL) 및 베이스층(BL)은 표시 기판(300)의 표시 영역(DPA) 및 비표시 영역(NDA)을 포함할 수 있다.
베이스층(BL)은 발광 소자(ED)들 및 공통 전극층(CEL)과 유사한 재료를 포함하되, 도펀트로 도핑되지 않은 비도전성층일 수 있다. 베이스층(BL)은 공통 전극층(CEL) 상에 배치되되 이와 전기적으로 연결되지 않으며, 표시 기판(300)에서 절연막의 기능을 수행할 수 있다.
발광 소자(ED)들 및 공통 전극 소자(ND)들과 회로 기판(100) 사이에는 연결 전극(CNE; CNE1, CNE2, CNE3)들이 배치될 수 있다. 연결 전극(CNE1, CNE2, CNE3)은 발광 소자(ED)와 화소 전극(AE) 사이에 배치된 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과, 공통 전극 소자(ND) 및 공통 전극 연결부(CEP) 사이에 배치된 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 표시 영역(DPA)에서 발광 소자(ED)들 및 화소 전극(AE)에 대응하여 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 반도체층(SEM1)의 일 면 상에 배치되고, 제2 연결 전극(CNE2)은 제1 연결 전극(CNE2)과 화소 전극(AE) 사이에 배치될 수 있다.
제1 연결 전극(CNE1)은 제2 연결 전극(CNE2) 및 화소 전극(AE)과 전기적으로 연결되어 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제1 연결 전극(CNE1)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 제1 연결 전극(CNE1)은 폭이 발광 소자(ED)의 폭보다 작게 형성될 수 있다. 제1 반도체층(SEM1)의 일 면 중 일부분에만 제1 연결 전극(CNE1)이 배치되고, 그 이외의 부분에는 절연층(INS)이 배치될 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED)가 제2 연결 전극(CNE2)과 전기적으로 연결될 때, 발광 소자(ED)와 제2 연결 전극(CNE2) 사이의 접촉에 의한 저항을 줄일 수 있다. 제1 연결 전극(CNE1)은 전도성 금속을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 또는, 제1 연결 전극(CNE1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질을 포함할 수도 있다. 일 예로, 제1 연결 전극(CNE1)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다. 도면에서는 제1 연결 전극(CNE1)이 단층의 구조인 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 연결 전극(CNE1)은 상술한 재료를 포함한 둘 이상의 층들이 적층된 다중층 구조일 수 있다.
제2 연결 전극(CNE2)은 화소 전극(AE) 상에 직접 배치되어 이와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제조 공정에서 화소 전극(AE)과 발광 소자(ED)들을 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 제2 연결 전극(CNE2)은 화소 전극(AE) 및 발광 소자(ED)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 제2 연결 전극(CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다. 또는, 제2 연결 전극(CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
제3 연결 전극(CNE3)은 공통 전극 소자(ND)들을 덮도록 배치될 수 있다. 복수의 제3 연결 전극(CNE3)들 각각은 일 방향으로 연장된 형상을 갖고, 각 공통 전극 영역(CPA1, CPA2, CPA3)에 배치될 수 있다. 절연층(INS)이 공통 전극 소자(ND)들의 외면에는 배치되지 않으므로, 제3 연결 전극(CNE3)은 공통 전극 소자(ND)들의 복수의 반도체층들과 직접 접촉할 수 있다. 일 예로, 하나의 제3 연결 전극(CNE3)은 공통 전극 영역(CPA1, CPA2, CPA3)에 배치되어 복수의 공통 전극 소자(ND)들의 외면을 덮을 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 제3 연결 전극(CNE3)은 공통 전극 소자(ND)들 각각에 대응되도록 배치되고, 동일한 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 서로 다른 제3 연결 전극(CNE3)들은 이격되어 배치될 수도 있다.
일 실시예에서, 제3 연결 전극(CNE3)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 또는, 제3 연결 전극(CNE3)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질을 포함할 수도 있다. 제3 연결 전극(CNE3)은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 동일한 재료를 포함할 수 있고, 그렇지 않을 수도 있다.
일 실시예에서, 제3 연결 전극(CNE3) 중 공통 전극 소자(ND)들의 상면에 배치된 부분의 두께는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 두께의 합과 동일할 수 있다. 제3 연결 전극(CNE3)은 공통 전극층(CEL)의 일 면을 기준으로 발광 소자(ED) 상에 배치된 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 하면이 갖는 높이가 제3 연결 전극(CNE3)의 하면이 갖는 높이가 같아질 수 있을 정도의 두께를 가질 수 있다. 표시 기판(300)은 공통 전극층(CEL)의 일 면으로부터 표시 영역(DPA) 및 공통 전극 영역(CPA1, CPA2, CPA3)이 실질적으로 동일한 높이를 가질 수 있다. 반면, 비표시 영역(NDA)의 더미 소자(DE)들 상에는 다른 부재들이 배치되지 않으므로, 표시 영역(DPA) 및 공통 전극 영역(CPA1, CPA2, CPA3)보다 낮은 높이를 가질 수 있다.
제3 연결 전극(CNE3)은 공통 전극 연결부(CEP) 상에 직접 배치되어 이와 접촉할 수 있다. 제3 연결 전극(CNE3)은 공통 전극 연결부(CEP)와 전기적으로 연결되고, 비표시 영역(NDA)에 배치된 화소 회로부(PXC)를 통해 패드(PD)들 중 어느 하나와 전기적으로 연결될 수도 있다.
제3 연결 전극(CNE3)은 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 제3 연결 전극(CNE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 제3 연결 전극(CNE3)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
충진층(500)은 회로 기판(100)과 표시 기판(300) 사이에 배치될 수 있다. 충진층(500)은 회로 기판(100)의 화소 전극(AE) 및 공통 전극 연결부(CEP)와, 표시 기판(300)의 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 단차에 의해 제1 기판(110)과 공통 전극층(CEL) 사이에 형성된 공간을 충진할 수 있다. 충진층(500)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함할 수 있으나, 이에 제한되지 않는다. 도면에서는 충진층(500)이 하나의 층으로 이루어져 공통 전극층(CEL)과 제1 기판(110) 사이를 완전하게 충진한 것이 예시되어 있다. 충진층(500)은 표시 기판(300)과 회로 기판(100)의 합착 시, 유동성을 갖는 재료로서 이들 사이에 배치되고, 그 사이 공간을 충진할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 충진층(500)은 회로 기판(100) 및 표시 기판(300) 각각에서 서로 접합되는 면이 평탄해지도록 배치될 수 있다. 예를 들어, 제1 충진층이 회로 기판(100)의 제1 기판(110) 상에 배치되고, 제2 충진층이 표시 기판(300)의 공통 전극층(CEL) 상에 배치되어 이들의 상면을 평탄화할 수 있다. 이 경우, 표시 장치(10)는 회로 기판(100)과 표시 기판(300)이 합착된 부분에서 제1 충진층 및 제2 충진층 사이에 물리적 경계가 남을 수도 있다.
일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들은 각각 제2 반도체층(SEM2)이 서로 전기적으로 연결될 수 있다. 예를 들어, 공통 전극층(CEL)은 제2 반도체층(SEM2)과 동일한 재료를 포함하고, 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 제2 반도체층(SEM2)들은 각각 공통 전극층(CEL)과 일체화될 수 있다. 표시 기판(300)에서 복수의 제2 반도체층(SEM2)들은 공통 전극층(CEL)으로부터 일부분이 돌출되어 서로 이격된 패턴을 형성할 수 있다.
도면에서는 공통 전극층(CEL)이 제2 반도체층(SEM2)과 일체화된 것이 예시되어 있으나, 이에 제한되지 않는다. 상술한 바와 같이, 공통 전극층(CEL)은 제2 반도체층(SEM2)과 다른 재료를 포함하여 제2 반도체층(SEM2)과 일체화되지 않으면서 전기적으로 연결될 수도 있다.
공통 전극층(CEL)은 공통 전극 소자(ND)들 상에 배치된 제3 연결 전극(CNE3)과 전기적으로 연결되고, 회로 기판(100)의 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있다. 공통 전극층(CEL)의 일 면 중, 공통 전극 영역(CPA1, CPA2, CPA3) 상에는 절연층(INS)이 배치되지 않고, 해당 부분에는 제3 연결 전극(CNE3)이 직접 배치될 수 있다. 공통 전극층(CEL)은 표시 영역(DPA)에서 발광 소자(ED)들의 제2 반도체층(SEM2)과 전기적으로 연결되며, 공통 전극 영역(CPA1, CPA2, CPA3)에서 공통 전극 소자(ND)들의 제2 반도체층(SEM2) 및 제3 연결 전극(CNE3)과 전기적으로 연결될 수 있다. 공통 전극층(CEL)은 비표시 영역(NDA)에서 더미 소자(DE)들의 제2 반도체층(SEM2)과 전기적으로 연결될 수 있다.
발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 제2 반도체층(SEM2)은 공통적으로 공통 전극층(CEL)과 전기적으로 연결되나, 제1 반도체층(SEM1)은 발광 소자(ED)들만이 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있다. 예를 들어, 복수의 발광 소자(ED)들은 일 단이 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 통해 회로 기판(100)의 화소 전극(AE)과 전기적으로 연결될 수 있다. 발광 소자(ED)들은 타 단이 공통 전극층(CEL), 및 제3 연결 전극(CNE3)을 통해 회로 기판(100)의 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있다. 발광 소자(ED)들은 양 단이 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있고, 이로부터 전달된 전기 신호를 받아 활성층(MQW)에서 광을 방출할 수 있다. 제1 발광 소자(ED1)는 제1 활성층(MQW1)을 포함하여 제1 색의 적색광을 방출하고, 제2 발광 소자(ED2)는 제2 활성층(MQW2)을 포함하여 제2 색의 녹색광을 방출하고, 제3 발광 소자(ED3)는 제3 활성층(MQW3)을 포함하여 제3 색의 청색광을 방출할 수 있다.
이와 달리, 공통 전극 소자(ND)들 및 더미 소자(DE)들은 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되지 않거나, 연결되더라도 양 단이 서로 단락(Short)되어 광을 방출하지 않을 수 있다.
예를 들어, 공통 전극 소자(ND)들은 외면이 제3 연결 전극(CNE3)들에 의해 양 단이 단락(Short)될 수 있다. 제3 연결 전극(CNE3)은 공통 전극 소자(ND)의 측면 중 적어도 일부분 상에 배치되며, 적어도 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)과 동시에 접촉할 수 있다. 제3 연결 전극(CNE3)은 적어도 일부분이 제1 반도체층(SEM1)의 측면, 및 제2 반도체층(SEM2)의 측면과 각각 직접 접촉할 수 있다. 도면에서는 제3 연결 전극(CNE3)이 공통 전극 소자(ND)의 외면을 완전하게 덮은 것이 예시되어 있으나, 이에 제한되지 않는다. 제3 연결 전극(CNE3)은 공통 전극 소자(ND)의 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)과만 동시에 접촉하도록 배치될 수 있다. 공통 전극 소자(ND)는 제1 반도체층(SEM1)과 제2 반도체층(SEM2)이 단락됨에 따라, 공통 전극 연결부(CEP) 및 공통 전극층(CEL)으로부터 인가된 전기 신호가 공통 전극 소자(ND)의 활성층(MQW)으로 흐르지 않을 수 있다. 그에 따라, 공통 전극 소자(ND)에서는 광이 방출되지 않을 수 있다. 공통 전극층(CEL)이 발광 소자(ED)들의 공통 전극의 역할을 수행하고, 공통 전극 소자(ND)는 제3 연결 전극(CNE3)과 함께 공통 전극층(CEL)과 회로 기판(100)의 공통 전극 연결부(CEP)들을 연결하는 전극의 역할을 수행할 수 있다.
더미 소자(DE)들은 일 단이 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결되지 않아 광을 방출하지 않을 수 있다. 발광 소자(ED)들과 유사하게 더미 소자(DE)들은 제2 반도체층(SEM2)이 공통 전극층(CEL)과 전기적으로 연결될 수 있다. 더미 소자(DE)들의 제2 반도체층(SEM2)은 제3 연결 전극(CNE3)을 통해 공통 전극 연결부(CEP)와 전기적으로 연결되되, 제1 반도체층(SEM1)이 화소 회로부(PXC)와 전기적으로 연결되지 않을 수 있다. 발광 소자(ED)와 달리, 더미 소자(DE)들은 측면 및 제1 반도체층(SEM1)의 일 면이 각각 절연층(INS)에 의해 덮일 수 있다. 더미 소자(DE)의 제1 반도체층(SEM1)의 일면 상에는 제1 연결 전극(CNE1)이 배치되지 않고 절연층(INS)에 의해 덮이고, 더미 소자(DE)와 제1 기판(110) 사이에는 화소 전극(AE) 및 제2 연결 전극(CNE2)이 모두 배치되지 않을 수 있다. 그에 따라, 더미 소자(DE)에서는 광이 방출되지 않을 수 있다.
표시 장치(10)는 표시 기판(300)에서 표시 영역(DPA), 및 비표시 영역(NDA)에 무관하게 실질적으로 동일한 구조의 소자들이 배치될 수 있다. 상술한 바와 같이, 표시 영역(DPA)의 발광 소자(ED)들, 공통 전극 영역(CPA1, CPA2, CPA3)의 공통 전극 소자(ND)들, 및 비표시 영역(NDA)의 더미 소자(DE)들 각각은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)이 제3 방향(DR3)으로 적층된 구조를 가지며, 이들 각각은 서로 다른 활성층(MQW1, MQW2, MQW3)을 포함할 수 있다. 다만, 표시 영역(DPA)에 배치된 발광 소자(ED)들만이 양 단이 회로 기판(100)과 전기적으로 연결되어 광을 방출할 수 있다. 그 이외의 영역에 배치된 공통 전극 소자(ND)들과 더미 소자(DE)들은 그렇지 않을 수 있다.
표시 장치(10)의 제조 공정에서, 표시 기판(300)에 배치되는 발광 소자(ED)들은 공통 전극 소자(ND)들 및 더미 소자(DE)들과 함께 공통 전극층(CEL) 상에 형성될 수 있다. 표시 장치(10)는 표시 기판(300)에서 공통 전극층(CEL) 전면에 걸쳐 균일하게 반도체층들을 형성하므로, 공통 전극층(CEL) 상에서 적어도 표시 영역(DPA)에는 균일한 품질 및 밀도의 소자들을 형성할 수 있다. 그에 따라, 표시 장치(10)는 표시 영역(DPA)에 형성된 소자들을 선별하여 발광 소자(ED)로 형성하고, 그 이외의 영역에 형성된 소자들은 공통 전극 소자(ND) 또는 더미 소자(DE)로 남을 수 있다. 일 실시예에 따른 표시 장치(10)는 광을 방출하는 발광 소자(ED)들이 표시 영역(DPA)의 중심부와 비표시 영역(NDA)과의 경계에 인접한 영역 사이에서 균일한 품질 및 밀도를 가질 수 있고, 표시 품질이 향상될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 회로 기판(100), 및 베이스 기판(SUB)을 준비하는 단계(S10), 베이스 기판(SUB)의 공통 전극층(CEL) 상에 지지층(SPL)을 형성하고, 지지층(SPL)을 관통하는 복수의 홀(H1, H2, H3)들을 형성하여 복수의 홀(H1, H2, H3)들 내에 각각 복수의 반도체 소자(SCE1, SCE2, SCE3)들을 형성하는 단계(S20), 지지층(SPL)을 제거하고 복수의 반도체 소자들 상에 절연층(INS), 반사층(RL1, RL2) 및 연결 전극(CNE1, CNE2, CNE3)들을 형성하여 복수의 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 형성하는 단계(S30), 및 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들이 형성된 베이스 기판(SUB)과 회로 기판(100)을 합착하는 단계(S40)를 포함할 수 있다.
표시 장치(10)의 제조 방법은 회로 기판(100)과 표시 기판(300)을 각각 준비한 뒤, 이들을 서로 합착하는 공정을 포함할 수 있다. 표시 기판(300)의 제조 공정에서, 베이스층(BL) 및 공통 전극층(CEL)을 포함하는 베이스 기판(SUB)을 준비하고, 그 상에 복수의 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 형성하는 공정이 수행될 수 있다. 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들은 공통 전극층(CEL) 상에 전면적으로 반도체 소자(도 15의 'SCE')들이 형성되고, 이들 중 일부는 발광 소자(ED)가 되고, 다른 일부는 공통 전극 소자(ND)들, 및 더미 소자(DE)들이 될 수 있다. 반도체 소자(SCE1, SCE2, SCE3)들을 공통 전극층(CEL)의 영역에 무관하게 전면적으로 형성하므로, 공통 전극층(CEL) 중 표시 영역(DPA)에 형성되는 발광 소자(ED)들은 위치에 무관하게 균일한 품질 및 밀도를 가질 수 있다. 이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 방법에 대하여 자세하게 설명하기로 한다.
도 12 내지 도 28은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다. 도 12 내지 도 28은 도 8에 도시된 표시 장치(10)의 일 단면을 기준으로 제조 공정을 순서대로 도시하고 있다.
먼저, 도 12를 참조하면, 회로 기판(100), 및 표시 기판(300) 형성을 위한 베이스 기판(SUB)을 준비(S10)한다. 회로 기판(100)은 화소 회로부(PXC)들을 포함하는 제1 기판(110), 및 제1 기판(110)의 일 면 상에 형성된 화소 전극(AE) 및 공통 전극 연결부(CEP)를 포함한다. 도면으로 도시하지 않았으나, 회로 기판(100)의 구조에 대한 설명은 상술한 바와 동일하다.
베이스 기판(SUB)은 제2 기판(210), 제2 기판(210) 상에 배치된 베이스층(BL), 및 베이스층(BL) 상에 배치된 공통 전극층(CEL)을 포함한다. 제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 제한되지 않으며, 제2 기판(210)은 GaAs기판 등 반도체 기판일 수도 있다. 이하에서는 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
제2 기판(210) 상에 배치된 베이스층(BL) 및 공통 전극층(CEL)은 상술한 바와 동일하다. 공통 전극층(CEL)은 n형 반도체이고, 베이스층(BL)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 예를 들어, 공통 전극층(CEL)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 베이스층(BL)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 도면에서는 베이스층(BL)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 베이스층(BL)은 공통 전극층(CEL)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
후술하는 반도체층들과 함께 베이스층(BL) 및 공통 전극층(CEL)은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
다음으로, 도 13 내지 도 20을 참조하면, 베이스 기판(SUB)의 공통 전극층(CEL) 상에 지지층(SPL)을 형성하고, 지지층(SPL)을 관통하는 복수의 홀(H1, H2, H3)들을 형성하여 홀(H1, H2, H3) 내에 복수의 반도체 소자(SCE1, SCE2, SCE3)들을 형성(S20)한다. 홀(H1, H2, H3) 내에 형성되는 반도체 소자(SCE1, SCE2, SCE3)들은 각각 홀(H1, H2, H3)에 의해 노출된 공통 전극층(CEL) 상에 형성되고, 이들은 후속 공정에서 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들을 형성할 수 있다.
지지층(SPL)은 공통 전극층(CEL) 상에 전면적으로 배치될 수 있다. 지지층(SPL)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함하고, 반도체 소자(SCE1, SCE2, SCE3)들을 형성하기 위한 공정의 마스크의 기능을 수행할 수 있다.
지지층(SPL)이 배치되면, 지지층(SPL)을 관통하는 복수의 홀(H1, H2, H3)들을 형성하고 홀(H1, H2, H3) 내에 반도체 소자(SCE1, SCE2, SCE3)들을 형성한다. 상술한 바와 같이, 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 각각은 부분적으로 서로 다른 재료의 활성층(MQW1, MQW2, MQW3)을 포함한다. 반도체 소자(SCE1, SCE2, SCE3)의 형성 공정은 동일한 재료의 활성층(MQW1, MQW2, MQW3)을 포함하는 소자들을 동시에 형성하고, 다른 재료의 활성층(MQW1, MQW2, MQW3)을 포함하는 소자들은 다른 공정에서 형성하는 공정으로 수행될 수 있다.
먼저, 제3 색의 청색광을 방출하는 제3 활성층(MQW3)을 포함하는 제3 반도체 소자(SCE3)들을 형성한다. 도 14 및 도 15에 도시된 바와 같이, 지지층(SPL)의 일부를 식각(etching)하여 지지층(SPL)을 관통하는 복수의 제1 홀(H1)들을 형성하고, 제1 홀(H1)들 내에 각각 복수의 제3 반도체 소자(SCE3)들을 형성한다. 복수의 제1 홀(H1)들은 서로 이격되도록 형성된다. 제1 홀(H1)들의 이격된 간격 및 폭 등은 표시 기판(300)에 배치되는 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 배치 및 크기에 맞춰 설정될 수 있다. 즉, 제1 홀(H1)들 사이의 간격은 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 중 제3 활성층(MQW3)을 포함하는 소자의 폭 및 이들 사이의 간격과 동일할 수 있다.
반도체 소자(SCE1, SCE2, SCE3)의 형성 공정은 베이스층(BL) 및 공통 전극층(CEL)의 형성 공정과 같이 에피택셜 성장법을 통해 수행될 수 있다. 제1 홀(H1)에 의해 공통 전극층(CEL)의 상면이 노출되면, 공통 전극층(CEL) 상에 전구체 물질을 주입하여 반도체 결정을 성장시킨다. 공통 전극층(CEL) 상에 배치되는 제2 반도체층(SEM2)은 공통 전극층(CEL)과 실질적으로 동일한 재료를 포함하며, 공통 전극층(CEL)의 반도체 결정이 성장하여 형성될 수 있다. 그에 따라, 제2 반도체층(SEM2)은 공통 전극층(CEL)과 일체화되어 형성될 수 있다.
이어, 초격자층(SLT), 제3 활성층(MQW3), 전자 저지층(EBL), 및 제1 반도체층(SEM1)을 순차적으로 성장시켜 제3 반도체 소자(SCE3)를 형성한다. 본 공정에서는 제3 활성층(MQW3)을 갖는 제3 반도체 소자(SCE3)들 만이 형성되고, 이후의 반복된 공정에서 제2 활성층(MQW2), 또는 제1 활성층(MQW1)을 포함하는 반도체 소자(SCE1, SCE2)들이 형성될 수 있다.
도 16 및 도 17에 도시된 바와 같이, 지지층(SPL)의 일부를 식각(etching)하여 지지층(SPL)을 관통하는 복수의 제2 홀(H2)들을 형성하고, 제2 홀(H2)들 내에 각각 제2 색의 녹색광을 방출하는 제2 활성층(MQW2)을 포함하는 제2 반도체 소자(SCE2)들을 형성한다. 복수의 제2 홀(H2)들은 서로 이격되도록 형성된다. 제2 홀(H2)들의 이격된 간격 및 폭 등은 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 중 제2 활성층(MQW2)을 포함하는 소자의 폭 및 이들 사이의 간격과 동일할 수 있다. 제2 홀(H2)에 의해 노출된 공통 전극층(CEL) 상에 제2 반도체층(SEM2), 초격자층(SLT), 제2 활성층(MQW2), 전자 저지층(EBL), 및 제1 반도체층(SEM1)을 순차적으로 성장시켜 제2 반도체 소자(SCE2)를 형성한다.
제2 반도체 소자(SCE2)를 형성하는 공정은 제3 반도체 소자(SCE2)를 형성하는 공정과 다른 전구체 물질 및 공정 조건으로 수행될 수 있다. 제2 반도체 소자(SCE2)와 제3 반도체 소자(SCE3)는 각각 제2 활성층(MQW2) 및 제3 활성층(MQW3)을 포함하고, 상술한 바와 같이 이들은 서로 다른 도핑 농도, 인듐(In)의 함량 등을 포함할 수 있다. 표시 장치(10)의 제조 공정에서는 동일한 과정의 반도체 소자(SCE1, SCE2, SCE3) 형성 공정이 반복되되, 각 공정에서의 공정 조건은 부분적으로 상이할 수 있다.
다음으로, 도 18 및 도 19에 도시된 바와 같이, 지지층(SPL)의 일부를 식각(etching)하여 지지층(SPL)을 관통하는 복수의 제3 홀(H3)들을 형성하고, 제3 홀(H3)들 내에 각각 제1 색의 적색광을 방출하는 제1 활성층(MQW1)을 포함하는 제1 반도체 소자(SCE1)들을 형성한다. 복수의 제3 홀(H3)들은 서로 이격되도록 형성된다. 제3 홀(H3)들의 이격된 간격 및 폭 등은 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들 중 제1 활성층(MQW1)을 포함하는 소자의 폭 및 이들 사이의 간격과 동일할 수 있다. 제3 홀(H3)에 의해 노출된 공통 전극층(CEL) 상에 제2 반도체층(SEM2), 초격자층(SLT), 제1 활성층(MQW1), 전자 저지층(EBL), 및 제1 반도체층(SEM1)을 순차적으로 성장시켜 제1 반도체 소자(SCE1)를 형성한다. 제1 반도체 소자(SCE1)의 형성 공정은 제2 반도체 소자(SCE2) 및 제3 반도체 소자(SCE2)의 형성 공정과 각각 다를 수 있다.
이어, 도 20에 도시된 바와 같이, 지지층(SPL)을 제거하여 공통 전극층(CEL) 상에 복수의 반도체 소자(SCE1, SCE2, SCE3)들을 형성할 수 있다.
상기 공정에서, 반도체 소자(SCE1, SCE2, SCE3)들 각각은 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법은 전구체 물질을 주입하여 반도체 결정을 성장시키는 방식으로 수행되는데, 공통 전극층(CEL) 상에서 특정 영역, 예컨대 표시 영역(DPA)에만 반도체 소자(SCE1, SCE2, SCE3)들을 형성하는 경우, 해당 영역에만 전구체 물질을 주입하면 각 영역 내에서 위치에 따라 반도체 소자(SCE1, SCE2, SCE3)들의 품질 및 밀도에 차이가 발생할 수 있다. 이 경우, 공통 전극층(CEL) 전면에 전구체 물질을 주입하는 것이 아니기 때문에, 특정 영역의 중심부와 그 외곽부에서는 주입된 전구체 물질의 농도에 차이가 발생할 수 있고, 이는 형성된 반도체 소자(SCE1, SCE2, SCE3)의 품질 및 농도 차이를 유발할 수 있다. 반면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 공통 전극층(CEL) 상에 위치에 무관하게 전면적으로 반도체 소자(SCE1, SCE2, SCE3)를 형성한 뒤, 이들 중 일부 영역에 배치된 반도체 소자(SCE1, SCE2, SCE3)들만으로 발광 소자(ED)를 형성한다. 그에 따라, 비교적 품질 및 농도가 균일한 영역에 형성된 반도체 소자(SCE1, SCE2, SCE3)들을 선택한다면 표시 기판(300)에 배치된 발광 소자(ED)들의 품질이 균일해질 수 있다.
다음으로, 도 21 내지 도 26을 참조하면, 반도체 소자(SCE1, SCE2, SCE3)들 상에 절연층(INS), 반사층(RL1, RL2) 및 연결 전극(CNE1, CNE2, CNE3)을 형성하여 발광 소자(ED), 공통 전극 소자(ND) 및 더미 소자(DE)들을 형성(S30)한다. 발광 소자(ED)들은 제1 반도체층(SEM1) 상에 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 배치되고, 공통 전극 소자(ND)는 제3 연결 전극(CNE3)에 의해 덮이며, 더미 소자(DE)들은 절연층(INS)에 의해 완전하게 덮일 수 있다. 본 공정에서 공통 전극층(CEL) 상에 특정 영역에 따라 반도체 소자(SCE1, SCE2, SCE3)들 상에 배치되는 층들을 달리 구성함으로써, 반도체 소자(SCE1, SCE2, SCE3)들을 발광 소자(ED), 공통 전극 소자(ND) 및 더미 소자(DE)들로 구분할 수 있다.
먼저, 도 21 내지 도 24에 도시된 바와 같이, 반도체 소자(SCE1, SCE2, SCE3) 상에 절연층(INS), 제1 연결 전극(CNE1) 및 반사층(RL1, RL2)을 형성하여 발광 소자(ED)들을 형성한다. 절연층(INS)은 공통 전극층(CEL) 상에 전면적으로 배치되며 복수의 반도체 소자(SCE1, SCE2, SCE3)을 덮도록 형성된다. 절연층(INS)은 반도체층들과 달리 에피텍셜 성장법이 아닌 증착, 스퍼터링, 원자층 증착 공정 등을 통해 형성될 수 있다.
이어, 절연층(INS)이 덮는 반도체 소자(SCE1, SCE2, SCE3)들 중, 표시 영역(DPA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들의 상면 일부가 노출되도록 절연층(INS)의 일부를 제거한다. 절연층(INS)의 일부를 제거하는 공정을 마스크를 활용한 에칭 공정을 통해 수행될 수 있다. 상기 에칭 공정은 물질층들은 통상적인 에칭 공정으로서, 예를 들어 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 좌측에 배치된 제1 내지 제3 반도체 소자(SCE1, SCE2, SCE3)는 각각 표시 영역(DPA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들로서, 제1 반도체층(SEM1)의 상면 일부가 노출될 수 있다. 우측에 배치된 제1 내지 제3 반도체 소자(SCE1, SCE2, SCE3)는 각각 비표시 영역(NDA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들로서, 제1 반도체층(SEM1)의 상면이 노출되지 않을 수 있다.
이어, 제1 반도체층(SEM1)의 상면이 노출된 반도체 소자(SCE1, SCE2, SCE3)들의 상면에 각각 제1 연결 전극(CNE1)들을 형성한다. 제1 연결 전극(CNE1)은 포토 공정을 통해 공통 전극층(CEL) 상에 배치된 반도체 소자(SCE1, SCE2, SCE3)들 중 일부에 선택적으로 형성될 수 있다. 제1 연결 전극(CNE1)은 표시 영역(DPA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들 상에만 형성될 수 있고, 제1 연결 전극(CNE1)이 형성된 반도체 소자(SCE1, SCE2, SCE3)들은 발광 소자(ED)가 될 수 있다. 제1 연결 전극(CNE1)은 반도체 소자(SCE1, SCE2, SCE3)들의 노출된 제1 반도체층(SEM1) 상에 직접 배치될 수 있다.
이어, 공통 전극층(CEL) 상에 배치된 발광 소자(ED)들, 및 반도체 소자(SCE1, SCE2, SCE3)들의 외면 일부를 둘러싸는 반사층(RL1, RL2)을 형성한다. 반사층(RL1, RL2)은 절연층(INS) 상에서 발광 소자(ED)들 및 반도체 소자(SCE1, SCE2, SCE3)들의 측면 및 상면 일부에 배치될 수 있다. 제1 반사층(RL1)은 절연층(INS) 상에서 표시 영역(DPA)에 배치된 발광 소자(ED)들의 측면과 제1 연결 전극(CNE1)이 배치되지 않은 상면에 배치될 수 있다. 제2 반사층(RL2)은 비표시 영역(NDA)에 배치되는 반도체 소자(SCE1, SCE2, SCE3)들의 상면 및 측면 상에 배치될 수 있다.
이상의 공정을 통해 공통 전극층(CEL) 상에 배치된 반도체 소자(SCE1, SCE2, SCE3)들 중 표시 영역(DPA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들은 발광 소자(ED)를 형성할 수 있다. 이어, 비표시 영역(NDA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들을 공통 전극 소자(ND)와 더미 소자(DE)로 분류하며 공통 전극을 형성하는 공정이 수행된다.
도 25 및 도 26에 도시된 바와 같이, 발광 소자(ED)들 상에 제2 연결 전극(CNE2)을 형성하고 일부 반도체 소자(SCE1, SCE2, SCE3)들 상에 제3 연결 전극(CNE3)을 형성하여 공통 전극 소자(ND)와 더미 소자(DE)를 형성한다. 먼저, 비표시 영역(NDA)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들 중 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들의 외면을 노출하도록 절연층(INS) 및 제2 반사층(RL2) 일부를 제거하는 공정을 수행한다. 본 공정은 마스크를 활용한 에칭 공정을 통해 수행될 수 있다.
상기 에칭 공정에서 외면이 노출되지 않은 반도체 소자(SCE1, SCE2, SCE3)들은 각각 더미 소자(DE)로서 활성층(MQW1, MQW2, MQW3)의 재료에 따라 제1 내지 제3 더미 소자(DE1, DE2, DE3)들 중 어느 하나가 될 수 있다. 도면에서는 외면이 절연층(INS) 및 제2 반사층(RL2)에 의해 덮인 제1 더미 소자(DE1)가 형성된 것이 예시되어 있다. 이는 도 8의 구조를 기준으로 한 도면인 바, 공통 전극층(CEL) 상에는 제2 더미 소자(DE2) 및 제3 더미 소자(DE3)들이 더 배치될 수 있다.
이어, 발광 소자(ED1, ED2, ED3)들, 및 상기 에칭 공정에서 외면이 노출된 반도체 소자(SCE1, SCE2, SCE3)들 상에 각각 제2 연결 전극(CNE2) 및 제3 연결 전극(CNE3)을 형성한다. 제2 연결 전극(CNE2)은 발광 소자(ED)들 상에서 제1 연결 전극(CNE1)들 상에 직접 배치된다. 제3 연결 전극(CNE3)은 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들 상에 배치될 수 있다. 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들은 절연층(INS) 및 반사층(RL1, RL2)이 제거되어 반도체층들의 외면이 노출되고, 제3 연결 전극(CNE3)은 반도체 소자(SCE1, SCE2, SCE3)의 외면 및 측면에 배치될 수 있다. 제3 연결 전극(CNE3)은 적어도 반도체 소자(SCE1, SCE2, SCE3)의 제1 반도체층(SEM1) 및 제2 반도체층(SEM2)과 접촉하도록 배치되고, 해당 반도체 소자(SCE1, SCE2, SCE3)는 양 단이 단락된 공통 전극 소자(ND)가 될 수 있다.
제3 연결 전극(CNE3)에 의해 단락된 반도체 소자(SCE1, SCE2, SCE3)들은 각각 공통 전극 소자(ND)로서 활성층(MQW1, MQW2, MQW3)의 재료에 따라 제1 내지 제3 공통 전극 소자(ND1, ND2, ND3)들 중 어느 하나가 될 수 있다. 도면에서는 제2 공통 전극 소자(ND2) 및 제3 공통 전극 소자(ND3)가 예시되어 있다. 이는 도 8의 구조를 기준으로 한 도면인 바, 공통 전극층(CEL) 상에는 제1 공통 전극 소자(ND1)가 더 배치될 수 있다.
이상의 공정을 통해 제2 기판(210) 상에 배치된 표시 기판(300)이 제조될 수 있다. 이어, 준비된 회로 기판(100)과 표시 기판(300)을 합착하여 표시 장치(10)를 제조할 수 있다.
도 27을 참조하면, 회로 기판(100)과 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들이 형성된 표시 기판(300)을 합착(S40)한다. 제2 기판(210) 상에 형성된 표시 기판(300)은 회로 기판(100)의 표시 기판 영역(DSA) 상에 배치될 수 있다. 본 공정에서, 제2 기판(210) 및 표시 기판(300)은 회로 기판(100) 상에서 발광 소자(ED)들이 회로 기판(100)의 화소 전극(AE)과 대응되도록 정렬될 수 있다. 표시 영역(DPA)에 배치된 제2 연결 전극(CNE2)이 화소 전극(AE)과 두께 방향으로 중첩하고, 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 제3 연결 전극(CNE3)이 공통 전극 연결부(CEP)와 두께 방향으로 중첩하도록 정렬될 수 있다.
제2 기판(210) 및 표시 기판(300)이 회로 기판(100)과 정렬되면, 이들 사이에 충진층(500)을 배치하며 표시 기판(300)과 회로 기판(100)을 합착한다. 일 예로, 충진층(500)은 표시 기판(300)과 회로 기판(100)이 정렬되어 연결 전극(CNE1, CNE2, CNE3)들이 화소 전극(AE) 및 공통 전극 연결부(CEP)와 접촉되면, 표시 기판(300)과 회로 기판(100) 사이 공간을 채우도록 충진층(500)의 재료가 주입될 수 있다. 이후, 주입된 충진층(500)의 재료가 경화되면 표시 기판(300)과 회로 기판(100)이 상호 합착될 수 있다. 다만, 이에 제한되지 않으며, 상술한 바와 같이 회로 기판(100)과 표시 기판(300)의 합착 공정은 각각 충진층(500)의 재료가 제1 기판(110) 및 공통 전극층(CEL) 상에 배치되어 상면이 평탄해진 뒤, 이들을 서로 부착하는 방식으로 합착될 수도 있다.
표시 기판(300)의 발광 소자(ED)들 상에 배치된 제2 연결 전극(CNE2)은 화소 전극(AE)과 직접 접촉하고, 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 제3 연결 전극(CNE3)은 공통 전극 연결부(CEP)와 직접 접촉할 수 있다. 회로 기판(100)과 표시 기판(300)이 합착되면, 발광 소자(ED)들은 양 단이 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있다.
다음으로, 도 28을 참조하면, 표시 기판(300)의 베이스층(BL) 상에 배치된 제2 기판(210)을 제거하여 표시 장치(10)를 제조할 수 있다. 일 실시예에 따른 표시 장치(10)의 제조 방법은 공통 전극층(CEL) 상에 전면적으로 반도체 소자(SCE1, SCE2, SCE3)들을 형성한 뒤, 이들을 발광 소자(ED), 공통 전극 소자(ND) 및 더미 소자(DE)로 형성하는 공정을 포함할 수 있다. 그에 따라, 표시 장치(10)는 표시 기판(300)의 영역 중 표시 영역(DPA)에 배치된 발광 소자(ED)들이 균일한 품질 및 농도를 갖도록 형성될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 29는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제3 연결 전극(CNE3)의 하부에 배치된 공통 전극 소자(ND)가 제2 반도체층(SEM2)만을 포함할 수도 있다. 공통 전극 소자(ND)는 제3 연결 전극(CNE3)과 함께 발광 소자(ED)들의 공통 전극인 공통 전극층(CEL)과 공통 전극 연결부(CEP)를 전기적으로 연결하는 전극의 역할을 할 수 있다. 공통 전극 소자(ND)는 제1 반도체층(SEM1)과 제2 반도체층(SEM2)이 제3 연결 전극(CNE3)에 의해 단락됨에 따라, 하나의 도전 패턴의 역할을 할 수 있다. 즉, 공통 전극 소자(ND)는 제3 연결 전극(CNE3)과 공통 전극층(CEL) 사이에서 도전성을 갖는다면 그 구조를 달라질 수 있다.
공통 전극 소자(ND)는 제2 반도체층(SEM2)만을 포함할 수 있고, 제1 반도체층(SEM1), 초격자층(SLT), 활성층(MQW), 및 전자 저지층(EBL)이 생략될 수 있다. 공통 전극 소자(ND)가 제2 반도체층(SEM2)만을 포함하더라도, 이와 동일한 공정에서 형성되는 발광 소자(ED)들의 활성층(MQW)의 재료에 따라 제2 반도체층(SEM2)의 재료가 상이할 수 있다. 예를 들어, 제1 활성층(MQW1)을 포함하는 제1 발광 소자(ED1)와 동일한 공정에서 형성된 제1 공통 전극 소자(ND1)는 제1 발광 소자(ED1)의 제2 반도체층(SEM2)과 동일한 재료를 포함하고, 제2 활성층(MQW2)을 포함하는 제2 발광 소자(ED2)와 동일한 공정에서 형성된 제2 공통 전극 소자(ND2)는 제2 발광 소자(ED2)의 제2 반도체층(SEM2)과 동일한 재료를 포함할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 제2 반도체층(SEM2)이 서로 다른 재료를 포함할 수 있으므로, 제1 공통 전극 소자(ND1)와 제2 공통 전극 소자(ND2)도 서로 다른 재료의 제2 반도체층(SEM2)을 포함할 수 있다. 이와 유사하게 제3 공통 전극 소자(ND3)도 제1 공통 전극 소자(ND1) 및 제2 공통 전극 소자(ND2)와 각각 다른 재료의 제2 반도체층(SEM2)을 포함할 수 있다.
공통 전극 소자(ND)가 제2 반도체층(SEM2)만을 포함함에 따라, 제3 연결 전극(CNE3)은 공통 전극 소자(ND)의 단락을 위한 배치를 갖지 않을 수 있다. 예를 들어, 제3 연결 전극(CNE3)은 제2 반도체층(SEM2)의 일 면 상에 배치되고, 공통 전극층(CEL) 및 제2 반도체층(SEM2)의 측면과 직접 접촉하지 않을 수 있다.
상술한 바와 같이, 표시 기판(300)은 공통 전극층(CEL)의 일 면으로부터 발광 소자(ED)들 및 공통 전극 소자(ND)들 상에 배치된 연결 전극(CNE1, CNE2, CNE3)들의 하면의 높이가 동일할 수 있다. 공통 전극 소자(ND)가 제2 반도체층(SEM2)만을 포함하는 실시예에서, 제3 연결 전극(CNE3)의 두께는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 두께의 합보다 클 수 있다. 일 예로, 제3 연결 전극(CNE3)의 두께는 발광 소자(ED)의 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제1 반도체층(SEM1), 제1 연결 전극(CNE1), 제2 연결 전극(CNE2)의 두께의 합과 동일할 수 있다. 본 실시예는 공통 전극 소자(ND)와 제3 연결 전극(CNE3)의 구조가 다른 점에서 도 8의 실시예와 차이가 있다. 표시 장치(10_1)는 제조 공정 중, 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들의 외면을 노출하는 식각 공정이 해당 반도체 소자(SCE1, SCE2, SCE3)들의 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제1 반도체층(SEM1)을 식각하는 공정으로 수행될 수 있다.
도 30 및 도 31은 도 29의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 30 및 도 31을 참조하면, 표시 장치(10_1)의 제조 공정 중, 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들을 식각하는 공정에서 해당 반도체 소자(SCE1, SCE2, SCE3)들의 외면을 노출하며 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제1 반도체층(SEM1)을 식각하는 에칭 공정을 통해 수행한다. 상기 에칭 공정에서 공통 전극 영역(CPA1, CPA2, CPA3)에 배치된 반도체 소자(SCE1, SCE2, SCE3)들은 제2 반도체층(SEM2)만이 남아 공통 전극 소자(ND)가 될 수 있다. 제3 연결 전극(CNE3)은 공통 전극 소자(ND)의 제2 반도체층(SEM2)의 일 면 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 적어도 제2 반도체층(SEM2)의 상면과 접촉하도록 배치될 수 있으며, 상술한 실시예와 같이 제2 반도체층(SEM2)의 측면 및 공통 전극층(CEL)의 일 면과 직접 접촉하도록 배치될 수도 있다.
도 32는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 기판(210)을 더 포함할 수 있다. 본 실시예는 표시 장치(10_2)의 제조 공정 중 표시 기판(300)이 형성된 제2 기판(210)을 제거하지 않은 점에서 상술한 실시예와 차이가 있다. 제2 기판(210)은 투명한 재질의 기판으로서, 사파이어 기판, 또는 유리 기판일 수 있다. 그에 따라, 제2 기판(210)이 배치되더라도 발광 소자(ED)에서 방출된 광들은 제2 기판(210)의 상면을 통해 출사될 수 있다. 상술한 실시예와 달리, 표시 기판(300)의 베이스층(BL) 상에 제2 기판(210)이 배치됨에 따라, 외부 충격에 대한 내구성이 향상될 수도 있다.
도 33 및 도 34는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도들이다.
도 33 및 도 34를 참조하면, 일 실시예에 따른 표시 장치(10_3, 10_4)는 표시 기판(300)이 베이스층(BL) 상에 배치된 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BM)를 더 포함할 수 있다. 도 33의 실시예는 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BM)들이 베이스층(BL) 상에 직접 배치되고, 도 34의 실시예는 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BM)들이 제2 기판(210) 상에 배치될 수 있다. 도 33 및 도 34의 실시예는 표시 기판(300) 상에 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BM)를 더 포함하는 점에서 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고, 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BM)에 대하여 중점적으로 설명하기로 한다.
차광 부재(BM)는 베이스층(BL) 상에 배치될 수 있다. 제3 차광 부재(BM)는 베이스층(BL) 상에 직접 배치되거나, 제2 기판(210)을 더 포함하는 실시예에서 제2 기판(210) 상에 직접 배치될 수 있다. 차광 부재(BM)는 표시 영역(DPA) 이외의 영역, 및 표시 영역(DPA) 중 발광 소자(ED)들이 배치되지 않은 영역에 배치되어 광의 투과를 차단할 수 있다. 차광 부재(BM)는 표시 영역(DPA)에서 발광 소자(ED)와 비중첩하며, 격자 형태로 배치될 수 있다. 차광 부재(BM)는
일 실시예에서 차광 부재(BM)는 유기 차광 물질을 포함할 수 있으며, 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다. 차광 부재(BM)는 차광성을 갖는 염료 또는 안료를 포함할 수 있으며, 블랙 매트릭스일 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 베이스층(BL) 상에 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들은 베이스층(BL) 상에 직접 배치되거나, 제2 기판(210)을 더 포함하는 실시예에서 제2 기판(210) 상에 직접 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)들 각각은 차광 부재(BM)들이 개구하는 영역에 대응되도록 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 서로 이격되어 배치될 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 컬러 필터(CF1, CF2, CF3)들은 서로 중첩하도록 배치될 수도 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 발광 소자(ED1)와 중첩하도록 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 발광 소자(ED2)와 중첩하고, 제3 컬러 필터(CF3)는 제3 발광 소자(ED3)와 중첩하도록 배치될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 차광 부재(BM)들이 개구하는 영역들을 채우도록 배치될 수 있으며, 일부분이 차광 부재(BM)들 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 컬러 필터(CF1, CF2, CF3)들은 차광 부재(BM)가 개구하는 영역 내에 배치될 수도 있다. 각 컬러 필터(CF1, CF2, CF3)들은 섬형의 패턴으로 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 각 컬러 필터(CF1, CF2, CF3)들은 표시 영역(DPA)에서 일 방향으로 연장된 선형의 패턴을 형성할 수도 있다.
일 실시예에서, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 각 컬러 필터(CF1, CF2, CF3)들은 발광 소자(ED)에서 방출된 광들 중 일부만을 투과시키고, 다른 광들은 투과를 차단할 수 있다. 일 실시예에 따른 표시 장치(10_2)는 발광 소자(ED)에서 방출된 광들이 컬러 필터(CF1, CF2, CF3)들을 투과하여 출사되므로, 색 순도가 더 향상될 수 있다.
몇몇 실시예에서, 서로 다른 컬러 필터(CF1, CF2, CF3)들은 서로 중첩하도록 배치될 수도 있다. 컬러 필터(CF1, CF2, CF3)들은 서로 다른 발광 소자(ED1, ED2, ED3)들이 이격된 사이 영역에서 부분적으로 서로 중첩할 수 있다. 예를 들어, 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)는 각각 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)와 중첩하도록 배치되며, 이들 사이의 영역에서 서로 중첩하도록 배치될 수 있다. 제1 컬러 필터(CF1)와 제2 컬러 필터(CF2)가 중첩하도록 배치된 부분은 제1 발광 소자(ED1)에서 방출된 적색광 및 제2 발광 소자(ED2)에서 방출된 녹색광의 투과를 각각 차단할 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들이 중첩하도록 배치된 실시예에서, 차광 부재(BM)는 생략될 수 있다. 표시 장치(10_2)는 컬러 필터(CF1, CF2, CF3)들이 중첩하도록 배치됨으로써, 별도의 차광 부재(BM)를 형성하는 공정이 생략되는 이점이 있다.
도 35는 일 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다. 도 36은 도 35의 표시 장치에서 표시 기판에 배치된 발광 소자들 및 더미 소자들의 상대적인 배치를 나타내는 평면도이다.
도 35 및 도 36을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 복수의 화소(PX)들 각각이 4개의 발광 소자(ED1, ED2, ED3, ED4)들을 포함하고, 복수의 발광 소자(ED)들, 및 공통 전극 소자(ND) 및 더미 소자(DE)들이 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어 배열되되, 가장 인접하여 이격된 소자는 제1 방향(DR1) 및 제2 방향(DR2) 사이의 대각선 방향(DD1, DD2)으로 이격될 수 있다. 본 실시예는 하나의 화소(PX)를 구성하는 발광 소자(ED)들의 개수, 및 발광 소자(ED)들의 배열이 다른 점에서 도 5의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
화소(PX)들 각각은 제1 색의 광을 방출하는 제1 발광 소자(ED1), 제2 색의 광을 방출하는 제2 발광 소자(ED2), 제3 색의 광을 방출하는 제3 발광 소자(ED3), 및 제2 색의 광을 방출하는 제4 발광 소자(ED4)를 포함할 수 있다. 표시 영역(DPA)에서, 제1 발광 소자(ED1)들과 제3 발광 소자(ED3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 제2 발광 소자(ED2)들과 제4 발광 소자(ED4)들도 제1 방향(DR1) 및 제2 방향(DR2)으로 교번하여 배치될 수 있다. 제1 발광 소자(ED1)들, 제2 발광 소자(ED2)들, 제3 발광 소자(ED3)들, 및 제4 발광 소자(ED4)들은 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각선 방향(DD1, DD2)으로 교번하여 배치될 수 있다. 대각선 방향(DD1, DD2)은 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 사선 방향일 수 있다.
예를 들어, 복수의 화소(PX)들 각각에서 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제1 방향(DR1) 일 측 및 제2 방향(DR2) 일 측 사이의 제1 대각 방향(DD1)으로 교번하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제1 대각 방향(DD1)으로 교번하여 배치될 수 있다. 복수의 화소(PX)들 각각에서 제1 발광 소자(ED1)와 제4 발광 소자(ED4)는 제1 방향(DR1) 일 측 및 제2 방향(DR2) 타 측 사이의 제2 대각 방향(DD2)으로 교번하여 배치되고, 제2 발광 소자(ED2)와 제3 발광 소자(ED3)는 제2 대각 방향(DD2)으로 교번하여 배치될 수 있다. 제1 대각 방향(DD1)과 상기 제2 대각 방향(DD2)은 서로 교차할 수 있다.
제4 발광 소자(ED4)는 제2 발광 소자(ED2)와 실질적으로 동일할 수 있다. 제4 발광 소자(ED4)는 제2 활성층(MQW2)을 포함하여 제2 색의 녹색광을 발광할 수 있으며, 제2 발광 소자(ED2)와 동일한 구조를 가질 수 있다소자(ED
일 실시예에서, 제1 발광 소자(ED1), 제2 발광 소자(ED2), 제3 발광 소자(ED3), 및 제4 발광 소자(ED4)는 서로 동일한 직경을 가질 수 있다. 예를 들어, 제1 발광 소자(ED1)의 제1 직경(WE1), 제2 발광 소자(ED2)의 제2 직경(WE2), 제3 발광 소자(ED3)의 제3 직경(WE3), 및 제4 발광 소자(ED4)의 제4 직경(WE4)은 각각 서로 동일할 수 있다. 도 5의 실시예의 경우에도, 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 직경이 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(ED1, ED2, ED3, ED4)들의 직경은 서로 다를 수도 있다.
서로 인접한 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(ED1)와 제2 발광 소자(ED2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(ED3)와 제4 발광 소자(ED4) 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(ED2)와 제3 발광 소자(ED3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(ED1)와 제4 발광 소자(ED4) 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(ED)들 사이의 간격은 발광 소자(ED)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다.
도면에서는 제1 발광 소자(ED1)가 제1 색의 적색을 발광하고, 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)가 제2 색의 녹색을 발광하며, 제3 발광 소자(ED3)가 제3 색의 청색을 발광하는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 발광 소자(ED1)가 제1 색의 적색을 발광하고, 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)가 제3 색의 청색을 발광하며, 제3 발광 소자(ED3)가 제2 색의 녹색을 발광할 수 있다. 또는 제1 발광 소자(ED1)가 제2 색의 녹색을 발광하고, 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)가 제1 색의 적색을 발광하며, 제3 발광 소자(ED3)가 제3 색의 청색을 발광할 수도 있다. 또는, 제4 발광 소자(ED4)가 제1 내지 제3 색과 다른 황색의 제4 색을 발광할 수도 있다. 황색의 제4 색은 중심 파장대역이 550nm 내지 600nm의 범위를 가질 수 있으나, 이에 제한되지 않는다.
공통 전극 소자(ND)들은 서로 다른 재료의 활성층(MQW)을 포함하는 제1 공통 전극 소자(ND1), 제2 공통 전극 소자(ND2), 제3 공통 전극 소자(ND3) 및 제4 공통 전극 소자(ND4)를 포함할 수 있다. 더미 소자(DE)들은 서로 다른 재료의 활성층(MQW)을 포함하는 제1 더미 소자(DE1), 제2 더미 소자(DE2), 제3 더미 소자(DE3) 및 제4 더미 소자(DE4)를 포함할 수 있다. 복수의 공통 전극 소자(ND)들, 및 더미 소자(DE)들 간의 배치 및 배열 등은 실질적으로 발광 소자(ED)들의 배치 및 배열 등과 동일할 수 있다. 서로 다른 공통 전극 소자(ND)들 및 서로 다른 더미 소자(DE)들 각각은 제1 방향(DR1), 제2 방향(DR2), 제1 대각 방향(DD1) 및 제2 대각 방향(DD2) 중 어느 하나의 방향으로 서로 이격될 수 있다.
도면에서는 제1 내지 제4 발광 소자(ED1, ED2, ED3, ED4)들 각각이 평면도 상 원형의 형상을 가진 것이 예시되어 있으나, 이에 제한되지 않는다. 상술한 바와 같이, 각 발광 소자(ED)들은 삼각형, 사각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
도 35 및 도 36에서는 제1 내지 제4 발광 소자(ED1, ED2, ED3, ED4)들 사이의 간격(DA1~DA4, DG1~DG4)이 각 발광 소자(ED1, ED2, ED3, ED4)들의 외곽부를 기준으로한 최단 간격으로 도시된 것이 예시되어 있다. 다만, 이에 제한되지 않는다. 발광 소자(ED1, ED2, ED3, ED4)들 사이의 간격(DA1~DA4, DG1~DG4)은 발광 소자(ED1, ED2, ED3, ED4)들의 중심을 기준으로 도시될 수도 있다.
도 37은 일 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 35 및 도 36에 더하여 도 37을 참조하면, 서로 인접한 제2 발광 소자(ED2)의 중심과 제4 발광 소자(ED4)의 중심 사이의 간격(DA1, DA3)은 서로 인접한 제1 발광 소자(ED1)의 중심과 제3 발광 소자(ED3)의 중심 사이의 간격(DA2, DA4)과 동일할 수 있다. 예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(ED2)의 중심과 제4 발광 소자(ED4)의 중심 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(ED1)의 중심과 제3 발광 소자(ED3)의 중심 사이의 제2 간격(DA2)과 동일할 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(ED2)의 중심과 제4 발광 소자(ED4)의 중심 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(ED1)의 중심과 제3 발광 소자(ED3)의 중심 사이의 제4 간격(DA4)과 동일할 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(ED1)의 중심과 제2 발광 소자(ED2)의 중심 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(ED3)의 중심과 제4 발광 소자(ED4)의 중심 사이의 제2 대각 간격(DG2)과 서로 동일할 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(ED2)의 중심과 제3 발광 소자(ED3)의 중심 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(ED1)의 중심과 제4 발광 소자(ED4)의 중심 사이의 제4 대각 간격(DG4)과 서로 동일할 수 있다.
본 실시예에서는 발광 소자(ED1, ED2, ED3, ED4)들의 중심 사이의 간격(DA1~DA4, DG1~DG4)들이 서로 동일한 경우를 예시하였으나, 이에 제한되지 않는다. 발광 소자(ED1, ED2, ED3, ED4)들의 중심 사이의 간격들도 도 35 및 도 36의 실시예를 참조하여 상술한 바와 유사하게 변형될 수 있다.
도 38은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다. 도 39는 도 38의 표시 장치의 일부분을 나타내는 단면도이다. 도 40은 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 발광 소자들의 상대적인 배치를 나타내는 평면도이다.
도 38 내지 도 40을 참조하면, 일 실시예에 따른 표시 장치(10_6, 10_7)는 각 발광 소자(ED1, ED2, ED3, ED4)들의 크기가 서로 다를 수 있다. 도 38 및 도 39의 표시 장치(10_6)는 제1 발광 소자(ED1)의 제1 직경(WE1)이 제2 발광 소자(ED2), 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)의 직경(WE2, WE3, WE4)보다 각각 더 크고, 제3 발광 소자(ED3)의 제3 직경(WE3)이 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)의 직경(WE2, WE4)보다 클 수 있다. 제2 발광 소자(ED2)의 제2 직경(WE2)은 제4 발광 소자(ED4)의 제4 직경(WE4)과 동일할 수 있다. 도 40의 실시예는 제1 발광 소자(ED1)의 제1 직경(WE1)이 제3 발광 소자(ED3)의 제3 직경(WE3)과 동일한 점에서 도 38 및 도 39의 실시예와 차이가 있다.
표시 장치(10_6, 10_7)의 제조 공정 중, 각 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들은 지지층(SPL)에 형성된 홀(H1, H2, H3)의 크기에 대응한 직경을 가질 수 있다. 표시 장치(10_6, 10_7)의 제조 공정에서, 지지층(SPL)에 형성된 홀(H1, H2, H3)의 직경을 서로 다르게 조절하여, 표시 기판(300)에 배치된 각 발광 소자(ED)들, 공통 전극 소자(ND)들, 및 더미 소자(DE)들의 직경을 조절할 수 있다.
그에 따라, 서로 인접한 발광 소자(ED)들 사이의 간격은 부분적으로 서로 다를 수 있다.
예를 들어, 제1 방향(DR1)으로 인접한 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 사이의 제1 간격(DA1)은 제1 방향(DR1)으로 인접한 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 사이의 제2 간격(DA2)보다 클 수 있다. 제2 방향(DR2)으로 인접한 제2 발광 소자(ED2)와 제4 발광 소자(ED4) 사이의 제3 간격(DA3)은 제2 방향(DR2)으로 인접한 제1 발광 소자(ED1)와 제3 발광 소자(ED3) 사이의 제4 간격(DA4)보다 클 수 있다. 또한, 제1 대각 방향(DD1)으로 인접한 제1 발광 소자(ED1)와 제2 발광 소자(ED2) 사이의 제1 대각 간격(DG1)은 제1 대각 방향(DD1)으로 인접한 제3 발광 소자(ED3)와 제4 발광 소자(ED4) 사이의 제2 대각 간격(DG2)과 다를 수 있다. 제2 대각 방향(DD2)으로 인접한 제2 발광 소자(ED2)와 제3 발광 소자(ED3) 사이의 제3 대각 간격(DG3)은 제2 대각 방향(DD2)으로 인접한 제1 발광 소자(ED1)와 제4 발광 소자(ED4) 사이의 제4 대각 간격(DG4)과 다를 수 있다.
제1 발광 소자(ED1)의 제1 직경(WE1)이 제3 발광 소자(ED3)의 제3 직경(WE3)보다 큰 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)보다 작고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)보다 클 수 있다. 다만, 이에 제한되지 않는다. 서로 인접한 발광 소자(ED)들 사이의 간격은 발광 소자(ED)들의 배치, 및 직경 등에 따라 서로 달라질 수도 있다. 예를 들어, 제1 발광 소자(ED1)의 제1 직경(WE1)이 제3 발광 소자(ED3)의 제3 직경(WE3)과 동일한 실시예에서, 제1 대각 간격(DG1)은 제2 대각 간격(DG2)과 같고, 제3 대각 간격(DG3)은 제4 대각 간격(DG4)과 같을 수 있다.
도면에서는 제1 발광 소자(ED1), 및 제3 발광 소자(ED3)가 각각 제1 색의 적색, 및 제3 색의 청색을 발광하고, 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)가 각각 제2 색의 녹색을 발광하는 경우를 예시하였으나, 이에 제한되지 않는다. 상술한 실시예들과 유사하게, 발광 소자(ED1, ED2, ED3, ED4)들의 직경, 이들 사이의 간격, 및 각 발광 소자(ED)들이 발광하는 광의 색 등은 다양하게 변형될 수 있다.
도 38 내지 도 40에서는 발광 소자(ED1, ED2, ED3, ED4)들 사이의 간격(DA1~DA4, DG1~DG4)으로서, 발광 소자(ED1, ED2, ED3, ED4)들의 외곽부를 기준으로 도시된 간격들을 예시하여 설명하였으나, 이에 제한되지 않는다. 도 37의 실시예와 유사하게, 도 38 내지 도 40에서 설명한 발광 소자(ED1, ED2, ED3, ED4)들 사이의 간격은 발광 소자(ED1, ED2, ED3, ED4)들의 중심을 기준으로 이들 사이의 간격을 비교하더라도, 동일하게 적용될 수 있다. 다만, 각 발광 소자(ED1, ED2, ED3, ED4)들의 직경이 서로 다른 실시예에서, 발광 소자(ED1, ED2, ED3, ED4)들의 외곽부를 기준으로 한 간격과 발광 소자(ED1, ED2, ED3, ED4)들의 중심을 기준으로 한 간격들의 대소 관계는 서로 다를 수도 있다.
도 41은 다른 실시예에 따른 표시 장치의 표시 기판 및 회로 기판의 일부분을 나타내는 평면도이다. 도 42는 도 41의 V-V'선을 따라 자른 단면도이다. 도 43은 도 41의 표시 장치의 제조 공정 중 일 단계를 나타내는 단면도이다.
도 41 내지 도 43을 참조하면, 일 실시예에 따른 표시 장치(10_8)는 얼라인 패턴(AM; AM1, AM2)을 더 포함할 수 있다. 표시 장치(10_8)는 회로 기판(100) 중 표시 기판 영역(DSA)에서 비표시 영역(NDA)에 배치된 제1 얼라인 패턴(AM1), 및 표시 기판(300) 중 비표시 영역(NDA)에 배치된 더미 소자(DE)들 상에 배치된 제2 얼라인 패턴(AM2)을 포함할 수 있다.
표시 장치(10_8)의 제조 공정에서, 표시 기판(300) 및 제2 기판(210)은 회로 기판(100)과 정렬된 상태로 상호 합착될 수 있다. 여기서, 표시 기판(300)의 발광 소자(ED)들이 회로 기판(100)의 화소 전극(AE)에 각각 대응되도록 정렬되는데, 이들은 얼라인 패턴(AM1, AM2)을 통해 상호 정렬될 수 있다. 회로 기판(100)은 제1 기판(110)의 비표시 영역(NDA)에 배치된 제1 얼라인 패턴(AM1)을 포함하고, 표시 기판(300)은 더미 소자(DE)들 중 적어도 어느 하나와 중첩하도록 배치된 제2 얼라인 패턴(AM2)을 포함할 수 있다. 제2 얼라인 패턴(AM2)은 더미 소자(DE)를 덮는 제2 반사층(RL2) 상에 직접 배치될 수 있다.
표시 장치(10_8)의 제조 공정에서, 회로 기판(100)과 표시 기판(300)은 제1 얼라인 패턴(AM1)과 제2 얼라인 패턴(AM2)이 서로 중첩하도록 정렬될 수 있다. 그 상태로 회로 기판(100)과 표시 기판(300)이 합착되면, 표시 장치(10_8)에서 제1 얼라인 패턴(AM1)과 제2 얼라인 패턴(AM2)은 서로 두께 방향으로 중첩할 수 있다. 도면에서는 제1 얼라인 패턴(AM1)과 제2 얼라인 패턴(AM2)이 서로 이격된 상태로 중첩하는 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 얼라인 패턴(AM1)과 제2 얼라인 패턴(AM2)은 서로 직접 맞닿을 수도 있다. 또한, 도면에서는 회로 기판(100)과 표시 기판(300)에 각각 하나의 제1 얼라인 패턴(AM1)과 하나의 제2 얼라인 패턴(AM2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다.
제1 얼라인 패턴(AM1)과 제2 얼라인 패턴(AM2)의 위치, 및 정렬은 복수의 발광 소자(ED)들 및 화소 전극(AE)들의 정렬, 및 제3 연결 전극(CNE3)과 공통 전극 연결부(CEP)의 정렬에 대응될 수 있다. 회로 기판(100)과 표시 기판(300)의 얼라인 패턴(AM1, AM2)들은 이들이 서로 정렬될 때 복수의 발광 소자(ED)들 및 화소 전극(AE)들이 서로 정렬될 수 있는 위치에 배치될 수 있다. 표시 장치(10_8)는 얼라인 패턴(AM1, AM2)들을 더 포함하여 회로 기판(100) 및 표시 기판(300)들을 정밀하게 정렬할 수 있고, 제2 연결 전극(CNE2)과 화소 전극(AE)의 정렬 불량 및 접촉 불량 등을 방지할 수 있다.
도 44는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 44는 도 5의 일 화소(PX)에 포함된 화소 회로도의 일 예가 도시되어 있다.
도 44를 참조하면, 발광 소자(ED)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(ED)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(ED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
발광 소자(ED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 배선(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광 소자(ED)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 배선(VDL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 제1 스캔 배선(SCL1)의 제1 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 스캔 배선(SCL1)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 배선(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제2 스캔 배선(SCL2)의 제2 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제2 스캔 배선(SCL2)에 접속되고, 제1 전극은 초기화 전압 배선(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 제한되지 않는다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 44에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 45는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 46은 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 47은 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 45를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 46을 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 47을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 48 및 도 49는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 48 및 도 49를 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 회로 기판
300: 표시 기판
ED: 발광 소자 ND: 공통 전극 소자
DE: 더미 소자
SCE1, SCE2, SCE3: 반도체 소자
CNE1, CNE2, CNE3: 연결 전극
AE: 화소 전극
CEP: 공통 전극 연결부

Claims (20)

  1. 제1 기판 상에 서로 이격되어 배치된 복수의 화소 전극들 및 공통 전극 연결부;
    상기 화소 전극들 상에 배치된 복수의 발광 소자들;
    상기 공통 전극 연결부 상에 배치된 복수의 공통 전극 소자들; 및
    상기 발광 소자들과 상기 공통 전극 소자들 상에 배치된 공통 전극층을 포함하고,
    상기 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 공통 전극 소자들은 각각 적어도 상기 제2 반도체층을 포함하며,
    상기 공통 전극층은 상기 제2 반도체층과 동일한 재료를 포함하여 상기 발광 소자들의 상기 제2 반도체층 및 상기 공통 전극 소자들의 상기 제2 반도체층과 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 공통 전극 소자들 각각은 상기 제2 반도체층의 일 면 상에 배치된 상기 활성층, 및 상기 활성층 상에 배치된 상기 제1 반도체층을 포함하고,
    상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고,
    상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자들의 상기 제1 반도체층 일 면 상에 배치된 제1 연결 전극,
    상기 제1 연결 전극과 상기 화소 전극 사이에 배치된 제2 연결 전극, 및
    상기 공통 전극 소자들 상에 배치된 제3 연결 전극을 더 포함하고,
    상기 제2 연결 전극은 상기 화소 전극들 각각과 직접 접촉하고,
    상기 제3 연결 전극은 상기 공통 전극 연결부와 직접 접촉하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 연결 전극은 상기 공통 전극 소자의 측면 상에 배치되어 상기 제1 반도체층 및 상기 제2 반도체층과 각각 직접 접촉하는 표시 장치.
  5. 제2 항에 있어서,
    상기 발광 소자는 상기 제1 활성층 및 상기 제2 활성층과 다른 제3 활성층을 포함하여 제3 색의 광을 방출하는 제3 발광 소자를 더 포함하고,
    상기 공통 전극 소자는 상기 제3 활성층을 포함하는 제3 공통 전극 소자를 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 공통 전극 소자들의 상기 제2 반도체층 상에 직접 배치되고 상기 공통 전극 연결부와 직접 접촉하는 연결 전극을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 발광 소자들의 측면을 둘러싸고 일부분이 상기 공통 전극층 상에 직접 배치된 절연층,
    상기 절연층 상에서 상기 발광 소자들을 측면을 둘러싸는 반사층, 및
    상기 공통 전극층 상에 배치되고 언도프드 반도체를 포함하는 베이스층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층을 포함하고 상기 제1 기판 상에 배치된 복수의 더미 소자들을 더 포함하고,
    상기 더미 소자들은 외면이 상기 절연층에 의해 덮인 표시 장치.
  9. 제8 항에 있어서,
    상기 더미 소자는 상기 제2 반도체층이 상기 공통 전극층과 연결되되 상기 화소 전극과 전기적으로 연결되지 않는 표시 장치.
  10. 제8 항에 있어서,
    상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고,
    상기 더미 소자는 상기 제1 활성층을 포함하는 제1 더미 소자, 및 상기 제2 활성층을 포함하는 제2 더미 소자를 포함하는 표시 장치.
  11. 제8 항에 있어서,
    상기 복수의 더미 소자들 각각은 상기 제1 기판과 이격되어 배치된 표시 장치.
  12. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 표시 영역에서 상기 제1 기판 상에 서로 이격되어 배치된 복수의 화소 전극들;
    상기 비표시 영역 중 상기 표시 영역의 일 측에 배치된 공통 전극 영역에서 상기 제1 기판 상에 배치된 복수의 공통 전극 연결부들;
    상기 화소 전극들 상에 각각 대응되어 배치된 복수의 발광 소자들;
    상기 공통 전극 연결부 상에 각각 대응되어 배치된 복수의 공통 전극 소자들;
    상기 표시 영역 및 상기 비표시 영역에서 상기 발광 소자들과 상기 공통 전극 소자들 상에 배치된 공통 전극층; 및
    상기 발광 소자들과 상기 화소 전극들 사이, 및 상기 공통 전극 소자들과 상기 공통 전극 연결부들 사이에 배치된 복수의 연결 전극들을 포함하고,
    상기 연결 전극 중 적어도 일부는 상기 공통 전극 소자들의 측면 상에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자, 및 상기 공통 전극 소자들 각각은 p형 반도체를 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되고 n형 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 공통 전극 소자 상에 배치된 상기 연결 전극은 상기 공통 전극 소자의 상기 제1 반도체층 및 상기 제2 반도체층과 각각 접촉하는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 제1 활성층을 포함하여 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 활성층과 다른 제2 활성층을 포함하여 제2 색의 광을 방출하는 제2 발광 소자를 포함하고,
    상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 비표시 영역 중 상기 공통 전극 영역 이외의 영역에 배치되고 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층을 포함하는 복수의 더미 소자들을 더 포함하고,
    상기 더미 소자는 상기 제1 활성층을 포함하는 제1 더미 소자, 및 상기 제2 활성층을 포함하는 제2 더미 소자를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 공통 전극층은 n형 반도체를 포함하여 상기 발광 소자들, 상기 공통 전극 소자들, 및 상기 더미 소자들의 상기 제2 반도체층과 일체화된 표시 장치.
  17. n형 반도체를 포함하는 공통 전극층 상에 지지층을 형성하고 상기 지지층을 관통하는 복수의 홀들을 형성하여 상기 홀 내에 p형 반도체인 제1 반도체층, n형 반도체인 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 복수의 반도체 소자들을 형성하는 단계;
    상기 복수의 반도체 소자들 및 상기 공통 전극층을 덮는 절연층을 형성하고, 상기 절연층의 일부를 제거하여 상기 반도체 소자들 중 일부의 상기 제1 반도체층 상면을 노출하여 복수의 발광 소자들을 형성하는 단계;
    상기 발광 소자들의 노출된 상기 제1 반도체층 상에 제1 연결 전극을 형성하고, 상기 절연층 상에 배치되어 상기 발광 소자들 및 상기 반도체 소자들의 측면을 둘러싸는 반사층을 형성하는 단계;
    상기 절연층 및 상기 반사층의 일부를 제거하여 상기 반도체 소자들 중 다른 일부의 외면을 노출하여 복수의 공통 전극 소자들을 형성하는 단계;
    상기 제1 연결 전극 상에 배치되는 제2 연결 전극, 및 적어도 상기 공통 전극 소자들의 측면 상에 배치되는 제3 연결 전극을 형성하는 단계; 및
    상기 발광 소자들 및 상기 공통 전극 소자들을 복수의 화소 전극 및 공통 전극 연결부를 포함하는 회로 기판 상에 배치하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 공통 전극 소자들을 형성하는 단계에서, 상기 반도체 소자들 중 다른 일부는 상기 절연층 및 상기 반사층이 제거되지 않고 복수의 더미 소자들을 형성하고,
    상기 제3 연결 전극 상기 공통 전극 소자들의 적어도 측면에 배치되어 상기 제1 반도체층 및 상기 제2 반도체층과 각각 직접 접촉하는 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 반도체 소자는 제1 활성층을 포함하는 제1 반도체 소자, 및 제2 활성층을 포함하는 제2 반도체 소자를 포함하고,
    상기 반도체 소자들을 형성하는 단계는,
    상기 지지층을 관통하는 제1 홀을 형성하고 상기 제1 홀에 의해 노출된 상기 공통 전극층 상에 상기 제2 반도체 소자를 형성하는 단계; 및
    상기 지지층을 관통하는 제2 홀을 형성하고 상기 제2 홀에 의해 노출된 상기 공통 전극층 상에 상기 제1 반도체 소자를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자는 상기 제1 활성층을 포함하는 제1 발광 소자, 및 상기 제2 활성층을 포함하는 제2 발광 소자를 포함하고,
    상기 공통 전극 소자는 상기 제1 활성층을 포함하는 제1 공통 전극 소자, 및 상기 제2 활성층을 포함하는 제2 공통 전극 소자를 포함하는 표시 장치의 제조 방법.
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