KR20220149858A - 표시 장치 - Google Patents

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조주완
송대호
양병춘
이태희
전형일
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 복수의 화소 회로부들을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역에 배치되어 상기 화소 회로부들에 각각 전기적으로 연결된 복수의 발광 소자들, 상기 복수의 발광 소자들에 각각 대응하여 형성되고, 상기 발광 소자들의 상면 일부가 함몰된 복수의 홈부들, 상기 제1 기판 상에서 상기 비표시 영역에 배치되고, 상기 복수의 발광 소자들과 전기적으로 연결된 연결 전극, 및 상기 복수의 발광 소자들에 대응하여 배치되고, 일부분이 상기 홈부 내에 배치된 복수의 출광 패턴들을 포함하고, 상기 출광 패턴은 상기 홈부 내에서 상기 발광 소자와 접촉하는 제1 면, 상기 제1 면과 대향하는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면인 제3 면을 포함하고, 상기 제2 면은 외면이 곡률진 형상을 갖는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자들을 포함하며 단위 면적 당 많은 수의 발광 영역을 포함하는 초고해상도 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 출광 구조물을 포함하여 인접한 발광 영역에서 출광된 광이 서로 혼색되지 않는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 복수의 화소 회로부들을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역에 배치되어 상기 화소 회로부들에 각각 전기적으로 연결된 복수의 발광 소자들, 상기 복수의 발광 소자들에 각각 대응하여 형성되고, 상기 발광 소자들의 상면 일부가 함몰된 복수의 홈부들, 상기 제1 기판 상에서 상기 비표시 영역에 배치되고, 상기 복수의 발광 소자들과 전기적으로 연결된 연결 전극, 및 상기 복수의 발광 소자들에 대응하여 배치되고, 일부분이 상기 홈부 내에 배치된 복수의 출광 패턴들을 포함하고, 상기 출광 패턴은 상기 홈부 내에서 상기 발광 소자와 접촉하는 제1 면, 상기 제1 면과 대향하는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면인 제3 면을 포함하고, 상기 제2 면은 외면이 곡률진 형상을 갖는다.
상기 출광 패턴은 상기 제1 면으로부터 상기 제2 면으로 갈수록 직경이 커지는 형상을 가질 수 있다.
상기 제3 면은 상기 제1 기판의 상면에 대하여 경사진 형상을 가질 수 있다.
상기 제3 면은 곡률진 형상을 가질 수 있다.
상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 홈부의 직경은 상기 제2 반도체층의 직경보다 작고, 상기 제2 반도체층의 상면에 형성되어 상기 제2 반도체층의 측면 부분에 의해 둘러싸일 수 있다.
상기 출광 패턴의 상기 제1 면은 상기 제2 반도체층과 직접 접촉할 수 있다.
상기 출광 패턴의 상기 제1 면과 상기 제2 반도체층 사이에 배치된 광학층을 더 포함할 수 있다.
상기 출광 패턴의 측면에 배치된 반사층을 더 포함할 수 있다.
상기 복수의 발광 소자들 및 상기 연결 전극 상에 배치된 제1 공통 반도체층을 포함하고, 상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 측면 부분이 상기 제1 공통 반도체층과 연결되며 상기 홈부는 상기 제1 공통 반도체층을 관통할 수 있다.
상기 출광 패턴은 상기 발광 소자들에서 방출된 광들 중 일부의 광의 투과를 차단하는 베이스부, 및 상기 베이스부 내에 배치된 파장 변환 입자를 포함할 수 있다.
상기 발광 소자는 제1 색의 광을 방출하고, 상기 출광 패턴들 중 적어도 일부는 상기 베이스부가 상기 제1 색의 광의 투과를 차단하는 색재를 포함할 수 있다.
상기 제1 기판 상에 배치되고 상기 복수의 출광 패턴들을 부분적으로 감싸는 제2 기판을 더 포함하고, 상기 출광 패턴의 굴절률은 상기 제2 기판의 굴절률보다 클 수 있다.
상기 제2 기판 상에 배치된 캡핑층을 더 포함하고, 상기 캡핑층은 상기 출광 패턴들의 상기 제2 면을 덮도록 배치될 수 있다.
상기 캡핑층의 굴절률은 상기 출광 패턴의 굴절률보다 작을 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판의 상기 표시 영역에서 서로 이격되어 배치된 복수의 발광 소자들, 일부분이 상기 복수의 발광 소자들을 각각 감싸도록 배치되고, 상기 발광 소자의 상면을 노출하는 홈부를 형성하는 제1 절연층, 상기 제1 기판의 상기 비표시 영역에 배치된 제1 연결 전극, 상기 복수의 발광 소자들 및 상기 제1 연결 전극 상에 배치되며, 일부분이 상기 홈부 내에 배치되어 상기 발광 소자의 상면과 접촉하는 제2 연결 전극, 및 상기 복수의 발광 소자들에 대응하여 배치되고 일부분이 상기 홈부 내에 배치된 복수의 출광 패턴들을 포함하고, 상기 출광 패턴은 상기 홈부 내에서 상기 제2 연결 전극과 접촉하는 제1 면을 포함한다.
상기 출광 패턴은 상기 제1 면과 대향하며 곡률진 형상을 갖는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면인 제3 면을 포함하고, 상기 제1 면으로부터 상기 제2 면으로 갈수록 직경이 커지는 형상을 가질 수 있다.
상기 제3 면은 상기 제1 기판의 상면에 대하여 경사진 형상을 가질 수 있다.
상기 제1 면의 직경은 상기 홈부의 직경보다 작을 수 있다.
상기 발광 소자는 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 색과 다른 제2 색의 광을 방출하는 제2 발광 소자를 포함하고, 상기 출광 패턴은 상기 제1 발광 소자 상에 배치되고 상기 제2 색의 광의 투과를 차단하는 제1 출광 패턴, 및 상기 제2 발광 소자 상에 배치되고 상기 제1 색의 광의 투과를 차단하는 제2 출광 패턴을 포함할 수 있다.
상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 홈부의 직경은 상기 제2 반도체층의 직경과 동일할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자들에 대응하여 배치되는 출광 패턴들을 포함한다. 출광 패턴들이 발광 소자들의 활성층에 인접하여 배치됨에 따라, 발광 소자에서 생성된 광들 중 인접한 발광 영역으로 유실되는 광을 줄일 수 있어 출광 효율을 개선할 수 있다.
또한, 표시 장치는 발광 소자들 상에 직접 배치되는 출광 패턴들을 포함하여, 발광 소자들에서 방출된 광들의 상부 출광 효율을 향상시키고, 인접한 발광 영역들에서 방출되는 광들의 혼색을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 A부분을 나타내는 평면도이다.
도 3은 도 2의 B부분을 나타내는 평면도이다.
도 4는 도 2의 L1-L1'선을 따라 자른 단면도이다.
도 5는 도 2의 L2-L2'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 출광 패턴들의 배치를 나타내는 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 9는 도 8의 발광 소자에서 방출된 광들이 출광 패턴을 통해 출사되는 것을 개략적으로 도시한 도면이다.
도 10 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 16은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 22는 도 21의 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 23은 도 21의 표시 장치의 출광 패턴들의 배치를 나타내는 평면도이다.
도 24 내지 도 26은 도 21의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 27은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 28 내지 도 31은 도 27의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 32는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 33 내지 도 35는 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 36 및 도 37은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 반도체 회로 기판 상에 무기 발광 다이오드들이 배치된 표시 장치를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
예를 들어, 비표시 영역(NDA)은 복수의 패드 영역(PDA)들과 공통 전극 접속부(CPA)를 포함할 수 있다. 공통 전극 접속부(CPA)는 표시 영역(DPA)을 둘러싸도록 배치되고, 복수의 패드 영역(PDA)들은 공통 전극 접속부(CPA)의 일 측에서 일 방향(예컨대 제2 방향)으로 연장된 형상으로 배치될 수 있다. 패드 영역(PDA)에는 외부 장치와 전기적으로 연결되는 복수의 패드(도 2의 'PD')들이 배치되고, 공통 전극 접속부(CPA)에는 표시 영역(DPA)에 배치되는 복수의 발광 소자(도 3의 'ED')와 전기적으로 연결되는 공통 전극(도 2의 'CE')들이 배치된다. 도면에서는 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 외측에 배치된 패드 영역(PDA)으로서, 표시 영역(DPA)의 제1 방향(DR1) 양 측에 각각 패드 영역(PDA)이 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 패드 영역(PDA)은 더 많은 수, 또는 더 적은 수로 배치될 수 있다. 또한, 몇몇 실시예에서 표시 장치(10)는 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 내측인 내측 비표시 영역에 배치된 패드 영역(PDA)을 더 포함할 수도 있다.
도 2는 도 1의 A부분을 나타내는 평면도이다. 도 3은 도 2의 B부분을 나타내는 평면도이다. 도 2는 표시 장치(10)의 표시 영역(DPA), 패드 영역(PDA), 및 공통 전극 접속부(CPA)의 일부분을 확대하여 도시하고 있고, 도 3은 표시 영역(DPA)의 몇몇 화소(PX)들의 평면 배치를 도시하고 있다.
도 2 및 도 3을 참조하면, 표시 장치(10)의 표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들을 포함하고, 표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들로 이루어진 하나의 화소(PX)가 최소 발광 단위를 가질 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출하고, 제2 발광 영역(EA2)은 제2 색의 광을 방출하며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 영역(EA1, EA2, EA3)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX)는 4개 또는 그 이상의 발광 영역들을 포함할 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들 각각은 특정 색의 광을 발광하는 발광 소자(ED)를 포함할 수 있다. 발광 소자(ED)는 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(ED)는 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되고, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 서로 제1 방향(DR1)으로 교대로 배열될 수 있다. 복수의 화소(PX)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열됨에 따라, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제1 방향(DR1)으로 순서대로 배치되며, 이러한 배열이 반복될 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)들 각각은 제2 방향(DR2)으로 반복 배열될 수 있다.
도 2와 도 3에서는 발광 영역(EA1, EA2, EA3)이 각각 평면도 상 사각형의 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 발광 영역(EA1, EA2, EA3)의 평면도 상 형상은 다양하게 변형될 수 있다.
비표시 영역(NDA)의 공통 전극 접속부(CPA)에는 복수의 공통 전극(CE)들이 배치될 수 있다. 복수의 공통 전극(CE)들은 서로 이격되어 배치되며, 표시 영역(DPA)을 둘러싸며 배치될 수 있다. 공통 전극(CE)은 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들과 전기적으로 연결될 수 있다. 또한, 공통 전극(CE)은 반도체 회로 기판과 전기적으로 연결될 수 있다.
도면에서는 공통 전극 접속부(CPA)가 표시 영역(DPA)의 제1 방향(DR1) 및 제2 방향(DR2) 양 측을 각각 둘러싼 형태로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 공통 전극 접속부(CPA)는 공통 전극(CE)의 배치에 따라 그 평면 배치는 달라질 수 있다. 예를 들어, 공통 전극(CE)이 표시 영역(DPA)의 일 측에서 일 방향으로 배열될 경우, 공통 전극 접속부(CPA)의 평면 배치는 일 방향으로 연장된 형상을 가질 수 있다.
패드 영역(PDA)에는 복수의 패드(PD)들이 배치될 수 있다. 각 패드(PD)들은 외부의 회로 보드(도 4의 'CB')에 배치된 회로 보드 패드(도 4의 'PDC')와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 패드 영역(PDA) 내에서 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다.
각 패드(PD)들의 배치는 표시 영역(DPA)에 배치되는 발광 소자(ED)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(ED)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드(PD)들의 배치가 다양하게 변형될 수 있다.
도 4는 도 2의 L1-L1'선을 따라 자른 단면도이다. 도 5는 도 2의 L2-L2'선을 따라 자른 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 출광 패턴들의 배치를 나타내는 평면도이다. 도 4는 패드 영역(PDA)과 공통 전극 접속부(CPA) 및 표시 영역(DPA)의 일 화소(PX)를 가로지르는 단면을 도시하고 있다. 도 5는 공통 전극 접속부(CPA) 및 일 화소(PX)의 발광 소자(ED)들을 가로지르는 단면을 도시하고 있다. 도 6 및 도 7에서는 발광 소자(ED)들 및 출광 패턴(ELP)들의 평면 배치를 개략적으로 도시하고 있다.
도 1 내지 도 3에 결부하여 도 4 내지 도 7을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 기판(110), 복수의 발광 소자(ED)들, 및 복수의 출광 패턴(ELP; ELP)들을 포함할 수 있다. 또한, 표시 장치(10)는 회로 보드(CB), 및 제1 기판(110)의 하측에 배치된 방열 기판(510)을 더 포함할 수 있다.
제1 기판(110)은 반도체 회로 기판일 수 있다. 제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 복수의 화소 회로부(PXC)들을 포함할 수 있다. 화소 회로부(PXC)들 각각은 실리콘 웨이퍼 상에 반도체 회로를 형성하는 공정을 통해 형성될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어,복수의 화소 회로부(PXC)들은 CMOS 회로를 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DPA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DPA)에 배치된 화소 회로부(PXC)들은 각각 화소 전극(AE)과 전기적으로 연결될 수 있다. 표시 영역(DPA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 화소 전극(AE)과 대응되도록 배치될 수 있고, 이들은 각각 표시 영역(DPA)에 배치된 발광 소자(ED)들과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 회로부(PXC)들 중 비표시 영역(NDA)에 배치된 화소 회로부(PXC)들은 각각 공통 전극(CE)과 전기적으로 연결될 수 있다. 비표시 영역(NDA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 공통 전극(CE)과 대응되도록 배치될 수 있고, 이들은 각각 비표시 영역(NDA)에 배치된 공통 전극(CE) 및 제2 연결 전극(CNE2)과 제3 방향(DR3)으로 중첩할 수 있다.
회로 절연층(CINS)은 복수의 화소 회로부(PXC) 상에 배치될 수 있다. 회로 절연층(CINS)은 복수의 화소 회로부(PXC)를 보호하며, 복수의 화소 회로부(PXC)의 단차를 평탄화할 수 있다. 회로 절연층(CINS)은 화소 전극(AE)들이 제1 연결 전극(CNE1)에 전기적으로 연결될 수 있도록 화소 전극(AE)들의 일부를 각각 노출시킬 수 있다. 회로 절연층(CINS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화 알루미늄(AlNx) 등과 같은 무기 절연성 물질을 포함할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 복수의 공통 전극(CE)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극(CE)은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(AE)과 공통 전극(CE)들은 각각 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 전극 연결부(CTE1, CTE2)들은 각각 화소 전극(AE) 또는 공통 전극(CE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 표시 영역(DPA)에 배치되어 각각 화소 전극(AE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 서로 다른 화소 전극(AE)에 각각 대응되어 배치될 수 있다. 제2 전극 연결부(CTE2)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되어 표시 영역(DPA)을 둘러싸며 각각 공통 전극(CE) 상에 배치될 수 있다.
일 예로, 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)상에 직접 배치되어 이와 접촉할 수 있다. 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE), 및 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 제2 전극 연결부(CTE2)는 비표시 영역(NDA)에 형성된 화소 회로부(PXC)를 통해 복수의 패드(PD)들 중 어느 하나와 전기적으로 연결될 수 있다.
각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)들, 및 발광 소자(ED)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
복수의 패드(PD)들은 비표시 영역(NDA)에서 패드 영역(PDA)에 배치된다. 복수의 패드(PD)들은 공통 전극(CE) 및 제2 전극 연결부(CTE2)와 이격되어 배치된다. 복수의 패드(PD)들은 공통 전극(CE)으로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다.
각 패드(PD)들은 패드 기저층(PL)과 패드 상부층(PU)을 포함할 수 있다. 패드 기저층(PL)은 제1 기판(110) 상에 배치되며, 회로 절연층(CINS)은 패드 기저층(PL)을 노출하도록 배치될 수 있다. 패드 상부층(PU)은 패드 기저층(PL) 상에 직접 배치될 수 있다.
복수의 패드(PD)들은 각각 회로 보드(CB)의 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 와이어(WR)와 같은 도선을 통해 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않고, 복수의 패드(PD)들은 제1 기판(110)을 관통하는 비아홀을 통해 회로 보드 패드(PDC)와 전기적으로 연결될 수도 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
방열 기판(510)은 제1 기판(110)의 양 측 중에서 발광 소자(ED)들이 배치된 일 면의 반대편 타 면인 하측에 배치될 수 있다. 방열 기판(510)은 대체로 제1 기판(110)과 유사한 형상을 갖고 제1 기판(110)의 하측에 접촉될 수 있다. 일 실시예에 따르면, 방열 기판(510)은 적어도 일부분이 표시 장치(10)의 표시 영역(DPA)과 두께 방향으로 중첩하도록 배치될 수 있고, 다른 일부분은 비표시 영역(NDA)과 중첩하도록 배치될 수도 있다. 방열 기판(510)은 열 전도율이 높은 재료를 포함하여 발광 소자(ED)들 및 회로 보드(CB)에서 발생하는 열을 효과적으로 방출할 수 있다. 예를 들어, 방열 기판(510)은 텅스텐(W), 알루미늄(Al), 구리(Cu)와 같이 열 전도율이 높은 금속 재료로 이루어질 수 있다.
일 실시예에서, 방열 기판(510)은 일부분이 회로 보드(CB)의 하면에 배치되어 회로 보드(CB)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 방열 기판(510)은 표시 장치(10)에서 발생하는 열, 특히, 발광 소자(ED)들에서 발생하는 열을 효율적으로 방출할 수 있는 구조를 가질 수 있다.
복수의 발광 소자(ED)들은 표시 영역(DPA)에서 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치될 수 있다. 하나의 발광 영역(EA1, EA2, EA3)에는 하나의 발광 소자(ED)가 각각 대응하여 배치될 수 있다.
발광 소자(ED)는 표시 영역(DPA)에서 각각 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
일 실시예에 따르면, 발광 소자(ED)는 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1)와 직접 접촉하고, 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제1 연결 전극(CNE1)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 제1 연결 전극(CNE1)을 포함할 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED)가 전극 연결부(CTE1, CTE2)와 전기적으로 연결될 때, 발광 소자(ED)와 전극 연결부(CTE1, CTE2) 사이의 접촉에 의한 저항을 줄일 수 있다. 제1 연결 전극(CNE1)은 전도성 금속을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
제1 반도체층(SEM1)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 일 실시예에서, 표시 장치(10)의 발광 소자(ED)는 활성층(MQW)이 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제3 색의 광, 즉 청색광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다.
예? 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제3 색의 청색광으로 제한되지 않고, 경우에 따라 제1 색의 적색광 또는 제2 색의 녹색광을 방출할 수도 있다.
초격자층(SL)은 활성층(MQW) 상에 배치된다. 초격자층(SL)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SL)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SL)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SL)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SL) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)의 복수의 발광 소자(ED)들은 제2 반도체층(SEM2)이 서로 연결될 수 있다. 복수의 발광 소자(ED)들은 하나의 공통된 층으로서 제1 공통 반도체층(CSE1)을 통해 각 발광 소자(ED)들의 제2 반도체층(SEM2)들이 서로 연결될 수 있다. 제1 공통 반도체층(CSE1)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치될 수 있다. 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)으로부터 일부분 돌출되어 서로 이격된 패턴을 형성할 수 있다.
제1 공통 반도체층(CSE1)은 제2 연결 전극(CNE2) 및 제2 전극 연결부(CTE2)를 통해 인가된 발광 신호를 복수의 발광 소자(ED)들에 전달할 수 있다. 후술할 바와 같이, 제2 연결 전극(CNE2)은 제1 공통 반도체층(CSE1) 중 비표시 영역(NDA)에도 배치된 부분의 일 면 상에 배치되고, 제2 전극 연결부(CTE2)를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다.
제2 공통 반도체층(CSE2)은 발광 소자(ED)들의 제2 반도체층(SEM2) 및 제1 공통 반도체층(CSE1) 상에 배치된다. 제2 공통 반도체층(CSE2)은 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치되며, 제1 공통 반도체층(CSE1) 상에 전면적으로 배치될 수 있다. 제2 공통 반도체층(CSE2)은 언도프드(Undoped) 반도체일 수 있다. 제2 공통 반도체층(CSE2)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제2 공통 반도체층(CSE2)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
제1 공통 반도체층(CSE1)과 달리 제2 공통 반도체층(CSE2)은 도전성을 갖지 않을 수 있고, 화소 전극(AE) 및 공통 전극(CE)으로 인가된 발광 신호는 발광 소자(ED) 및 제1 공통 반도체층(CSE1)을 통해 흐를 수 있다. 발광 소자(ED)의 제조 공정에서 제1 공통 반도체층(CSE1) 및 복수의 발광 소자(ED)들은 제2 공통 반도체층(CSE2) 상에 형성될 수 있다.
복수의 제2 연결 전극(CNE2)은 비표시 영역(NDA)의 공통 전극 접속부(CPA)에 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 공통 반도체층(CSE1) 일면에 배치될 수 있다. 또한, 제2 연결 전극(CNE2)은 제2 전극 연결부(CTE2) 상에 직접 배치되며, 공통 전극(CE)으로부터 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)들과 동일한 물질로 이루어질 수 있다. 제2 연결 전극(CNE2)은 제3 방향(DR3)으로의 두께가 제1 연결 전극(CNE1)의 두께보다 클 수 있다.
제1 절연층(INS1)은 제1 공통 반도체층(CSE1)의 일 면, 및 발광 소자(ED)들 각각의 측면 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 발광 소자(ED)들을 둘러싸도록 배치될 수 있다. 제1 절연층(INS1) 중 발광 소자(ED)들을 둘러싸는 부분은 각 발광 소자(ED)들에 대응하여 배치되므로, 이들은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 절연층(INS1)은 복수의 발광 소자(ED)들 각각을 보호하며, 제1 공통 반도체층(CSE1)과 발광 소자(ED)들을 다른 층들로부터 절연할 수 있다. 제1 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
제1 반사층(RL1)은 복수의 발광 소자(ED)들의 측면을 둘러싸도록 배치될 수 있다. 제1 반사층(RL1)은 표시 영역(DPA)에서 각 발광 영역(EA1, EA2, EA3)에 대응하여 배치되며, 발광 소자(ED)의 측면에 배치된 제1 절연층(INS1) 상에 직접 배치될 수 있다. 제1 반사층(RL1)은 서로 이격된 발광 소자(ED)들에 대응하여 이들을 둘러싸도록 배치되므로, 서로 다른 제1 반사층(RL1)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 반사층(RL1)은 발광 소자(ED)의 활성층(MQW)에서 방출된 광을 반사할 수 있고, 상기 광들은 제1 기판(110)의 상부를 향하도록 진행할 수 있다.
제1 반사층(RL1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RL1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
복수의 출광 패턴(ELP)들은 각각 발광 소자(ED)들 상에 배치될 수 있다. 복수의 출광 패턴(ELP)들은 각각 서로 다른 발광 영역(EA1, EA2, EA3)에 대응하여 배치되고, 하나의 출광 패턴(ELP)은 하나의 발광 소자(ED)에 대응하여 배치될 수 있다. 복수의 출광 패턴(ELP)들은 각각 발광 소자(ED)들과 두께 방향으로 중첩하도록 배치될 수 있다.
출광 패턴(ELP)은 제1 발광 영역(EA1)에 대응하여 배치된 제1 출광 패턴(ELP1), 제2 발광 영역(EA2)에 대응하여 배치된 제2 출광 패턴(ELP2) 및 제3 발광 영역(EA3)에 대응하여 배치된 제3 출광 패턴(ELP3)을 포함할 수 있다. 각 출광 패턴(ELP)들은 서로 다른 발광 영역(EA1, EA2, EA3)에 배치됨으로써 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 복수의 제1 출광 패턴(ELP1)들은 제1 발광 영역(EA1)과 유사하게 제1 방향(DR1)으로 이격되어 배열되고, 복수의 제2 출광 패턴(ELP2)들 및 제3 출광 패턴(ELP3)들도 각각 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)과 유사하게 제1 방향(DR1)으로 이격되어 배열될 수 있다. 제1 출광 패턴(ELP1), 제2 출광 패턴(ELP2)들 및 제3 출광 패턴(ELP3)들은 제2 방향(DR2)으로 순차적으로 이격되어 배치되며, 이를 기본 단위로 하여 반복 배열될 수 있다.
일 실시예에 따르면, 출광 패턴(ELP)은 발광 소자(ED)에서 방출된 광을 다른 파장대의 광으로 변환할 수 있다. 출광 패턴(ELP)은 베이스부(BSP)에 배치된 파장 변환 입자(WCP)를 포함할 수 있다.
파장 변환 입자(WCP)는 출광 패턴(ELP)의 베이스부(BSP)에 분산되어 배치되고, 발광 소자(ED)에서 방출된 광의 파장대를 변환할 수 있다. 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 출광 패턴(ELP)의 파장 변환 입자(WCP)는 발광 소자(ED)로부터 방출된 광의 적어도 일부를 제4 색의 황색광으로 변환할 수 있다. 파장 변환 입자(WCP)는 제3 색의 청색광을 제4 색의 황색광으로 변환하는 물질일 수 있다. 파장 변환 입자(WCP)는 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
발광 소자(ED)에서 방출된 제3 색의 광은 일부분이 파장 변환 입자(WCP)에 의해 제4 색의 황색광으로 변환되고, 제3 색의 광과 제4 색의 광의 혼합광이 출광 패턴(ELP) 내에서 생성될 수 있다. 후술할 바와 같이, 출광 패턴(ELP)의 베이스부(BSP)는 제3 색의 광과 제4 색의 광의 혼합광 중 일부의 광만을 투과시키고, 다른 광들은 투과를 차단할 수 있다.
또한, 출광 패턴(ELP) 각각은 베이스부(BSP)에 배치된 산란체를 더 포함할 수도 있다. 상기 산란체는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
출광 패턴(ELP)은 제3 방향(DR3)으로의 두께가 클수록 출광 패턴(ELP)에 포함된 파장 변환 입자(WCP)의 함량이 높아지므로, 출광 패턴(ELP)의 광 변환 효율이 증가할 수 있다. 출광 패턴(ELP)의 두께는 파장 변환 입자(WCP)의 광 변환 효율과, 상술한 바와 같이 제2 면(S2)에서 출광되는 광들의 출사각을 고려하여 설계될 수 있다.
각 출광 패턴(ELP)들은 입사된 광들 중 일부의 광들의 투과를 차단할 수 있다. 일 실시예에 따르면, 출광 패턴(ELP)들의 베이스부(BSP)는 입사된 광들 중 일부의 광들의 투과를 차단하는 재료를 포함할 수 있다. 복수의 출광 패턴(ELP)들은 발광 소자(ED)에서 방출된 광 중 일부만을 투과시키는 컬러 필터일 수도 있다.
예를 들어, 제1 발광 영역(EA1)에 배치된 제1 출광 패턴(ELP1)은 적색 파장대의 광을 제외한 다른 광들의 투과를 차단하는 적색 컬러 필터일 수 있다. 제1 출광 패턴(ELP1)의 제1 베이스부(BSP1)는 제1 색인 적색의 광을 제외한 다른 광들을 흡수하는 염료나 안료와 같은 색재를 포함할 수 있다. 이와 유사하게, 제2 발광 영역(EA2)에 배치된 제2 출광 패턴(ELP2)은 녹색 파장대의 광을 제외한 다른 광들의 투과를 차단하는 녹색 컬러 필터이고, 제3 발광 영역(EA3)에 배치된 제3 출광 패턴(ELP3)은 청색 파장대의 광을 제외한 다른 광들의 투과를 차단하는 청색 컬러 필터일 수 있다. 제2 출광 패턴(ELP2)의 제2 베이스부(BSP2)는 제2 색인 녹색의 광을 제외한 다른 광들을 흡수하는 염료나 안료와 같은 색재를 포함하고, 제3 출광 패턴(ELP3)의 제3 베이스부(BSP3)는 제3 색인 청색의 광을 제외한 다른 광들을 흡수하는 염료나 안료와 같은 색재를 포함할 수 있다.
각 출광 패턴(ELP)들은 발광 소자(ED)에서 방출된 광들을 가이드하면서 이들 중 일부만을 투과시키고, 다른 광들은 투과를 차단할 수 있다. 각 발광 영역(EA1, EA2, EA3)에서는 출광 패턴(ELP)의 베이스부(BSP)가 포함하는 색재에 따라 서로 다른 색의 광이 출사될 수 있다.
다만, 복수의 발광 소자(ED)에서 방출된 광이 서로 다른 색의 광인 실시예에서, 출광 패턴(ELP)은 파장 변환 입자(WCP)를 포함하지 않을 수도 있다. 이 경우, 각 출광 패턴(ELP)은 컬러 필터의 기능만을 수행할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 발광 소자(ED)에 대응하여 형성된 복수의 홈부(GP)들을 포함하고, 각 출광 패턴(ELP)들은 복수의 홈부(GP) 내에 각각 배치될 수 있다. 일 예로, 홈부(GP)는 발광 소자(ED)의 제2 반도체층(SEM2)에 형성될 수 있고, 출광 패턴(ELP)은 일부분이 홈부(GP) 내에 배치될 수 있다.
도 8은 일 실시예에 따른 표시 장치의 발광 소자와 출광 패턴을 확대하여 도시한 단면도이다.
도 4 내지 도 7에 더하여 도 8을 참조하면, 표시 장치(10)는 각 발광 소자(ED)의 제2 반도체층(SEM2) 상면 일부가 함몰된 복수의 홈부(GP)들을 포함할 수 있다. 홈부(GP)는 제1 공통 반도체층(CSE1) 및 제2 공통 반도체층(CSE2)을 관통하며 제2 반도체층(SEM2)의 상면 일부가 함몰되도록 형성될 수 있다. 홈부(GP)는 그 깊이가 발광 소자(ED)의 제2 반도체층(SEM2)을 완전하게 제거하지 않을 정도의 두께를 가질 수 있고, 출광 패턴(ELP)의 하면은 제2 반도체층(SEM2)에 직접 접촉할 수 있다. 또한, 홈부(GP)는 그 폭(W1)이 발광 소자(ED)의 제2 반도체층(SEM2)의 폭(W2)보다 작을 수 있고, 출광 패턴(ELP)의 측면은 제2 반도체층(SEM2)에 직접 접촉할 수 있다. 홈부(GP)는 제2 반도체층(SEM2)의 상면 일부가 함몰되도록 형성되고, 제2 반도체층(SEM2)은 일부분이 홈부(GP)를 둘러싸도록 형성될 수 있다. 제2 반도체층(SEM2)의 측면 부분들은 홈부(GP)를 감싸며 제1 공통 반도체층(CSE1)과 연결될 수 있다. 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)을 통해 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
복수의 홈부(GP)들은 표시 장치(10)의 제조 공정에서 발광 소자(ED)들의 제2 반도체층(SEM2) 일부를 식각하는 공정을 통해 형성될 수 있다. 발광 소자(ED)들은 제2 반도체층(SEM2)이 다른 층들보다 큰 두께를 갖도록 형성될 수 있으나, 제1 기판(110) 상에 배치된 뒤 홈부(GP)를 형성하는 공정에 의해 그 두께가 얇아질 수 있다. 제2 반도체층(SEM2)은 초격자층(SL) 상에 배치된 부분의 두께가 제2 반도체층(SEM2)의 측면 높이보다 작을 수 있다. 또한, 제2 반도체층(SEM2) 중 홈부(GP)를 감싸는 측면의 두께도 측면의 높이보다 작을 수 있다.
일 실시예에 따르면, 출광 패턴(ELP)은 발광 소자(ED)에서 방출된 광이 특정 방향으로 진행하도록 광의 진행 경로를 가이드(Guide)할 수 있다. 출광 패턴(ELP)은 광의 투과될 수 있되 굴절률이 큰 재료로 이루어질 수 있다. 발광 소자(ED)에서 방출된 광들은 출광 패턴(ELP) 내에서 진행하다가 제1 기판(110)의 상부 방향으로 출사될 수 있다. 일 실시예예 따르면, 출광 패턴(ELP)은 렌즈(Lens) 형 출광부를 포함하여 발광 소자(ED)에서 방출된 광을 특정 방향으로 가이드할 수 있다.
출광 패턴(ELP)은 높이가 홈부(GP)의 깊이보다 클 수 있고, 일부분이 홈부(GP) 내에 배치되고 일부분은 제2 공통 반도체층(CSE2) 상부로 돌출될 수 있다. 출광 패턴(ELP)은 발광 소자(ED)의 활성층(MQW)을 향하는 제1 면(S1), 제1 면(S1)의 반대편 상면인 제2 면(S2), 및 제1 면(S1)과 제2 면(S2)을 연결하는 측면인 제3 면(S3)을 포함할 수 있다. 출광 패턴(ELP) 중 홈부(GP) 내에 배치된 부분의 하면인 제1 면(S1)은 발광 소자(ED)에서 방출된 광이 입사되는 수광면이고, 출광 패턴(ELP) 중 제2 공통 반도체층(CSE2) 상부로 돌출된 부분의 상면인 제2 면(S2)은 입사된 광이 출사되는 출광면일 수 있다. 또한, 출광 패턴(ELP)의 측면인 제3 면(S3)은 입사된 광이 측면에서 출사되지 않고 상면으로 진행하도록 유도하는 반사면을 형성할 수 있다.
제1 면(S1)은 발광 소자(ED)의 활성층(MQW)과 대향하는 면으로, 제2 반도체층(SEM2) 상에 직접 배치될 수 있다. 출광 패턴(ELP)은 제1 면(S1)이 제2 반도체층(SEM2)과 직접 접촉하면서 활성층(MQW)과 인접하게 위치할 수 있다. 일 실시예에서, 제1 면(S1)의 직경은 홈부(GP)의 직경보다 작을 수 있다. 후술할 바와 같이, 출광 패턴(ELP)은 제1 면(S1)으로부터 제2 면(S2)으로 갈수록 직경이 커지는 형상을 갖도록 측면인 제2 면(S2)이 경사질 수 있다. 측면이 경사진 형상의 출광 패턴(ELP)은 일부분이 홈부(GP) 내에 삽입 배치될 수 있도록 하면인 제1 면(S1)의 직경이 홈부(GP)의 직경보다 작을 수 있다. 표시 장치(10)는 출광 패턴(ELP)의 제1 면(S1)이 발광 소자(ED)의 활성층(MQW)과 최대한 가까이 위치할 수 있고, 발광 소자(ED)의 활성층(MQW)에서 생성된 광들은 대부분 제1 면(S1)으로 입사될 수 있다(도 9의 'EL1').
도면에서는 제1 면(S1)이 제2 반도체층(SEM2)과 직접 접촉하는 구조가 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 홈부(GP) 내에 배치된 다른 층들을 더 포함하거나, 제2 반도체층(SEM2)의 구조가 달라질 수 있고, 출광 패턴(ELP)의 제1 면(S1)은 제2 반도체층(SEM2)과 직접 접촉하지 않을 수 있다.
발광 소자(ED)에서 출사된 광(EL1)들은 대체로 제1 기판(110)의 상부 방향을 향하도록 진행할 수 있다. 출광 패턴(ELP)이 홈부(GP) 내에 배치되며 제1 면(S1)이 활성층(MQW)과 인접하여 배치됨에 따라, 상기 광(EL1)들 중 대부분이 출광 패턴(ELP)으로 입사될 수 있다. 출광 패턴(ELP)으로 입사된 광들 중 일부는 파장 변환 입자(WCP)로 입사되고, 다른 일부는 파장 변환 입자(WCP)를 거치지 않고 제2 면(S2) 또는 제3 면(S3)으로 입사될 수 있다. 파장 변환 입자(WCP)로 입사된 광들은 파장이 변환되어 출사되고, 다시 다른 파장 변환 입자(WCP)로 입사되거나 제2 면(S2) 또는 제3 면(S3)으로 입사될 수 있다.
제2 면(S2)은 출광 패턴(ELP)의 상면으로서, 입사된 광들이 출사되는 면일 수 있다. 제2 면(S2)은 입사된 광들이 외부로 원활하게 출사될 수 있는 형상을 가질 수 있다. 일 실시예에 따르면, 출광 패턴(ELP)은 제2 면(S2)의 외면이 곡률진 형태를 가질 수 있다. 상술한 바와 같이, 출광 패턴(ELP)은 굴절률이 큰 재료로 이루어질 수 있고, 출광 패턴(ELP) 외부의 공기층은 출광 패턴(ELP)보다 작은 굴절률을 가질 수 있다. 굴절률이 큰 출광 패턴(ELP)과 외부의 계면에서는 광의 입사각에 따라 전반사가 일어날 수도 있다. 출광 패턴(ELP)의 제2 면(S2)은 입사된 광(EL1)이 전반사되지 않도록 곡률진 형태를 가질 수 있고, 대부분의 광들은 제2 면(S2)에서 상부 방향으로 출사될 수 있다(도 9의 'EL2').
제3 면(S3)은 출광 패턴(ELP)의 측면으로서, 입사된 광들이 인접한 다른 발광 영역(EA1, EA2, EA3)으로 출사되는 것을 방지하는 반사면일 수 있다. 제3 면(S3)은 입사된 광들이 외부로 출사되지 않고 전반사될 수 있는 형상을 가질 수 있다. 일 실시예에 따르면, 출광 패턴(ELP)은 제3 면(S3)이 경사진 형태 또는 곡률진 형태를 가질 수 있고, 출광 패턴(ELP)과 외부와의 굴절률 차이에 의해 제3 면(S3)으로 입사된 광들은 전반사될 수 있다. 출광 패턴(ELP)의 제3 면(S3)으로 입사된 광(EL1)은 전반사되어 출광 패턴(ELP) 내에서 진행하게 되고, 다른 파장 변환 입자(WCP)로 입사되거나, 제2 면(S2) 또는 제3 면(S3)의 다른 부분으로 입사될 수 있다. 다른 파장 변환 입자(WCP)로 입사된 광은 파장이 변환될 수 있고, 제3 면(S3)의 다른 부분으로 입사된 광은 다시 전반사될 수 있으며, 제2 면(S2)으로 입사된 광은 원활하게 출사될 수 있다.
한편, 출광 패턴(ELP)으로 입사된 광(EL1)들은 파장 변환 입자(WCP)에서 변환된 광들과 함께 출광 패턴(ELP) 내에서 혼합광이 될 수 있다. 혼합광들 중 일부는 출광 패턴(ELP)의 베이스부(BSP) 내에서 진행하면서 다른 파장 변환 입자(WCP)에 입사되거나 제2 면(S2) 또는 제3 면(S3)으로 입사될 수 있다. 다만, 혼합광들 중 다른 일부는 출광 패턴(ELP)의 베이스부(BSP)가 투과를 차단하거나 흡수하는 광의 파장대를 가짐에 따라, 출광 패턴(ELP) 내에서 다른 방향으로 진행되지 못할 수 있다. 즉, 출광 패턴(ELP)으로 입사된 광(EL1)들, 및 파장 변환 입자(WCP)에서 파장이 변환된 광들 중 일부만이 출광 패턴(ELP)으로부터 외부로 출사될 수 있다.
출광 패턴(ELP)들이 각각 발광 영역(EA1, EA2, EA3) 내에 형성된 홈부(GP)에 대응하도록 배치됨에 따라, 발광 소자(ED)에서 방출된 광들은 출광 패턴(ELP)을 거쳐 출사될 수 있다. 어느 한 발광 영역(EA1, EA2, EA3) 내에 배치된 출광 패턴(ELP)은 입사된 광들이 인접한 다른 발광 영역(EA1, EA2, EA3)으로 출사되는 것을 방지하면서, 상부 방향으로 출사되도록 이를 가이드할 수 있다. 출광 패턴(ELP)은 발광 소자(ED)에서 방출된 광이 발광 영역(EA1, EA2, EA3) 내에서 출사되도록 유도할 수 있고, 표시 장치(10)는 인접한 발광 영역(EA1, EA2, EA3)들에서 방출되는 광들의 혼색 발생을 방지할 수 있다.
특히, 출광 패턴(ELP)은 제2 면(S2)이 곡률진 형상을 가짐에 따라, 입사된 광(EL1)들이 제1 기판(110)의 상면에 수직한 방향으로 출사되도록 유도하는 렌즈의 역할을 할 수 있다. 출광 패턴(ELP)은 제2 면(S2)에서 출사된 광(EL2)의 진행 방향이 제어되도록 제2 면(S2)이 갖는 곡률과 제1 면(S1)과 제2 면(S2) 사이의 거리, 또는 출광 패턴(ELP)의 길이가 조절될 수 있다.
발광 소자(ED)의 활성층(MQW)에서 생성되어 출광 패턴(ELP)으로 진행하는 광(EL1)들 중 일부는 제1 면(S1)에 수직한 방향의 입사각을 갖고, 출광 패턴(ELP) 내에서 수직한 방향으로 진행할 수 있다. 이들 중 일부는 제2 면(S2)으로 진행하여 그대로 출사되거나 베이스부(BSP)에 의해 투과가 차단될 수 있고, 다른 일부는 파장 변환 입자(WCP)로 입사될 수 있다.
제1 면(S1)에 입사되는 광들 중 다른 일부는 제1 면(S1)의 중심을 가로지르는 법선으로부터 기울어진 입사각을 가질 수 있다. 특정 입사각을 갖는 광들은 출광 패턴(ELP) 내에서 수직한 방향이 아닌 기울어진 방향으로 진행하거나, 제2 면(S2)에서 기울어진 방향으로 전반사될 수 있다. 상기 광들 중 제2 면(S2)과 외부의 계면으로 입사되는 광들은 상기 계면에서 굴절되면서 출사될 수 있다. 여기서, 제2 면(S2)과 외부의 계면으로 입사되는 광의 입사각을 조절하면, 외부로 출사되는 광(EL2)들이 제1 기판(110)의 상면에 수직한 방향으로 진행하도록 유도할 수 있다.
제2 면(S2)과 외부의 계면으로 입사되는 광의 입사각은 제2 면(S2)의 외면이 갖는 곡률, 및 출광 패턴(ELP)의 두께를 조절하여 결정될 수 있다. 제1 면(S1)이 제2 면(S2)이 갖는 초점면에 놓이면, 제1 면(S1)으로 특정 입사각을 갖고 통과한 광(EL1)들은 제2 면(S2)과 외부의 계면에서 굴절되어 출사될 때 제1 기판(110)의 상면에 수직한 방향으로 출사될 수 있다. 표시 장치(10)는 출광 패턴(ELP)의 길이, 및 제2 면(S2)의 곡률을 조절하여 출광 패턴(ELP)에서 출사된 광(EL2)들을 제1 기판(110)의 상면에 수직한 방향으로 출사되도록 유도할 수 있다. 표시 장치(10)는 발광 소자(ED)에서 방출된 광들이 인접한 발광 영역(EA1, EA2, EA3)의 광들과 혼색되지 않으면서, 상부 방향 출광 효율이 향상될 수 있는 이점이 있다.
한편, 홈부(GP)의 형상 및 출광 패턴(ELP)의 배치는 도 8에 예시된 바에 제한되지 않는다. 몇몇 실시예에서, 홈부(GP)는 그 폭이 발광 소자(ED)의 제2 반도체층(SEM2)과 동일할 수 있다. 이 경우, 홈부(GP)는 제2 반도체층(SEM2)이 아닌 제1 절연층(INS1) 및 제1 반사층(RL1)에 의해 둘러싸일 수 있다. 또한, 제2 반도체층(SEM2)이 제1 공통 반도체층(CSE1)과 연결되지 않을 수 있고, 홈부(GP) 내측, 및 제2 반도체층(SEM2) 상에는 별도의 연결 전극이 더 배치될 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 10 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다. 도 10 내지 도 14에서는 발광 소자(ED)들, 및 출광 패턴(ELP)들의 형성 공정에 대하여 개략적으로 도시하고 있다.
도 10 및 도 11을 참조하면, 대상 기판(TSUB) 상에 복수의 반도체 물질층(CSE2, SEM2L, SLTL, MQML, EBLL, SEM1L)을 형성한다.
먼저, 대상 기판(TSUB)을 준비하고, 대상 기판(TSUB) 상에 복수의 반도체 물질층(CSE2, SEM2L, SLTL, MQML, EBLL, SEM1L)을 순차적으로 형성한다. 반도체 물질층들은 에피택셜 성장법(Epitaxial growth)으로 형성될 수 있다. 반도체 물질층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다.
구체적으로, 대상 기판(TSUB) 상에 제2 공통 반도체층(CSE2)을 형성한다. 제2 공통 반도체층(CSE2)은 제2 반도체 물질층(SEM2L)과 대상 기판(TSUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 이어, 제2 공통 반도체층(CSE2) 상에 제2 반도체 물질층(SEM2L), 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)을 순차적으로 형성한다.
다음으로, 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)을 식각하여 복수의 발광 소자(ED)들을 형성한다.
예를 들어, 제1 반도체 물질층(SEM1L) 상에 복수의 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)을 형성한다. 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)은 무기물을 포함하는 하드마스크 또는 유기물을 포함하는 포토레지스트 마스크일 수 있다. 제1 마스크 패턴(MP1)은 제2 마스크 패턴(MP2)보다 두꺼운 두께로 형성하여, 제1 마스크 패턴(MP1) 하부의 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)들이 식각되지 않도록 한다.
복수의 제1 마스크 패턴(MP1) 및 제2 마스크 패턴(MP2)을 마스크로 하여 복수의 반도체 물질층의 일부분을 식각한다. 대상 기판(TSUB) 상에는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)의 일부분이 식각되어 제거되고 식각되지 않은 부분은 발광 소자(ED)를 구성할 수 있다. 반도체 물질층들의 식각 공정을 건식 식각 또는 습식 식각 공정 중 어느 하나일 수 있고, 식강 공정은 특별히 제한되지 않는다. 예를 들어, 반도체 물질층들을 식각하는 공정은 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 마스크 패턴(MP1)과 중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)은 식각되지 않고 복수의 발광 소자(ED)를 형성할 수 있다. 여기서, 제2 반도체 물질층(SEM2L)은 각 발광 소자(ED)들의 제2 반도체층(SEM2)이 제1 공통 반도체층(CSE1)을 형성할 수 있다. 제2 마스크 패턴(MP2)과 중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L)은 제2 마스크 패턴(MP2)이 식각됨에 따라 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)이 식각되어 제거되고, 제2 반도체 물질층(SEM2L)의 일부와 제2 공통 반도체층(CSE2)이 식각되지 않고 남을 수 있다. 마스크 패턴들(MP1, MP2)과 비중첩하는 복수의 반도체 물질층(SEM2L, SLTL, MQML, EBLL, SEM1L) 중 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL) 및 제1 반도체 물질층(SEM1L)은 식각되어 제거되고 식각 공정을 조절하여 제2 반도체 물질층(SEM2L)의 일부와 제2 공통 반도체층(CSE2)이 식각되지 않고 남을 수 있다. 특히, 대상 기판(TSUB)의 가장자리에서는 인접한 영역보다 제2 반도체 물질층(SEM2L)의 두께를 상대적으로 두껍게 형성하여 후술하는 제2 연결 전극(CNE2)이 배치될 위치를 설정할 수 있다.
다음으로 도 12를 참조하면, 발광 소자(ED)들을 둘러싸는 제1 절연층(INS1), 제1 반사층(RL1)을 형성하고, 발광 소자(ED)들 및 제1 공통 반도체층(CSE1) 상에 복수의 연결 전극(CNE1, CNE2)들을 형성한다.
제1 절연층(INS1) 및 제1 반사층(RL1)은 각 층을 형성하는 재료를 대상 기판(TSUB) 상에 도포한 뒤, 이들을 부분적으로 식각하는 공정에 의해 수행될 수 있다. 제1 절연층(INS1)은 절연 물질층이 발광 소자(ED)들 및 제1 공통 반도체층(CSE1)의 상면을 완전히 덮도록 형성되었다가, 발광 소자(ED)들 및 제1 공통 반도체층(CSE1)의 상면 일부를 노출하도록 제거되어 형성될 수 있다. 제1 반사층(RL1)은 반사 물질층이 제1 절연층(INS1), 발광 소자(ED)들 및 제1 공통 반도체층(CSE1)의 상면을 완전히 덮도록 형성되었다가, 발광 소자(ED)들의 상면 및 제1 공통 반도체층(CSE1)의 상면 일부를 노출하도록 제거되어 형성될 수 있다. 제1 절연층(INS1)과 제1 반사층(RL1)이 제거된 영역에는 각각 연결 전극(CNE1, CNE2)들이 배치될 수 있다. 발광 소자(ED)들의 제1 반도체층(SEM1) 상에는 제1 연결 전극(CNE1)들이 각각 대응하여 배치되고, 제1 공통 반도체층(CSE1)의 상면 일부가 노출된 부분에는 제2 연결 전극(CNE2)이 배치될 수 있다. 이상의 공정을 수행하여 대상 기판(TSUB) 상에 형성된 복수의 발광 소자(ED)들을 포함하는 발광 소자층(120)을 형성할 수 있다.
다음으로, 도 13을 참조하면, 발광 소자층(120)을 복수의 화소 회로부(PXC), 공통 전극(CE)과 화소 전극(AE), 및 전극 연결부(CTE1, CTE2)들을 포함하는 제1 기판(110) 상에 배치하고, 대상 기판(TSUB)을 제거한다. 발광 소자층(120)은 각 연결 전극(CNE1, CNE2)들이 전극 연결부(CTE1, CTE2)에 대응하도록 배치될 수 있다. 발광 소자층(120)의 상부가 제1 기판(110)의 상면을 향하도록 배치되고, 각 연결 전극(CNE1, CNE2)들이 전극 연결부(CTE1, CTE2)과 접촉하면 대상 기판(TSUB)은 제거한다.
이어, 도 14를 참조하면, 각 발광 소자(ED)들의 제2 반도체층(SEM2), 제1 공통 반도체층(CSE1) 및 제2 공통 반도체층(CSE2)을 부분적으로 식각하여 복수의 홈부(GP)들을 형성한다. 홈부(GP)들은 각각 발광 소자(ED)에 대응하여 형성될 수 있다. 복수의 발광 소자(ED)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열된 것에 대응하여, 홈부(GP)들도 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 하나의 홈부(GP)는 제1 공통 반도체층(CSE1) 및 제2 공통 반도체층(CSE2)을 관통하며, 제2 반도체층(SEM2)의 상면 일부가 함몰되도록 형성될 수 있다.
상술한 바와 같이, 홈부(GP)는 제2 반도체층(SEM2) 중 초격자층(SL) 상에 배치된 부분이 남을 정도의 깊이를 가질 수 있고, 폭은 제2 반도체층(SEM2)의 폭보다 작을 수 있다. 그에 따라, 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 홈부(GP)를 감싸는 형상을 가질 수 있고, 제1 절연층(INS1)과 접하는 측면 부분은 제1 공통 반도체층(CSE1)과 연결될 수 있다. 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)을 통해 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
이어, 도면으로 도시하지 않았으나, 복수의 발광 소자(ED)들의 홈부(GP)에 각각 복수의 출광 패턴(ELP)들을 배치하여 표시 장치(10)를 제조할 수 있다. 출광 패턴(ELP)은 일부분이 발광 소자(ED)들의 홈부(GP) 내에 삽입되도록 배치되어 제1 면(S1)이 발광 소자(ED)의 활성층(MQW)을 향하도록 배치되고, 그 반대편 제2 면(S2)은 상부 방향을 향하도록 배치될 수 있다. 제2 면(S2)은 렌즈 형상을 갖도록 외면이 곡률지게 형성될 수 있다. 일 실시예에서, 출광 패턴(ELP)은 굴절률이 큰 유기물 재료를 발광 소자(ED)들의 홈부(GP)에 내에 배치한 뒤, 상기 유기물 재료에 열을 가하여 리플로우(Reflow)시키는 공정으로 형성될 수 있다. 출광 패턴(ELP)의 곡률진 제2 면(S2)은 중심부가 돌출된 형상의 유기물 패턴을 리플로우시켜 형성될 수 있다. 여기서, 상기 돌출된 형상의 패턴의 크기, 및 리플로우 공정의 조건을 조절하여 제2 면(S2)의 곡률이 조절될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제2 공통 반도체층(CSE2) 상에 배치된 제2 기판(210)을 더 포함할 수 있다. 본 실시예는 표시 장치(10_1)가 제2 기판(210)을 더 포함하는 점에서 도 5의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 기판(210)은 제2 공통 반도체층(CSE2) 상에 배치될 수 있다. 제2 기판(210)은 복수의 출광 패턴(ELP)들을 부분적으로 감싸도록 배치될 수 있으며, 출광 패턴(ELP)들을 보호하거나 이들을 지지할 수 있다. 제2 기판(210)은 출광 패턴(ELP)들에 대응하도록 형성된 복수의 개구홀들을 포함할 수 있고, 각 출광 패턴(ELP)들은 서로 다른 개구홀들 내에 배치될 수 있다.
출광 패턴(ELP)들은 제2 기판(210)에 형성된 개구홀 내에 배치되고, 일부분이 제2 기판(210)의 상면으로부터 돌출될 수 있다. 표시 장치(10_1)는 출광 패턴(ELP)들이 제2 기판(210)의 상면으로부터 일부분이 돌출되도록 배치되고, 상면이 출광 패턴(ELP)들에 의한 표면 거칠기를 가질 수 있다. 다만, 이에 제한되지 않으며, 표시 장치(10_1)는 제2 기판(210) 상에 배치된 층을 더 포함하여 표면이 매끄럽게 형성될 수도 있다.
일 실시예에 따르면, 제2 기판(210)은 출광 패턴(ELP)과 다른 굴절률을 갖는 재료를 포함하고, 발광 소자(ED)에서 방출된 광이 출광 패턴(ELP)을 통해 상부 방향으로 출사되도록 광의 진행 경로를 가이드(Guide)할 수 있다. 제2 기판(210)과 출광 패턴(ELP)은 각각 투명한 재질로 형성되되, 서로 다른 물질로 이루어질 수 있고, 발광 소자(ED)에서 방출된 광 출광 패턴(ELP) 내에서 진행하다가 제2 기판(210) 및 출광 패턴(ELP)의 상부로 출사될 수 있다.
예를 들어, 제2 기판(210)은 출광 패턴(ELP)들 보다 굴절률이 작은 재료로 이루어지고, 출광 패턴(ELP)으로 입사된 광은 제2 기판(210)과의 계면에서 전반사되어 상부 방향으로 출사될 수 있다. 출광 패턴(ELP)은 하측의 제1 면(S1)으로부터 상측으로 갈수록 직경이 커지도록 제3 면(S3)이 경사지게 형성될 수 있다. 제3 면(S3)은 제2 기판(210)과 맞닿는 면으로서, 출광 패턴(ELP)과 제2 기판(210)의 계면이 될 수 있다. 출광 패턴(ELP)이 제2 기판(210)보다 굴절률이 큰 재료를 포함하므로, 출광 패턴(ELP)으로 입사된 광들 중 측면을 향하는 광들은 제3 면(S3), 또는 제2 기판(210)과의 계면에서 전반사될 수 있다. 출광 패턴(ELP)은 광이 제2 기판(210)으로 유실되지 않으며 제2 면(S2)에서 출사되도록 상기 광을 가이드할 수 있다. 표시 장치(10_1)는 제2 기판(210)을 더 포함하여 출광 패턴(ELP)들을 지지하고 보호하면서, 상부 방향의 출광 효율을 더욱 개선할 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 기판(210) 상에 배치된 캡핑층(310)을 더 포함할 수 있다. 본 실시예는 표시 장치(10_2)가 캡핑층(310)을 더 포함하는 점에서 도 16의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
캡핑층(310)은 제2 기판(210)의 상면에 전면적으로 배치되며, 출광 패턴(ELP)들의 제2 면(S2)을 덮거나 둘러쌀 수 있다. 캡핑층(310)은 투명한 재질의 재료를 포함하여 출광 패턴(ELP)을 덮더라도 광이 출광될 수 있다. 표시 장치(10_2)는 출광 패턴(ELP)들을 포함하더라도, 제2 기판(210) 및 캡핑층(310)에 의해 상면이 평탄하게 형성될 수 있다.
표시 장치(10_2)가 캡핑층(310)을 더 포함함에 따라, 출광 패턴(ELP)의 출광부에서는 제2 면(S2)과 캡핑층(310)의 계면이 형성될 수 있다. 캡핑층(310)은 출광 패턴(ELP)으로부터 출사되는 광이 인접한 발광 영역(EA1, EA2, EA3)을 향해 굴절되지 않을 수 있는 재료를 포함할 수 있다. 일 실시예에서, 캡핑층(310)은 굴절률이 출광 패턴(ELP)보다 작은 재료로 이루어질 수 있다. 예를 들어, 출광 패턴(ELP)은 제2 기판(210) 및 캡핑층(310)보다 굴절률이 큰 재료를 포함하고, 캡핑층(310)은 제2 기판(210)과 동일한 굴절률을 갖거나, 제2 기판(210)보다 굴절률이 큰 재료를 포함할 수 있다. 표시 장치(10_2)는 캡핑층(310)을 포함하여 상면이 평탄화될 수 있고, 캡핑층(310)이 출광 패턴(ELP)들을 덮더라도 발광 소자(ED)에서 방출된 광은 상부 방향으로 원활하게 출광될 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 17을 참조하면, 표시 장치(10_3)는 출광 패턴(ELP)이 제1 부분(P1) 및 제2 부분(P2)을 포함하고, 이들이 서로 다른 굴절률을 가질 수 있다. 출광 패턴(ELP)은 제2 기판(210) 및 캡핑층(310)의 위치에 대응하여 구분되는 제1 부분(P1)과 제2 부분(P2)을 포함할 수 있고, 이들이 서로 다른 굴절률을 가짐으로써, 발광 소자(ED)에서 방출된 광의 상부 출광 효율을 더 개선할 수 있다. 본 실시예는 출광 패턴(ELP)의 구조 및 굴절률 관계가 다른 점을 제외하고는 도 16의 실시예와 동일하다.
출광 패턴(ELP)은 제2 기판(210)에 형성된 개구홀 내에 배치되어 제2 기판(210)과 맞닿는 제1 부분(P1), 및 제1 부분(P1) 상에 위치한 부분으로서 제2 기판(210)의 상면으로부터 돌출된 제2 부분(P2)을 포함할 수 있다. 출광 패턴(ELP)은 발광 소자(ED)에 대응하는 홈부(GP)를 형성하고 제2 기판(210)에 개구홀을 형성한 뒤, 홈부(GP) 및 상기 개구홀 내에 삽입되어 배치될 수 있다. 출광 패턴(ELP)은 제2 기판(210)의 두께 및 출광 패턴(ELP)의 두께에 따라 서로 구분되는 제1 부분(P1)과 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)과 제2 부분(P2)은 제2 기판(210)과의 상대적인 배치에 따라 구분된 부분일 수 있다. 또한, 제1 부분(P1)과 제2 부분(P2)은 서로 다른 굴절률을 갖는 재료를 포함할 수 있다.
일 실시예에 따르면, 출광 패턴(ELP)은 제2 부분(P2)이 제1 부분(P1)보다 굴절률이 큰 재료를 포함할 수 있다. 제1 부분(P1)에서 제2 부분(P2)으로 입사되는 광은 이들의 계면에서 굴절될 수 있다. 제2 부분(P2)이 제1 부분(P1)보다 큰 굴절률을 가짐으로써, 굴절된 광들은 이웃한 다른 발광 영역(EA1, EA2, EA3)을 향하지 않고, 발광 영역(EA1, EA2, EA3)의 내측으로 굴절될 수 있다. 표시 장치(10_3)에서 출광되는 광들은 대부분 각 발광 영역(EA1, EA2, EA3)에 해당하는 영역에서 상부 방향으로 출광될 수 있고, 이웃한 다른 발광 영역(EA1, EA2, EA3)과 거의 혼색되지 않을 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴의 상대적인 배치를 확대하여 도시한 단면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 출광 패턴(ELP)과 발광 소자(ED) 사이에 배치된 광학층(710)을 더 포함할 수 있다. 광학층(710)은 출광 패턴(ELP)의 제1 면(S1)과 발광 소자(ED)의 활성층(MQW) 사이에 배치될 수 있고, 발광 소자(ED)에서 방출된 광은 광학층(710)을 통해 출광 패턴(ELP)으로 원활하게 입사될 수 있다. 예를 들어, 광학층(710)은 발광 소자(ED)의 제2 반도체층(SEM2) 상에 직접 배치될 수 있다. 출광 패턴(ELP)은 광학층(710) 상에 직접 배치되어 제1 면(S1)이 광학층(710)과 계면을 형성할 수 있다.
일 실시예에서, 광학층(710)은 난반사 방지층일 수 있다. 발광 소자(ED)의 제2 반도체층(SEM2)과 출광 패턴(ELP)은 서로 다른 재료를 포함하여 굴절률 차이가 존재한다. 이들의 굴절률 차이가 클 경우, 제1 면(S1)에서 광이 과도하게 굴절되어 난반사되어 광의 출광량이 낮아질 수 있다. 이를 방지하기 위해, 출광 패턴(ELP)의 제1 면(S1)과 발광 소자(ED) 사이에 광학층(710)을 배치하여, 발광 소자(ED)에서 방출된 광들이 난반사 없이 출광 패턴(ELP)으로 입사될 수 있다. 표시 장치(10_4)는 출광 패턴(ELP)의 제1 면(S1)과 발광 소자(ED)의 활성층(MQW) 사이에 배치된 광학층(710)을 더 포함하여, 광의 난반사를 방지하여 광의 출광 효율을 더 개선할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴의 상대적인 배치를 확대하여 도시한 단면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 출광 패턴(ELP)의 측면을 둘러싸는 반사층(910)을 더 포함할 수 있다. 반사층(910)은 반사율이 높은 물질을 포함하여 출광 패턴(ELP)의 제3 면(S3)에 접촉할 수 있다. 제3 면(S3)으로 입사되는 광들은 반사층(910)에서 출광 패턴(ELP) 내부로 다시 반사될 수 있다. 반사층(910)은 발광 소자(ED)들의 측면을 둘러싸는 제1 반사층(RL1)과 실질적으로 동일한 재료로 이루어질 수 있다. 예를 들어, 반사층(910)은 알루미늄(Al)과 같은 금속 재료로 이루어질 수 있다.
본 실시예에 따른 표시 장치(10_5)는 출광 패턴(ELP)이 굴절률 차이를 이용하여 광을 가이드함에 더하여, 측면에 배치된 반사층(910)을 더 포함하여 인접한 발광 영역(EA1, EA2, EA3)으로 광이 출사되는 것을 더욱 방지할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 발광 소자와 출광 패턴의 상대적인 배치를 확대하여 도시한 단면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 출광 패턴(ELP_6)의 제3 면(S3)이 곡률진 형상을 가질 수 있다. 출광 패턴(ELP_6)은 굴절률이 큰 재료로 이루어지고, 외부와의 계면 중 측면인 제3 면(S3)에서는 입사되는 광이 전반사될 수 있다. 광의 전반사는 매질의 굴절률 뿐만 아니라 계면에 입사되는 입사각도 영향을 줄 수 있다. 출광 패턴(ELP_6)은 제3 면(S3)을 곡률지게 형성하여, 출광 패턴(ELP_6)으로 입사되어 측면을 향하는 광들을 대부분 전반사할 수 있다. 일 실시예에 따른 표시 장치(10_6)는 출광 패턴(ELP_6)의 측면 형상을 제어하여 인접한 발광 영역(EA1, EA2, EA3)들간의 혼색을 더욱 효과적으로 방지할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 22는 도 21의 표시 장치의 발광 소자와 출광 패턴의 상대적인 배치를 확대하여 도시한 단면도이다. 도 23은 도 21의 표시 장치의 출광 패턴들의 배치를 나타내는 평면도이다.
도 21 내지 도 23을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 발광 소자(ED)에 형성된 홈부(GP)의 폭이 활성층(MQW), 및 제2 반도체층(SEM2)의 폭과 동일할 수 있다. 그에 따라, 제2 반도체층(SEM2)은 초격자층(SL) 상에 배치된 부분으로서 상대적으로 얇은 두께를 갖도록 배치되고, 제1 공통 반도체층(CSE1)과 직접 연결되지 않을 수 있다. 표시 장치(10_7)는 복수의 발광 소자(ED)들의 제2 반도체층(SEM2) 및 제2 연결 전극(CNE2)과 전기적으로 연결된 제3 연결 전극(CNE3)을 더 포함할 수 있다. 본 실시예는 홈부(GP)의 폭이 발광 소자(ED)의 제2 반도체층(SEM2)과 동일하고, 그에 따른 연결 전극의 배치가 다른 점에서 도 5의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
각 발광 소자(ED)들에 대응하여 형성되는 홈부(GP)들은 표시 장치(10_7)의 제조 공정에서 공통 반도체층(CSE1, CSE2)들과 제2 반도체층(SEM2) 일부를 식각하는 공정을 통해 형성될 수 있다. 도 5의 실시예는 홈부(GP)가 제2 반도체층(SEM2)보다 작은 폭을 갖도록 형성되므로, 복수의 발광 소자(ED)들의 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)과 연결된 상태로 남을 수 있다. 그에 따라, 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)의 일 면 상에 배치된 제2 연결 전극(CNE2)을 통해 공통 전극(CE)과 전기적으로 연결될 수 있다.
반면, 본 실시예의 표시 장치(10_7)는 공통 반도체층(CSE1, CSE2)들과 제2 반도체층(SEM2) 일부를 식각하는 공정에서 홈부(GP; GP1, GP2)의 폭이 제2 반도체층(SEM2)의 폭과 동일한 폭을 갖도록 형성될 수 있다. 발광 소자(ED)들에 대응하여 형성된 홈부(GP)는 제2 반도체층(SEM2)의 상면을 노출하도록 형성될 수 있고, 제2 반도체층(SEM2)은 제1 공통 반도체층(CSE1)과 분리되어 제1 절연층(INS1)이 둘러싸는 영역 내에 일부분이 남을 수 있다. 제1 절연층(INS1)은 일부분이 발광 소자(ED)들을 둘러싸며, 발광 소자(ED)의 상면을 노출하는 홈부(GP)를 형성할 수 있다. 제1 절연층(INS1)은 발광 소자(ED)를 둘러싸는 부분의 제3 방향(DR3) 길이가 발광 소자(ED)보다 길게 형성될 수 있고, 홈부(GP)를 둘러쌀 수 있다.
제1 공통 반도체층(CSE1)은 서로 이웃한 발광 소자(ED)들을 물리적으로 연결할 뿐, 제2 반도체층(SEM2)을 통해 서로 전기적으로 연결하지 않을 수 있다. 홈부(GP) 내에 출광 패턴(ELP)을 배치하기 전, 복수의 발광 소자(ED)들의 제2 반도체층(SEM2)과 제2 연결 전극(CNE2)을 전기적으로 연결하는 제3 연결 전극(CNE3)이 배치될 수 있고, 복수의 홈부(GP)들 중 일부는 공통 반도체층(CSE1, CSE2)들을 관통하여 제2 연결 전극(CNE2)의 상면 일부를 노출할 수 있다.
일 실시예에 따르면, 복수의 홈부(GP1, GP2)들은 각 발광 소자(ED)들에 대응하여 형성된 제1 홈부(GP1)들과, 제2 연결 전극(CNE2)에 대응하여 형성된 제2 홈부(GP2)들을 포함할 수 있다. 제1 홈부(GP1)들은 발광 소자(ED)들의 제2 반도체층(SEM2)의 상면을 노출하기 위해 형성되는 것으로, 그 폭이 다른 점을 제외하고 도 5의 홈부(GP)와 동일할 수 있다. 제1 홈부(GP1)들은 표시 영역(DPA)에서 제1 홈부(GP1)들에 대응하여 배치될 수 있다. 각 제1 홈부(GP1)들은 그 폭이 발광 소자(ED)의 제2 반도체층(SEM2)의 폭과 동일할 수 있으며, 제1 절연층(INS1)에 의해 둘러싸일 수 있다. 각 제1 홈부(GP1)에는 출광 패턴(ELP)들이 배치될 수 있다.
제2 홈부(GP2)는 제2 연결 전극(CNE2)의 상면 일부를 노출할 수 있다. 제1 홈부(GP1)가 공통 반도체층(CSE1, CSE2)들을 관통하며 제2 반도체층(SEM2) 일부가 제거되어 형성된 것인 반면, 제2 홈부(GP2)는 공통 반도체층(CSE1, CSE2)들만을 관통할 수 있다. 제1 공통 반도체층(CSE1)의 일 면 상에 배치된 제2 연결 전극(CNE2)은 제2 홈부(GP2)에 의해 상면 일부가 노출될 수 있다. 제2 홈부(GP2)는 비표시 영역(NDA)에서 제2 연결 전극(CNE2)에 대응하여 배치될 수 있다.
제3 연결 전극(CNE3)은 각 홈부(GP1, GP2)들에 의해 노출된 제2 연결 전극(CNE2) 및 각 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 배치될 수 있다. 또한, 제3 연결 전극(CNE3)은 제2 공통 반도체층(CSE2) 상에도 배치될 수 있다. 제3 연결 전극(CNE3)은 실질적으로 제2 공통 반도체층(CSE2) 상에서 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 걸쳐 배치되며, 각 홈부(GP1, GP2)들 내에도 배치될 수 있다. 그에 따라, 제3 연결 전극(CNE3)은 일부분이 각각 제2 연결 전극(CNE2) 및 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 직접 배치될 수 있다. 제3 연결 전극(CNE3)은 제1 홈부(GP1) 내에서 제2 반도체층(SEM2)의 상면 및 제1 절연층(INS1)의 내측 측벽에 각각 접촉하도록 배치되고, 제2 홈부(GP2) 내에서 제2 연결 전극(CNE2)의 상면 일부에 직접 접촉할 수 있다. 복수의 발광 소자(ED)들은 제2 반도체층(SEM2)이 제3 연결 전극(CNE3)을 통해 제2 연결 전극(CNE2) 및 공통 전극(CE)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10_7)는 제3 연결 전극(CNE3) 상에서 제1 홈부(GP1)들에 대응하는 부분을 제외한 영역에 배치된 제2 절연층(INS2)을 더 포함할 수 있다. 제2 절연층(INS2)은 제1 절연층(INS1)과 실질적으로 동일한 재료를 포함하여, 제3 연결 전극(CNE3)을 보호할 수 있다. 제2 절연층(INS2)은 제3 연결 전극(CNE3)을 덮되 제1 홈부(GP1)와 비중첩하도록 배치될 수 있다. 반면, 제2 절연층(INS2)은 제3 연결 전극(CNE3) 중 제2 홈부(GP2) 내에 배치된 부분은 덮도록 배치될 수 있다. 제2 절연층(INS2)은 제1 홈부(GP1)에 대응되는 개구부를 포함하여 출광 패턴(ELP)들이 배치되는 영역을 가질 수 있고, 제3 연결 전극(CNE3)을 덮음으로써 이를 보호할 수 있다. 다만, 이에 제한되지 않는다. 제2 절연층(INS2)은 제1 홈부(GP1)에 대응하는 개구부를 포함하지 않고 제3 연결 전극(CNE3) 상에 전면적으로 형성될 수 있고, 이 경우 제2 절연층(INS2)도 일부분이 제1 홈부(GP1) 내에 배치될 수 있다. 이 경우, 출광 패턴(ELP)은 제1 홈부(GP1) 내에서 제2 절연층(INS2) 상에 직접 배치될 수도 있다.
각 출광 패턴(ELP)들은 서로 다른 제1 홈부(GP1) 내에 배치되고, 서로 다른 발광 소자(ED)들에 대응하여 배치될 수 있다. 각 출광 패턴(ELP)들은 제1 홈부(GP1) 내에서 제3 연결 전극(CNE3) 상에 직접 배치될 수 있으며, 제1 면(S1)은 제3 연결 전극(CNE3)의 상면에 직접 접촉할 수 있다. 발광 소자(ED)의 활성층(MQW)에서 생성된 광은 초격자층(SL) 및 제2 반도체층(SEM2)을 투과하여 제3 연결 전극(CNE3)을 통해 출광 패턴(ELP)으로 입사될 수 있다. 그에 따라, 제3 연결 전극(CNE3)은 투명한 재질의 전도성 재료로 이루어질 수 있다.
본 실시예의 표시 장치(10_7)는 제1 홈부(GP1)의 폭을 발광 소자(ED)의 제2 반도체층(SEM2)의 폭과 동일하게 설계한 점에서 도 5의 실시예와 차이가 있다. 제1 홈부(GP1)가 제2 반도체층(SEM2)이 아닌 제1 절연막(INS1)에 의해 둘러싸일 수 있고, 제1 홈부(GP1)의 폭이 넓어짐에 따라 출광 패턴(ELP)들을 배치하는 것이 용이할 수 있다. 각 발광 소자(ED)들은 제2 반도체층(SEM2)이 제3 연결 전극(CNE3)을 통해 제2 연결 전극(CNE2) 및 공통 전극(CE)과 전기적으로 연결되므로, 제1 공통 반도체층(CSE1)의 배치와 무관하게 발광할 수 있다.
도 24 내지 도 26은 도 21의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저, 도 24를 참조하면, 제1 기판(110) 상에 공통 반도체층(CSE1, CSE2) 상에 형성된 발광 소자(ED)들, 및 제2 연결 전극(CNE2)이 배치되면, 복수의 홈부(GP1, GP2)들을 형성한다. 홈부(GP1, GP2)들은 공통 반도체층(CSE1, CSE2) 및 제2 반도체층(SEM2)을 식각하는 공정으로 형성될 수 있다. 표시 영역(DPA)에서는 각 발광 소자(ED)들 상에 배치된 공통 반도체층(CSE1, CSE2) 일부와 제2 반도체층(SEM2) 일부가 식각되어 제1 홈부(GP1)가 형성된다. 비표시 영역(NDA)에서는 공통 반도체층(CSE1, CSE2) 일부가 식각되어 제2 홈부(GP2)가 형성될 수 있다.
이어, 도 25 및 도 26을 참조하면, 공통 반도체층(CSE1, CSE2) 및 각 홈부(GP1, GP2)들 상에 제3 연결 전극(CNE3)을 배치하고, 제3 연결 전극(CNE3) 상에 제2 절연층(INS2)을 배치한다. 제3 연결 전극(CNE3)은 제2 공통 반도체층(CSE2) 상에서 표시 영역(DPA) 및 비표시 영역(NDA)에 전면적으로 배치되고, 각 홈부(GP1, GP2)들 내에도 배치될 수 있다. 제3 연결 전극(CNE3)은 홈부(GP1, GP2)들에 의해 노출된 발광 소자(ED)들의 제2 반도체층(SEM2)과 제2 연결 전극(CNE2)에 각각 직접 접촉할 수 있다.
제2 절연층(INS2)은 제3 연결 전극(CNE3) 상에 배치되며, 제1 홈부(GP1)에 대응하는 영역에는 배치되지 않을 수 있다. 제2 절연층(INS2)은 제1 홈부(GP1)에 대응한 복수의 개구부를 포함할 수 있고, 각 발광 소자(ED)들의 제2 반도체층(SEM2)은 상면이 노출될 수 있다. 반면, 제2 절연층(INS2)은 제2 홈부(GP2)에서는 제3 연결 전극(CNE3)을 덮을 수 있다. 다만, 이에 제한되지 않으며, 제2 절연층(INS2)은 제1 홈부(GP1) 내에 배치되어 제3 연결 전극(CNE3)을 전면적으로 덮을 수도 있다.
이어, 도면으로 도시하지 않았으나, 복수의 발광 소자(ED)들에 대응한 제1 홈부(GP1)에 각각 복수의 출광 패턴(ELP)들을 배치하여 표시 장치(10_7)를 제조할 수 있다.
한편, 표시 장치(10)는 제3 연결 전극(CNE3)을 포함하여 복수의 발광 소자(ED)들이 공통 전극(CE)과 전기적으로 연결될 수 있으므로, 복수의 발광 소자(ED)들은 반드시 공통 반도체층(CSE1, CSE2)을 통해 연결되지 않을 수 있다. 복수의 발광 소자(ED)들은 공통 반도체층(CSE1, CSE2) 상에서 함께 형성되지 않더라도, 제1 기판(110) 상에서 각각 동시에 공통 전극(CE)과 연결될 수 있다.
그에 따라, 일 실시예에 따른 표시 장치(10)는 각 발광 영역(EA1, EA2, EA3)마다 서로 다른 발광 소자(ED)들이 배치될 수 있고, 이들은 서로 다른 파장대의 광을 방출할 수 있다. 각 발광 소자(ED)들에 대응하여 배치되는 출광 패턴(ELP)은 발광 소자(ED)에서 방출된 광의 파장대에 대응한 컬러 필터의 기능을 수행한다면, 각 발광 영역(EA1, EA2, EA3)은 서로 다른 파장대의 광이 출사될 수 있다. 즉, 출광 패턴(ELP)은 파장 변환 입자(WCP)를 포함하지 않을 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10_8)는 복수의 발광 소자(ED; ED1, ED2, ED3)들이 서로 다른 색의 광을 방출할 수 있다. 각 발광 영역(EA1, EA2, EA3)에 배치되는 발광 소자(ED; ED1, ED2, ED3)들은 서로 다른 종류의 발광 소자(ED)들일 수 있고, 이들은 서로 물리적으로 분리될 수 있다. 표시 장치(10_8)는 서로 분리된 발광 소자(ED)들을 지지하고 고정하는 지지부(150)와 제3 절연층(INS3)을 더 포함하고, 복수의 발광 소자(ED)들을 전기적으로 연결하는 제3 연결 전극(CNE3)을 포함할 수 있다.
복수의 발광 소자(ED)들은 제1 발광 영역(EA1)에 배치된 제1 발광 소자(ED1), 제2 발광 영역(EA2)에 배치된 제2 발광 소자(ED2), 및 제3 발광 영역(EA3)에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 각 발광 소자(ED)들은 활성층(MQW)의 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 색의 적색 광을 방출하고, 제2 발광 소자(ED2)는 제2 색의 녹색 광을 방출하며, 제3 발광 소자(ED3)는 제3 색의 청색 광을 방출할 수 있다. 각 발광 소자(ED)들은 활성층(MQW)의 재료가 서로 다르므로, 도 10 및 도 11에 도시된 바와 같이 공통 반도체층(CSE1, CSE2) 상에서 함께 형성되지 않을 수 있다. 복수의 제1 발광 소자(ED1)들, 제2 발광 소자(ED2)들, 및 제3 발광 소자(ED3)들은 각각 개별적으로 형성되어 각 발광 영역(EA1, EA2, EA3)에 대응하도록 배치될 수 있다. 즉, 표시 장치(10_8)는 공통 반도체층(CSE1, CSE2)들이 생략되고, 각 발광 소자(ED)들은 개별적으로 화소 전극(AE) 및 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 각 발광 소자(ED)들은 반도체층들의 측면이 제1 절연층(IL1) 및 제1 반사층(RL1)에 의해 둘러싸일 수 있다. 표시 장치(10_8)의 제조 공정에서 제2 반도체층(SEM2)이 식각되어 홈부(GP)가 형성되면, 홈부(GP)는 제1 절연층(INS1)에 의해 둘러싸일 수 있다.
지지부(150)는 복수의 발광 소자(ED)들을 부분적으로 둘러싸도록 배치될 수 있다. 각 발광 소자(ED)들이 개별적으로 배치되고 이들이 서로 물리적으로 분리됨에 따라, 표시 장치(10_8)는 복수의 발광 소자(ED)들을 고정하는 부재를 더 포함할 수 있다. 지지부(150)는 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 배치되며, 복수의 발광 소자(ED)들 및 제2 연결 전극(CNE2)을 고정할 수 있다.
제3 절연층(INS3)은 지지부(150) 상에 배치될 수 있다. 제3 절연층(INS3)은 비표시 영역(NDA)에서 제2 연결 전극(CNE2) 일부를 덮도록 배치되며, 제2 연결 전극(CNE2)의 상면 일부를 노출할 수 있다. 또한, 제3 절연층(INS3)은 표시 영역(DPA)에서 발광 소자(ED)들의 측면을 둘러싸는 제1 절연층(INS1) 상에 일부분이 배치될 수 있다. 제3 절연층(INS3)은 출광 패턴(ELP)이 배치되는 홈부(GP)에는 배치되지 않을 수 있으며, 복수의 발광 소자(ED)들 사이, 또는 발광 영역(EA1, EA2, EA3)들 사이에 배치될 수 있다. 다만, 제3 절연층(INS3)은 생략될 수 있다.
복수의 홈부(GP)들은 서로 다른 발광 소자(ED)들에 각각 대응하여 형성될 수 있다. 홈부(GP)는 제1 발광 소자(ED1)에 대응하여 형성된 제1 홈부(GP1), 제2 발광 소자(ED2)에 대응하여 형성된 제2 홈부(GP2) 및 제3 발광 소자(ED3)에 대응하여 형성된 제3 홈부(GP3)를 포함할 수 있다. 각 홈부(GP; GP1, GP2, GP3)들은 제1 절연층(INS1)에 의해 둘러싸인 제2 반도체층(SEM2)을 식각하는 공정을 통해 형성될 수 있다. 각 홈부(GP; GP1, GP2, GP3)들은 제2 반도체층(SEM2)의 상면 일부를 노출할 수 있으며, 제1 절연층(INS1)에 의해 둘러싸일 수 있다.
제3 연결 전극(CNE3)은 각 홈부(GP1, GP2, GP3)들에 의해 노출된 각 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 배치될 수 있다. 또한, 제3 연결 전극(CNE3)은 제3 절연층(INS3) 및 제2 연결 전극(CNE2) 상에도 배치될 수 있다. 제3 연결 전극(CNE3)은 실질적으로 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 걸쳐 배치되며, 각 홈부(GP1, GP2, GP3)들 내에도 배치될 수 있다. 그에 따라, 제3 연결 전극(CNE3)은 일부분이 각각 제2 연결 전극(CNE2) 및 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 직접 배치될 수 있다. 제3 연결 전극(CNE3)은 각 홈부(GP1, GP2, GP3) 내에서 제2 반도체층(SEM2)의 상면 및 제1 절연층(INS1)의 내측 측벽에 각각 접촉하도록 배치되고, 비표시 영역(NDA)에서 제3 절연층(INS3)이 노출하는 제2 연결 전극(CNE2)의 상면 일부에 직접 접촉할 수 있다. 복수의 발광 소자(ED)들은 제2 반도체층(SEM2)이 제3 연결 전극(CNE3)을 통해 제2 연결 전극(CNE2) 및 공통 전극(CE)과 전기적으로 연결될 수 있다.
복수의 출광 패턴(ELP)들은 각 발광 소자(ED1, ED2, ED3)들에 대응하여 각각 서로 다른 홈부(GP1, GP2, GP3)에 배치될 수 있다. 예를 들어, 제1 출광 패턴(ELP1)은 제1 발광 영역(EA1)에서 제1 발광 소자(ED1) 상에 배치되며, 일부분이 제1 홈부(GP1) 내에 배치될 수 있다. 제2 출광 패턴(ELP2)은 제2 발광 영역(EA2)에서 제2 발광 소자(ED2) 상에 배치되며, 일부분이 제2 홈부(GP2) 내에 배치되고, 제3 출광 패턴(ELP3)은 제3 발광 영역(EA3)에서 제3 발광 소자(ED3) 상에 배치되며, 일부분이 제3 홈부(GP3) 내에 배치될 수 있다. 각 출광 패턴(ELP; ELP1, ELP2, ELP3)들은 각 발광 소자(ED)들에서 방출된 광들을 상부 방향으로 출사시킬 수 있다.
일 실시예에 따른 표시 장치(10_8)는 각 발광 소자(ED1, ED2, ED3)들이 서로 다른 파장대의 광을 방출할 수 있고, 출광 패턴(ELP)들은 파장 변환 입자(WCP)를 포함하지 않을 수 있다. 각 출광 패턴(ELP)들은 입사된 광의 파장 변환 없이, 컬러 필터의 기능만을 수행할 수 있다. 예를 들어, 제1 출광 패턴(ELP1)은 제1 베이스부(BSP1)가 제1 색의 광인 적색 색재를 포함하여 적색 컬러 필터가 될 수 있다. 제2 출광 패턴(ELP2)은 제2 베이스부(BSP2)가 제2 색의 광인 녹색 색재를 포함하여 녹색 컬러 필터가 되고, 제3 출광 패턴(ELP3)은 제3 베이스부(BSP3)가 제3 색의 광인 청색 색재를 포함하여 청색 컬러 필터가 될 수 있다. 표시 장치(10_8)는 서로 다른 종류의 발광 소자(ED)들을 포함하여 이들을 공통 전극(CE)과 전기적으로 연결하는 제3 연결 전극(CNE3)을 포함하고, 출광 패턴(ELP)들이 컬러 필터 및 광 가이드 부재의 기능을 수행할 수 있다.
도 28 내지 도 31은 도 27의 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저, 도 28을 참조하면, 제1 기판(110) 상에 복수의 발광 소자(ED1, ED2, ED3)들, 및 제2 연결 전극(CNE2)을 형성하고, 이들을 둘러싸는 지지부(150)를 배치한다. 상술한 실시예들과 달리, 표시 장치(10_8)는 서로 다른 종류의 발광 소자(ED1, ED2, ED3)들을 포함하는 바, 각 발광 영역(EA1, EA2, EA3)에 배치되는 발광 소자(ED1, ED2, ED3)들은 각각 개별적으로 배치될 수 있다. 다만, 동일한 발광 영역(EA1, EA2, EA3)들에는 각각 동일한 발광 소자(ED1, ED2, ED3)들이 배치되는 바, 이들은 제1 기판(110) 상에 동시에 배치될 수 있다. 예컨대, 제1 발광 영역(EA1)들은 제1 방향(DR1)으로 배열되고, 이들에는 제1 발광 소자(ED1)들이 제1 방향(DR1)으로 배열될 수 있다. 이 경우, 복수의 제1 발광 소자(ED1)들이 제1 방향(DR1)으로 배열된 상태로 제1 기판(110) 상에 동시에 배치될 수 있다. 제2 발광 영역(EA2)의 제2 발광 소자(ED2)들 및 제3 발광 영역(EA3)의 제3 발광 소자(ED3)들도 마찬가지일 수 있다.
지지부(150)는 복수의 발광 소자(ED1, ED2, ED3)들과 제2 연결 전극(CNE2)의 일부분을 감싸도록 배치될 수 있다. 복수의 발광 소자(ED1, ED2, ED3)들과 제2 연결 전극(CNE2)은 지지부(150)의 상면으로 일부분이 돌출될 수 있고, 돌출된 부분에서 홈부(GP1, GP2, GP3)들이 형성되거나 제3 연결 전극(CNE3)과 접촉할 수 있다.
이어, 도 29 및 도 30을 참조하면, 각 발광 소자(ED1, ED2, ED3)들에 대응하여 복수의 홈부(GP1, GP2, GP3)들을 형성하고, 발광 소자(ED)들 및 제2 연결 전극(CNE2)의 일부분 상에 제3 절연층(INS3)을 형성한다.
복수의 홈부(GP1, GP2, GP3)들은 제2 반도체층(SEM2)을 식각하는 공정으로 형성될 수 있다. 표시 영역(DPA)에서는 각 발광 소자(ED)의 제2 반도체층(SEM2) 일부가 식각되어 홈부(GP1, GP2, GP3)들이 형성될 수 있다. 제3 절연층(INS3)은 표시 영역(DPA) 및 비표시 영역(NDA) 상에 전면적으로 배치되되, 각 홈부(GP1, GP2, GP3)와 제2 연결 전극(CNE2)의 상면 일부는 노출하도록 배치될 수 있다. 제3 절연층(INS3)이 배치되지 않고 노출하는 제2 연결 전극(CNE2) 및 제2 반도체층(SEM2)은 제3 연결 전극(CNE3)과 각각 접촉할 수 있다.
도면에서는 홈부(GP1, GP2, GP3)들을 형성하고 제3 절연층(INS3)을 형성한 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 발광 소자(ED)들 상에 제3 절연층(INS3)을 먼저 형성하고, 제3 절연층(INS3) 및 제2 반도체층(SEM2) 일부를 식각하여 홈부(GP1, GP2, GP3)들을 형성할 수도 있다.
다음으로, 도 31을 참조하면, 제3 절연층(INS3) 및 각 홈부(GP1, GP2, GP3)들 상에 제3 연결 전극(CNE3)을 배치한다. 제3 연결 전극(CNE3)은 표시 영역(DPA) 및 비표시 영역(NDA)에 전면적으로 배치되고, 각 홈부(GP1, GP2, GP3)들 내에도 배치될 수 있다. 제3 연결 전극(CNE3)은 홈부(GP1, GP2, GP3)들에 의해 노출된 발광 소자(ED)들의 제2 반도체층(SEM2)과 직접 접촉하고, 제3 절연층(INS3)에 의해 노출된 제2 연결 전극(CNE2)과 직접 접촉할 수 있다.
이어, 도면으로 도시하지 않았으나, 복수의 발광 소자(ED)들에 대응한 홈부(GP1, GP2, GP3)들에 각각 복수의 출광 패턴(ELP)들을 배치하여 표시 장치(10_8)를 제조할 수 있다.
도 32는 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_9)는 회로 보드(CB)가 제1 기판(110)의 하측에 배치되고, 비표시 영역(NDA)의 복수의 패드(PD; PD1, PD2)들이 제1 기판(110)을 관통하는 비아홀(VIA1, VIA2)들을 통해 회로 보드(CB)의 회로 보드 패드(PDC1, PDC2)와 전기적으로 연결될 수 있다. 본 실시예는 패드(PD)와 회로 보드 패드(PDC1, PDC2)들의 전기적 연결 방식과 패드 영역(PDA1, PDA2)들의 배치가 다른 점에서 도 4의 실시예와 차이가 있다.
표시 장치(10_9)는 비표시 영역(NDA)이 공통 전극 접속부(CPA)와 패드 영역(PDA)이 배치되는 공간 확보가 필요하다. 표시 장치(10_9)는 단위 면적 당 많은 수의 발광 소자(ED)들을 배치하여 초고해상도의 표시 장치 구현을 위해 비표시 영역(NDA)을 최소화하는 설계가 고려될 수 있다.
일 실시예에 따른 표시 장치(10_9)는 회로 보드(CB)가 제1 기판(110)의 하측에 배치되고, 복수의 패드(PD)들이 제1 기판(110)을 관통하는 비아홀(VIA1, VIA2)을 통해 회로 보드 패드(PDC)들과 전기적으로 연결될 수 있고, 복수의 패드(PD)들 중 일부가 공통 전극 접속부(CPA)의 내측에 배치될 수 있다. 복수의 패드(PD)들은 비표시 영역(NDA)에서 공통 전극 접속부(CPA)를 기준으로 내측과 외측으로 구분되어 배치될 수 있고, 공통 전극 접속부(CPA)의 외측 영역의 공간을 최소화할 수 있다. 표시 장치(10)는 제1 기판(110)의 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 외측 영역을 최소화할 수 있고, 표시 영역(DPA)이 상대적으로 많은 면적을 차지할 수 있다. 일 실시예에 따른 표시 장치(10)는 패드(PD)들이 제1 기판(110)을 관통하여 회로 보드(CB)의 회로 보드 패드(PDC)와 전기적으로 연결됨에 따라, 충분한 공간의 표시 영역(DPA) 확보가 가능하여 초고해상도 표시 장치의 구현에 유리한 이점이 있다.
표시 장치(10_9)는 비표시 영역(NDA)에 배치된 패드 영역(PDA; PDA1, PDA2)으로, 공통 전극 접속부(CPA)의 외측에 배치된 제1 패드 영역(PDA1), 및 공통 전극 접속부(CPA)의 내측에 배치된 제2 패드 영역(PDA2)을 포함할 수 있다. 공통 전극 접속부(CPA)를 기준으로, 제1 패드 영역(PDA1)은 외측 패드 영역이고 제2 패드 영역(PDA2)은 내측 패드 영역일 수 있다. 복수의 패드(PD; PD1, PD2)들은 제1 패드 영역(PDA1)과 제2 패드 영역(PDA2)에 각각 배치될 수 있다. 제1 패드(PD1)들과 제2 패드(PD2)들은 공통 전극(CE)을 기준으로 각각 외측과 내측에 배치될 수 있다. 제1 패드(PD1)는 제1 패드 기저층(PL1) 및 제1 패드 상부층(PU1)을 포함하고, 제2 패드(PD2)는 제2 패드 기저층(PL2) 및 제2 패드 상부층(PU2)을 포함할 수 있다. 각 패드(PD)들의 구조에 대한 설명은 상술한 바와 동일하다.
복수의 패드(PD; PD1, PD2)들은 제1 기판(110)에 형성된 복수의 비아홀(VIA; VIA1, VIA2), 및 패드 연결 전극(CEP; CEP1, CEP2)을 통해 각각 회로 보드(CB)의 회로 보드 패드(PDC; PDC1, PDC2)와 전기적으로 연결될 수 있다. 복수의 패드(PD1, PD2)들은 제1 기판(110)의 일 면 상에 배치되고, 회로 보드 패드(PDC1, PDC2)들은 회로 보드(CB)의 일 면 상에 배치될 수 있다. 일 실시예에 따르면, 복수의 비아홀(VIA; VIA1, VIA2)들은 비표시 영역(NDA) 중 제1 패드 영역(PDA1)에 형성된 제1 비아홀(VIA1)과 제2 패드 영역(PDA2)에 형성된 제2 비아홀(VIA2)을 포함한다. 복수의 패드 연결 전극(CEP)들은 제1 패드(PD1)와 제1 회로 보드 패드(PDC1)를 전기적으로 연결하는 제1 패드 연결 전극(CEP1) 및 제2 패드(PD2)와 제2 회로 보드 패드(PDC2)를 전기적으로 연결하는 제2 패드 연결 전극(CEP2)을 포함할 수 있다.
제1 비아홀(VIA1)은 제1 패드 영역(PDA1)에서 제1 패드(PD1)들에 각각 대응하여 형성되며, 제1 기판(110)을 관통할 수 있다. 제1 비아홀(VIA1)들은 제1 패드(PD1)들이 배치된 제1 기판(110)의 일 면으로부터 타 면까지 관통할 수 있다. 제1 비아홀(VIA1)들은 제1 패드(PD1)와 중첩하도록 배치되며, 제1 패드 기저층(PL1)은 제1 비아홀(VIA1) 상에 배치될 수 있다. 제1 패드 연결 전극(CEP1)은 일부분이 제1 비아홀(VIA1) 내에 배치되어 제1 패드(PD1) 및 제1 회로 보드 패드(PDC1)와 각각 전기적으로 연결될 수 있다. 제1 패드 연결 전극(CEP1)은 제1 비아홀(VIA1) 내에 배치된 제1 연결부(PC1), 및 제1 연결부(PC1)와 연결되어 제1 기판(110)의 하면에 배치된 제1 전극부(PE1)를 포함할 수 있다. 제1 연결부(PC1)는 제1 패드(PD1)의 제1 패드 기저층(PL1)과 직접 접촉하고, 제1 전극부(PE1)는 제1 기판(110)의 타 면에 배치되어 제1 회로 보드 패드(PDC1)와 직접 접촉할 수 있다.
제2 비아홀(VIA2)은 제2 패드 영역(PDA2)에서 제2 패드(PD2)들에 각각 대응하여 형성되며, 제1 기판(110)을 관통할 수 있다. 제2 비아홀(VIA2)들은 제2 패드(PD2)들이 배치된 제1 기판(110)의 일 면으로부터 타 면까지 관통할 수 있다. 제2 비아홀(VIA2)들은 제2 패드(PD2)와 중첩하도록 배치되며, 제2 패드 기저층(PL2)은 제2 비아홀(VIA2) 상에 배치될 수 있다. 제2 패드 연결 전극(CEP2)은 일부분이 제2 비아홀(VIA2) 내에 배치되어 제2 패드(PD2) 및 제2 회로 보드 패드(PDC2)와 각각 전기적으로 연결될 수 있다. 제2 패드 연결 전극(CEP2)은 제2 비아홀(VIA2) 내에 배치된 제2 연결부(PC2), 및 제2 연결부(PC2)와 연결되어 제1 기판(110)의 하면에 배치된 제2 전극부(PE2)를 포함할 수 있다. 제2 연결부(PC2)는 제2 패드(PD2)의 제2 패드 기저층(PL2)과 직접 접촉하고, 제2 전극부(PE22)는 제1 기판(110)의 타 면에 배치되어 제2 회로 보드 패드(PDC2)와 직접 접촉할 수 있다.
제1 기판(110)에 형성되는 각 비아홀(VIA1, VIA2)들은 제1 기판(110) 상에 배치된 패드(PD1, PD2)들이 패드 연결 전극(CEP)을 통해 회로 보드 패드(PDC)와 전기적으로 연결될 수 있는 경로를 제공할 수 있다. 제1 비아홀(VIA1)들은 제1 패드 영역(PDA1)에 배치되어 제1 패드(PD1)들과 대응되도록 형성될 수 있고, 제1 비아홀(VIA1)들의 평면 배치는 제1 패드(PD1)들의 평면 배치와 실질적으로 동일할 수 있다. 제2 비아홀(VIA2)들은 제2 패드 영역(PDA2)에 배치되어 제2 패드(PD2)들과 대응되도록 형성될 수 있고, 제2 비아홀(VIA2)들의 평면 배치는 제2 패드(PD2)들의 평면 배치와 실질적으로 동일할 수 있다.
패드 연결 전극(CEP)과 회로 보드 패드(PDC)는 반드시 제1 기판(110) 상에 배치된 패드(PD)들의 배치와 완전히 대응되지 않을 수 있다. 도면에서는 제1 패드 연결 전극(CEP1)과 제1 회로 보드 패드(PDC1)들이 각각 제1 패드(PD1) 및 제1 비아홀(VIA1)에 대응하여 배치되고, 제2 패드 연결 전극(CEP2)과 제2 회로 보드 패드(PDC2)들이 각각 제2 패드(PD2) 및 제2 비아홀(VIA2)에 대응하여 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 각 패드(PD1, PD2)들과 회로 보드 패드(PDC1, PDC2)들은 서로 대응되지 않을 수 있고, 일부의 패드(PD1, DP2)들에 대응하여 회로 보드 패드(PDC1, PDC2)들이 배치될 수 있다. 패드 연결 전극(CEP1, CEP2)은 각 비아홀(VIA1, VIA2) 내에 배치되는 연결부(PC1, PC2)들은 각 비아홀(VIA1, VIA2)에 대응되므로 제1 기판(110) 상에 배치되는 패드(PD)들에 각각 대응하도록 배치되고, 전극부(PE1, PE2)들은 회로 보드 패드(PDC1, PDC2)와 접촉하므로 이에 대응하도록 배치될 수 있다. 패드 연결 전극(CEP) 및 회로 보드 패드(PDC1, PDC2)는 패드(PD) 설계 및 제1 기판(110)의 구조에 따라 다양하게 변형될 수 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 33 내지 도 35는 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다. 도 33은 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 34는 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 35는 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 33을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 33에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 34를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 35를 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 36 및 도 37은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 36 및 도 37을 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10)가 투명 표시 장치에 적용되는 경우, 표시 장치(10)의 제1 기판(110), 방열 기판(510) 및 회로 보드(CB)는 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
110: 제1 기판 ED: 발광 소자
AE: 화소 전극 CE: 공통 전극
210: 제2 기판 310: 캡핑층
ELP: 출광 패턴
GP: 홈부

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 복수의 화소 회로부들을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 표시 영역에 배치되어 상기 화소 회로부들에 각각 전기적으로 연결된 복수의 발광 소자들;
    상기 복수의 발광 소자들에 각각 대응하여 형성되고, 상기 발광 소자들의 상면 일부가 함몰된 복수의 홈부들;
    상기 제1 기판 상에서 상기 비표시 영역에 배치되고, 상기 복수의 발광 소자들과 전기적으로 연결된 연결 전극; 및
    상기 복수의 발광 소자들에 대응하여 배치되고, 일부분이 상기 홈부 내에 배치된 복수의 출광 패턴들을 포함하고,
    상기 출광 패턴은 상기 홈부 내에서 상기 발광 소자와 접촉하는 제1 면, 상기 제1 면과 대향하는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면인 제3 면을 포함하고,
    상기 제2 면은 외면이 곡률진 형상을 갖는 표시 장치.
  2. 제1 항에 있어서,
    상기 출광 패턴은 상기 제1 면으로부터 상기 제2 면으로 갈수록 직경이 커지는 형상을 갖는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 면은 상기 제1 기판의 상면에 대하여 경사진 형상을 갖는 표시 장치.
  4. 제2 항에 있어서,
    상기 제3 면은 곡률진 형상을 갖는 표시 장치.
  5. 제1 항에 있어서,
    상기 복수의 발광 소자들은 각각 제1 반도체층,
    상기 제1 반도체층 상에 배치된 활성층, 및
    상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 홈부의 직경은 상기 제2 반도체층의 직경보다 작고, 상기 제2 반도체층의 상면에 형성되어 상기 제2 반도체층의 측면 부분에 의해 둘러싸인 표시 장치.
  6. 제5 항에 있어서,
    상기 출광 패턴의 상기 제1 면은 상기 제2 반도체층과 직접 접촉하는 표시 장치.
  7. 제5 항에 있어서,
    상기 출광 패턴의 상기 제1 면과 상기 제2 반도체층 사이에 배치된 광학층을 더 포함하는 표시 장치.
  8. 제5 항에 있어서,
    상기 출광 패턴의 측면에 배치된 반사층을 더 포함하는 표시 장치.
  9. 제5 항에 있어서,
    상기 복수의 발광 소자들 및 상기 연결 전극 상에 배치된 제1 공통 반도체층을 포함하고,
    상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 측면 부분이 상기 제1 공통 반도체층과 연결되며 상기 홈부는 상기 제1 공통 반도체층을 관통하는 표시 장치.
  10. 제1 항에 있어서,
    상기 출광 패턴은 상기 발광 소자들에서 방출된 광들 중 일부의 광의 투과를 차단하는 베이스부, 및
    상기 베이스부 내에 배치된 파장 변환 입자를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 소자는 제1 색의 광을 방출하고,
    상기 출광 패턴들 중 적어도 일부는 상기 베이스부가 상기 제1 색의 광의 투과를 차단하는 색재를 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 기판 상에 배치되고 상기 복수의 출광 패턴들을 부분적으로 감싸는 제2 기판을 더 포함하고,
    상기 출광 패턴의 굴절률은 상기 제2 기판의 굴절률보다 큰 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 기판 상에 배치된 캡핑층을 더 포함하고,
    상기 캡핑층은 상기 출광 패턴들의 상기 제2 면을 덮도록 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 캡핑층의 굴절률은 상기 출광 패턴의 굴절률보다 작은 표시 장치.
  15. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판의 상기 표시 영역에서 서로 이격되어 배치된 복수의 발광 소자들;
    일부분이 상기 복수의 발광 소자들을 각각 감싸도록 배치되고, 상기 발광 소자의 상면을 노출하는 홈부를 형성하는 제1 절연층;
    상기 제1 기판의 상기 비표시 영역에 배치된 제1 연결 전극;
    상기 복수의 발광 소자들 및 상기 제1 연결 전극 상에 배치되며, 일부분이 상기 홈부 내에 배치되어 상기 발광 소자의 상면과 접촉하는 제2 연결 전극; 및
    상기 복수의 발광 소자들에 대응하여 배치되고 일부분이 상기 홈부 내에 배치된 복수의 출광 패턴들을 포함하고,
    상기 출광 패턴은 상기 홈부 내에서 상기 제2 연결 전극과 접촉하는 제1 면을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 출광 패턴은 상기 제1 면과 대향하며 곡률진 형상을 갖는 제2 면, 및 상기 제1 면과 상기 제2 면을 연결하는 측면인 제3 면을 포함하고,
    상기 제1 면으로부터 상기 제2 면으로 갈수록 직경이 커지는 형상을 갖는 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 면은 상기 제1 기판의 상면에 대하여 경사진 형상을 갖는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 면의 직경은 상기 홈부의 직경보다 작은 표시 장치.
  19. 제15 항에 있어서,
    상기 발광 소자는 제1 색의 광을 방출하는 제1 발광 소자, 및 상기 제1 색과 다른 제2 색의 광을 방출하는 제2 발광 소자를 포함하고,
    상기 출광 패턴은 상기 제1 발광 소자 상에 배치되고 상기 제2 색의 광의 투과를 차단하는 제1 출광 패턴, 및 상기 제2 발광 소자 상에 배치되고 상기 제1 색의 광의 투과를 차단하는 제2 출광 패턴을 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 복수의 발광 소자들은 각각 제1 반도체층,
    상기 제1 반도체층 상에 배치된 활성층, 및
    상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 홈부의 직경은 상기 제2 반도체층의 직경과 동일한 표시 장치.
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* Cited by examiner, † Cited by third party
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