KR20230030112A - 표시 장치 - Google Patents

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KR20230030112A
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substrate
pads
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KR1020210111700A
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조주완
송대호
양병춘
이태희
최병화
최해윤
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소 회로부들, 및 상기 화소 회로부와 전기적으로 연결된 복수의 패드들을 포함하는 회로 기판, 상기 회로 기판 상에 배치되고 상기 화소 회로부와 전기적으로 연결된 복수의 발광 소자들을 포함하는 표시 기판, 상기 표시 기판 상에 배치되고 상기 패드들과 전기적으로 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드, 및 상기 회로 기판 중 상기 표시 기판이 배치된 일 면의 반대편 타 면에 배치된 방열 기판을 포함하고, 상기 표시 기판은 상기 복수의 발광 소자들이 배치된 셀 부의 주변 영역에 배치된 복수의 비아홀들, 및 상기 비아홀들에 배치된 복수의 패드 연결 전극들을 포함하고, 상기 복수의 패드 연결 전극들은 각각 상기 회로 기판의 상기 패드들, 및 상기 회로 보드의 상기 회로 보드 패드들과 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자들을 포함하며 단위 면적 당 많은 수의 발광 영역을 포함하는 초고해상도 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 회로 보드와 회로 기판의 연결 구조가 단순화된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소 회로부들, 및 상기 화소 회로부와 전기적으로 연결된 복수의 패드들을 포함하는 회로 기판, 상기 회로 기판 상에 배치되고 상기 화소 회로부와 전기적으로 연결된 복수의 발광 소자들을 포함하는 표시 기판, 상기 표시 기판 상에 배치되고 상기 패드들과 전기적으로 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드, 및 상기 회로 기판 중 상기 표시 기판이 배치된 일 면의 반대편 타 면에 배치된 방열 기판을 포함하고, 상기 표시 기판은 상기 복수의 발광 소자들이 배치된 셀 부의 주변 영역에 배치된 복수의 비아홀들, 및 상기 비아홀들에 배치된 복수의 패드 연결 전극들을 포함하고, 상기 복수의 패드 연결 전극들은 각각 상기 회로 기판의 상기 패드들, 및 상기 회로 보드의 상기 회로 보드 패드들과 연결된다.
상기 패드 연결 전극은 상기 패드와 연결된 제1 전극부, 상기 회로 보드 패드와 연결된 제2 전극부, 및 상기 제1 전극부 및 상기 제2 전극부와 연결되며 상기 비아홀 내에 배치된 연결부를 포함할 수 있다.
상기 복수의 비아홀들, 및 복수의 회로 보드 패드들은 각각 상기 복수의 패드들에 대응되어 배치되고, 상기 비아홀들, 및 상기 회로 보드 패드들의 개수는 각각 상기 패드들의 개수와 동일할 수 있다.
상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 표시 기판은 상기 셀 부의 주변 영역에 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층과 동일한 복수의 층들이 배치되고 상기 셀 부 및 상기 셀 부의 주변 영역에 걸쳐 배치된 제3 반도체층을 더 포함할 수 있다.
상기 복수의 패드들 및 상기 회로 보드 패드들은 각각 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 중 적어도 일부와 중첩할 수 있다.
상기 비아홀은 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제3 반도체층을 관통하고, 상기 제2 전극부는 상기 제3 반도체층 상에 배치될 수 있다.
상기 표시 기판은 상기 셀 부의 주변 영역에서 상기 제3 반도체층 및 상기 제2 반도체층 일부가 제거되고, 상기 비아홀은 상기 셀 부의 주변 영역에서 상기 제3 반도체층 및 상기 제2 반도체층이 제거된 부분에 형성되어 상기 활성층 및 상기 제1 반도체층을 관통할 수 있다.
상기 표시 기판은 상기 셀 부의 주변 영역 중 상기 비아홀이 배치된 영역의 상면의 높이가 상기 셀 부의 주변 영역의 다른 부분의 상면의 높이보다 낮을 수 있다.
상기 표시 기판은 상기 셀 부에서 상기 제3 반도체층 상에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터들, 및 상기 컬러 필터들 상에 배치된 제2 기판을 더 포함할 수 있다.
상기 표시 기판은 상기 제3 반도체층 상에 배치된 제3 기판을 더 포함하고, 상기 비아홀은 상기 제3 기판을 관통하고, 상기 제2 전극부는 상기 제3 기판 상에 배치될 수 있다.
상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 셀 부의 주변 영역에 배치된 상기 제2 반도체층과 서로 연결될 수 있다.
상기 회로 보드는 상기 표시 기판의 상기 셀 부에 대응하도록 형성된 제1 개구부를 포함하고, 상기 회로 보드는 상기 표시 기판의 상기 셀 부와 중첩하지 않으며 상기 셀 부의 주변 영역 상에 배치될 수 있다.
상기 표시 기판의 상기 셀 부의 상면은 상기 회로 보드의 상면으로부터 돌출될 수 있다.
상기 회로 보드 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하도록 형성된 제2 개구부를 포함하는 차광층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역과 이격되고 복수의 패드들이 배치된 패드 영역들을 포함하는 회로 기판, 상기 회로 기판의 일 면 상에 배치되고 상기 표시 영역에 대응하여 복수의 발광 소자들이 배치된 셀 부를 포함하는 표시 기판, 상기 표시 기판 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하여 형성된 제1 개구부, 및 상기 패드 들에 대응하여 배치된 복수의 회로 보드 패드들을 포함하는 회로 보드, 상기 회로 보드 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하여 형성된 제2 개구부를 포함하는 차광층, 및 상기 회로 기판의 상기 일 면의 반대편 타 면에 배치된 방열 기판을 포함하고, 상기 표시 기판은 상기 셀 부의 주변 영역에서 상기 복수의 패드들에 대응하여 형성된 복수의 비아홀들, 및 상기 비아홀들에 배치된 패드 연결 전극들을 포함하며, 상기 패드 연결 전극은 상기 패드와 연결된 제1 전극부, 상기 회로 보드 패드와 연결된 제2 전극부, 및 상기 제1 전극부 및 상기 제2 전극부와 연결되며 상기 비아홀 내에 배치된 연결부를 포함한다.
상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 표시 기판은 상기 셀 부의 주변 영역에 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층과 동일한 복수의 층들이 배치되고 상기 셀 부 및 상기 셀 부의 주변 영역에 걸쳐 배치된 제3 반도체층을 더 포함할 수 있다.
상기 비아홀은 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제3 반도체층을 관통하고, 상기 제2 전극부는 상기 제3 반도체층 상에 배치될 수 있다.
상기 표시 기판은 상기 셀 부에서 상기 제3 반도체층 상에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터들, 및 상기 컬러 필터들 상에 배치된 제2 기판을 더 포함하고, 상기 표시 기판의 상기 셀 부의 상면의 높이는 상기 회로 보드의 상면의 높이보다 높을 수 있다.
상기 회로 보드 패드는 상기 회로 보드의 하면에 배치될 수 있다.
상기 비아홀들, 및 상기 회로 보드 패드들의 개수는 각각 상기 패드들의 개수와 동일할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자들을 포함하는 표시 기판의 상부 및 하부에 배치된 회로 보드와 회로 기판이 표시 기판에 배치된 패드 연결 전극을 통해 서로 전기적으로 연결될 수 있다. 표시 장치는 복수의 기판 또는 층들을 순차 적층하는 방식으로 제조되어 구조 및 제조 공정이 단순화되고, 열을 방출하기에 유리한 구조를 가질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치의 분해 사시도이다.
도 3은 도 1의 I-I'선을 따라 자른 단면도이다.
도 4는 도 1의 II-II'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 회로 기판과 표시 기판을 나타내는 평면도이다.
도 6은 도 5의 A부분을 나타내는 평면도이다.
도 7은 도 6의 B부분을 나타내는 평면도이다.
도 8은 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 9 및 도 10은 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 11은 도 6의 L1-L1'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 13은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다.
도 14는 일 실시예에 따른 표시 장치의 컬러 필터들의 배치를 나타내는 평면도이다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 16은 도 15의 표시 장치를 제2 방향으로 가로지른 단면을 도시하는 도면이다.
도 17 및 도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 사시도이다.
도 21은 도 20의 표시 장치의 분해 사시도이다.
도 22는 도 20의 III-III'선을 따라 자른 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 사시도이다.
도 24는 도 23의 표시 장치의 분해 사시도이다.
도 25는 도 23의 IV-IV'선을 따라 자른 단면도이다.
도 26은 도 23의 V-V'선을 따라 자른 단면도이다.
도 27은 도 23의 표시 장치의 일부분에서 각 층들이 서로 분리된 상태를 확대하여 도시하는 도면이다.
도 28은 도 23의 표시 장치의 일부분을 나타내는 도면이다.
도 29 내지 도 31은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 32 및 도 33은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 반도체 회로 기판 상에 무기 발광 다이오드들이 배치된 표시 장치를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
도 2는 도 1의 표시 장치의 분해 사시도이다. 도 3은 도 1의 I-I'선을 따라 자른 단면도이다. 도 4는 도 1의 II-II'선을 따라 자른 단면도이다. 도 3은 도 1의 표시 장치(10)를 제1 방향(DR1)으로 가로지르는 단면을 도시하고 있고, 도 4는 도 1의 표시 장치(10)에서 복수의 패드(PD)들, 비아홀(VIA)들, 및 회로 보드 패드(PDC)들을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 1에 결부하여 도 2 내지 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 회로 기판(100), 표시 기판(300), 방열 기판(500), 및 회로 보드(CB)를 포함할 수 있다. 표시 장치(10)는 방열 기판(500) 상에 회로 기판(100), 표시 기판(300), 및 회로 보드(CB)가 배치될 수 있다.
회로 기판(100)은 표시 기판(300)에 포함된 발광 소자(도 11의 'ED')들과 전기적으로 연결된 화소 회로부(도 11의 'PXC'), 및 화소 회로부(PXC)들의 배선들과 전기적으로 연결된 복수의 패드(PD)들을 포함할 수 있다. 화소 회로부(PXC)들은 회로 기판(100)의 중앙에 배치되고, 복수의 패드(PD)들은 화소 회로부(PXC)들이 배치된 영역의 제1 방향(DR1) 일 측 및 타 측에 배치될 수 있다. 회로 기판(100)이 복수의 패드(PD)들을 포함하는 실시예에서, 회로 기판(100)의 중앙에서 제1 방향(DR1) 일 측에 배치된 복수의 패드(PD)들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 패드(PD)들은 회로 기판(100)의 상면에 배치되고, 회로 보드(CB)의 회로 보드 패드(PDC)들과 전기적으로 연결될 수 있다.
표시 기판(300)은 회로 기판(100)의 일 면 상에 배치될 수 있다. 후술할 바와 같이, 표시 기판(300)은 표시 영역(도 5의 'DPA') 및 비표시 영역(도 5의 'NDA')을 포함할 수 있고, 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들은 회로 기판(100)의 화소 회로부(PXC)들로부터 전기 신호를 인가 받아 광을 방출할 수 있다. 표시 기판(300)은 대체로 회로 기판(100)과 동일한 면적을 가질 수 있다.
표시 기판(300)은 복수의 발광 소자(ED)들이 배치된 셀 부(Cell)와 셀 부(Cell) 주변 영역을 포함할 수 있다. 일 실시예에 따르면, 표시 장치(10)는 표시 기판(300)이 발광 소자(ED)들이 배치된 셀 부(Cell)와 셀 부(Cell) 주변 영역에 배치된 복수의 비아홀(VIA)들을 포함할 수 있다. 비아홀(VIA)에는 복수의 패드 연결 전극(PE1, PE2, PC)들이 배치되고, 패드 연결 전극(PE1, PE2, PC)은 회로 기판(100)의 패드(PD) 및 회로 보드(CB)의 회로 보드 패드(PDC)와 각각 연결될 수 있다. 회로 기판(100) 및 표시 기판(300)에 포함된 복수의 화소(PX)들의 구조에 대한 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
방열 기판(500)은 회로 기판(100)이 표시 기판(300)과 대향하는 상면의 반대편 타 면인 하면에 배치될 수 있다. 일 실시예에 따르면, 방열 기판(500)은 적어도 일부분이 표시 기판(300)과 두께 방향으로 중첩하도록 배치될 수 있고, 다른 일부분은 회로 기판(100) 중 표시 기판(300)이 배치되지 않은 영역과 중첩하도록 배치될 수도 있다. 방열 기판(500)은 열 전도율이 높은 재료를 포함하여 회로 기판(100) 및 회로 보드(CB)에서 발생하는 열을 효과적으로 방출할 수 있다. 예를 들어, 방열 기판(500)은 텅스텐(W), 알루미늄(Al), 구리(Cu)와 같이 열 전도율이 높은 금속 재료로 이루어질 수 있다.
회로 보드(CB)는 회로 기판(100) 상에 배치될 수 있다. 회로 보드(CB)는 표시 기판(300)의 셀 부(Cell)에 대응하여 형성된 제1 개구부(OPN1)를 포함하고, 표시 기판(300)의 셀 부(Cell)는 회로 보드(CB)의 제1 개구부(OPN1) 내에 배치될 수 있다. 회로 보드(CB)는 표시 기판(300)의 셀 부(Cell)와 두께 방향으로 비중첩하면서 표시 기판(300) 중 셀 부(Cell)의 주변 영역 상에 배치될 수 있다. 표시 장치(10)는 표시 기판(300)의 셀 부(Cell)가 회로 보드(CB)의 상면으로부터 돌출되도록 배치될 수 있다. 표시 기판(300)은 셀 부(Cell)의 상면의 높이가 회로 보드(CB)의 상면의 높이보다 높을 수 있다. 회로 보드(CB)는 제1 개구부(OPN1)를 포함한 면적이 회로 기판(100)보다 크게 형성될 수 있다. 회로 보드(CB)는 제2 방향(DR2)의 폭이 회로 기판(100)의 폭과 동일하되, 제1 방향(DR1)의 길이는 회로 기판(100)의 길이보다 길 수 있다. 표시 장치(10)의 제1 방향(DR1) 일 측에는 회로 보드(CB)가 회로 기판(100)으로부터 돌출되도록 배치될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
회로 보드(CB)는 복수의 회로 보드 패드(PDC)들을 포함할 수 있다. 회로 보드 패드(PDC)들은 회로 보드(CB)의 베이스 기판 중 표시 기판(300)과 대향하는 하면에 배치되고, 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC)과 연결될 수 있다. 회로 보드(CB)는 회로 기판(100)의 화소 회로부(PXC)들과 전기적으로 연결되는 구동부(미도시)가 배치되고, 상기 구동부는 회로 보드 패드(PDC), 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC) 및 회로 기판(100)의 패드(PD)들을 통해 화소 회로부(PXC)와 전기적으로 연결될 수 있다.
회로 보드(CB)의 회로 보드 패드(PDC)들은 회로 기판(100)의 복수의 패드(PD)들, 및 표시 기판(300)의 복수의 패드 연결 전극(PE1, PE2, PC)에 대응하여 배치될 수 있다. 일 실시예에 따르면, 회로 기판(100)은 화소 회로부(PXC)들이 배치된 영역의 제1 방향(DR1) 일 측, 및 제1 방향(DR1) 타 측에 각각 배치된 복수의 패드(PD)들을 포함하고, 표시 기판(300)은 셀 부(Cell)의 제1 방향(DR1) 일 측 및 제1 방향(DR1) 타 측에 각각 배치된 복수의 패드 연결 전극(PE1, PE2, PC)들을 포함할 수 있다. 복수의 회로 보드 패드(PDC)들은 회로 기판(100)의 복수의 패드(PD)들에 각각 대응하여 배치될 수 있다. 복수의 회로 보드 패드(PDC)들은 제1 개구부(OPN1)의 제1 방향(DR1) 일 측, 및 제1 방향(DR1) 타 측에 각각 배치될 수 있다. 회로 보드(CB)가 복수의 회로 보드 패드(PDC)들을 포함하는 실시예에서, 제1 개구부(OPN1)의 제1 방향(DR1) 일 측에 배치된 복수의 회로 보드 패드(PDC)들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
일 실시예에서, 회로 기판(100)의 패드(PD)들의 개수와 회로 보드(CB)의 회로 보드 패드(PDC)들의 개수는 서로 동일할 수 있다. 하나의 패드(PD)는 하나의 회로 보드 패드(PDC)에 대응하여 배치될 수 있고, 회로 기판(100)의 패드(PD)들은 회로 보드(CB)의 회로 보드 패드(PDC)와 제3 방향(DR3)으로 중첩할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서, 하나의 회로 보드 패드(PDC)는 복수의 패드(PD)들에 대응하여 형성될 수 있다. 하나의 회로 보드 패드(PDC)는 둘 이상의 패드(PD)들과 제3 방향(DR3)으로 중첩하며 이들과 전기적으로 연결될 수 있다.
일 실시예에 따른 표시 장치(10)의 표시 기판(300)은 발광 소자(ED)들이 배치된 셀 부(Cell)와 그 주변에 배치된 패드 연결 전극(PE1, PE2, PC)들을 포함한다. 표시 장치(10)는 회로 기판(100)의 복수의 패드(PD)들과 회로 보드(CB)의 복수의 회로 보드 패드(PDC)들이 표시 기판(300)에 배치된 패드 연결 전극(PE1, PE2, PC)들을 통해 서로 전기적으로 연결될 수 있다. 이하, 다른 도면들을 참조하여 표시 장치(10)의 회로 기판(100) 및 표시 기판(300)에 대하여 자세하게 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 회로 기판과 표시 기판을 나타내는 평면도이다. 도 5에서는 회로 기판(100) 및 표시 기판(300)의 평면도를 도시하고 있다.
도 5를 참조하면, 표시 장치(10)의 회로 기판(100) 및 표시 기판(300)은 각각 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 회로 기판(100) 및 표시 기판(300)의 중앙을 차지할 수 있다. 표시 영역(DPA)은 회로 기판(100) 및 표시 기판(300)에 각각 공통적으로 정의될 수 있고, 비표시 영역(NDA)은 회로 기판(100) 및 표시 기판(300)에서 각각 표시 영역(DPA)을 둘러싸는 영역으로 정의될 수 있다. 표시 기판(300)은 표시 영역(DPA)에 배치된 복수의 발광 소자(도 11의 'ED')들을 포함하고, 회로 기판(100)은 표시 영역(DPA)에 배치되고 발광 소자(ED)들과 전기적으로 연결된 화소 회로부(도 11의 'PXC')들을 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)은 일부분이 회로 보드(CB)에 의해 덮일 수 있다.
각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다. 예를 들어, 비표시 영역(NDA)은 복수의 패드 영역(PDA)들과 공통 전극 접속부(CPA)를 포함할 수 있다. 공통 전극 접속부(CPA)는 표시 영역(DPA)을 둘러싸도록 배치되고, 복수의 패드 영역(PDA)들은 공통 전극 접속부(CPA)의 일 측에서 일 방향(예컨대 제2 방향)으로 연장된 형상으로 배치될 수 있다. 패드 영역(PDA)에는 외부 장치와 전기적으로 연결되는 복수의 패드(도 6의 'PD')들이 배치되고, 공통 전극 접속부(CPA)에는 표시 영역(DPA)에 배치되는 복수의 발광 소자(도 7의 'ED')와 전기적으로 연결되는 공통 전극(도 6의 'CE')들이 배치된다. 도면에서는 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 외측에 배치된 패드 영역(PDA)으로서, 표시 영역(DPA)의 제1 방향(DR1) 양 측에 각각 패드 영역(PDA)이 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 패드 영역(PDA)은 더 많은 수, 또는 더 적은 수로 배치될 수 있다. 몇몇 실시예에서 회로 기판(100)은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 내측인 내측 비표시 영역에 배치된 패드 영역(PDA)을 더 포함할 수도 있다.
도 6은 도 5의 A부분을 나타내는 평면도이다. 도 7은 도 6의 B부분을 나타내는 평면도이다. 도 6은 표시 장치(10)의 회로 기판(100) 및 표시 기판(300)에 포함된 표시 영역(DPA), 패드 영역(PDA), 및 공통 전극 접속부(CPA)의 일부분을 확대하여 도시하고 있고, 도 7은 표시 영역(DPA)의 몇몇 화소(PX)들의 평면 배치를 도시하고 있다.
도 6 및 도 7을 참조하면, 표시 장치(10)의 표시 기판(300)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들을 포함하고, 표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들로 이루어진 하나의 화소(PX)가 최소 발광 단위를 가질 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출하고, 제2 발광 영역(EA2)은 제2 색의 광을 방출하며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 영역(EA1, EA2, EA3)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX)는 4개 또는 그 이상의 발광 영역들을 포함할 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들 각각은 특정 색의 광을 발광하는 발광 소자(ED)를 포함할 수 있다. 발광 소자(ED)는 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(ED)는 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되고, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 서로 제2 방향(DR2)으로 교대로 배열될 수 있다. 복수의 화소(PX)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열됨에 따라, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제2 방향(DR2)으로 순서대로 배치되며, 이러한 배열이 반복될 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)들 각각은 제1 방향(DR1)으로 반복 배열될 수 있다.
표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들을 둘러싸는 뱅크층(BNL)을 포함하고, 뱅크층(BNL)은 서로 다른 발광 영역(EA1, EA2, EA3)을 구분할 수 있다. 뱅크층(BNL)은 평면도 상 발광 소자(ED)와 이격되어 이를 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 평면도 상 메쉬(Mesh), 그물(Net), 또는 격자(Lattice) 형상의 패턴을 형성할 수 있다.
도 6과 도 7에서는 뱅크층(BNL)이 둘러싸는 발광 영역(EA1, EA2, EA3)이 각각 평면도 상 사각형의 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 발광 영역(EA1, EA2, EA3)의 평면도 상 형상은 뱅크층(BNL)의 평면 배치에 따라 다양하게 변형될 수 있다.
비표시 영역(NDA)의 공통 전극 접속부(CPA)에는 복수의 공통 전극(CE)들이 배치될 수 있다. 복수의 공통 전극(CE)들은 서로 이격되어 배치되며, 표시 영역(DPA)을 둘러싸며 배치될 수 있다. 공통 전극(CE)은 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들과 전기적으로 연결될 수 있다. 또한, 공통 전극(CE)은 반도체 회로 기판과 전기적으로 연결될 수 있다.
도면에서는 공통 전극 접속부(CPA)가 표시 영역(DPA)의 제1 방향(DR1) 및 제2 방향(DR2) 양 측을 각각 둘러싼 형태로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 공통 전극 접속부(CPA)는 공통 전극(CE)의 배치에 따라 그 평면 배치는 달라질 수 있다. 예를 들어, 공통 전극(CE)이 표시 영역(DPA)의 일 측에서 일 방향으로 배열될 경우, 공통 전극 접속부(CPA)의 평면 배치는 일 방향으로 연장된 형상을 가질 수 있다.
회로 기판(100)의 패드 영역(PDA)에는 복수의 패드(PD)들이 배치될 수 있다. 각 패드(PD)들은 외부의 회로 보드(CB)에 배치된 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 패드 영역(PDA) 내에서 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 각 패드(PD)들의 배치는 표시 영역(DPA)에 배치되는 발광 소자(ED)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(ED)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드(PD)들의 배치가 다양하게 변형될 수 있다.
표시 기판(300)은 셀 부(Cell) 내에 표시 영역(DPA) 및 공통 전극 접속부(CPA)가 배치될 수 있다. 도면으로 도시되지 않았으나, 표시 기판(300)은 표시 영역(DPA) 주변의 비표시 영역(NDA)을 포함하고, 셀 부(Cell)의 제1 방향(DR1) 양 측에는 각각 패드 영역(PDA)이 배치될 수 있다. 표시 기판(300)의 패드 영역(PDA)에는 복수의 패드 연결 전극(PE1, PE2, PC)들이 배치될 수 있다. 복수의 패드 연결 전극(PE1, PE2, PC)들은 패드 영역(PDA) 내에서 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 각 패드 연결 전극(PE1, PE2, PC)들의 배치는 회로 기판(100)의 패드(PD)들, 및 회로 보드(CB)의 회로 보드 패드(PDC)들의 배치에 따라 설계될 수 있다.
도 8은 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다. 도 8은 도 6의 일 화소(PX)에 포함된 화소 회로부(PXC)와 발광 소자(ED)의 일 예가 도시되어 있다.
도 8을 참조하면, 발광 소자(ED)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(ED)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(ED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
발광 소자(ED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 배선(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광 소자(ED)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 배선(VDL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 스캔 배선(SL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 스캔 배선(SL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 배선(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 센싱 신호 배선(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 배선(SSL)에 접속되고, 제1 전극은 초기화 전압 배선(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 제한되지 않는다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 8에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
도 9 및 도 10은 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다. 도 9 및 도 10은 화소 회로부(PXC)와 발광 소자(ED)의 다른 예들이 도시되어 있다. 도 10의 실시예는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되는 것에서 도 9의 실시예와 차이가 있다.
도 9를 참조하면, 발광 소자(ED)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제2 전원 배선(VSL)에 접속될 수 있다. 발광 소자(ED)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
화소 회로부(PXC)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류인 구동 전류(Ids)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 전원 배선(VDL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제1 전원 배선(VDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 9에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(VDL)의 제1 전원 전압, 제2 전원 배선(VSL)의 제2 전원 전압, 및 초기화 전압 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DT)의 특성, 발광 소자(ED)의 특성 등을 고려하여 설정될 수 있다.
도 10을 참조하면, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 10에서는 제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 9의 실시예와 차이점이 있다. 또한, 도 10에서는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
도 11은 도 6의 L1-L1'선을 따라 자른 단면도이다. 도 12는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 13은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다. 도 14는 일 실시예에 따른 표시 장치의 컬러 필터들의 배치를 나타내는 평면도이다. 도 11은 패드 영역(PDA)과 공통 전극 접속부(CPA) 및 표시 영역(DPA)의 일 화소(PX)를 가로지르는 단면을 도시하고 있다.
도 6 및 도 7에 결부하여 도 11 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치(10)는 회로 기판(100), 표시 기판(300), 회로 보드(CB), 및 방열 기판(500)을 포함할 수 있다.
회로 기판(100)은 제1 기판(110), 제1 기판(110)에 배치된 복수의 화소 회로부(PXC)들, 복수의 전극(AE, CE), 복수의 패드(PD)들과 전극 연결부(CTE1, CTE2)들을 포함한다. 표시 기판(300)은 회로 기판(100) 상에 배치된 복수의 발광 소자(ED)들, 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(WCL), 컬러 필터(CF1, CF2, CF3)들 및 제2 기판(310)을 포함할 수 있다. 표시 기판(300)의 비아홀(VIA)들 내에 배치된 패드 연결 전극(PE1, PE2, PC)들은 제1 기판(110)의 패드(PD)들 상에 배치되고, 회로 보드(CB)의 회로 보드 패드(PDC)들은 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC)들 상에 배치될 수 있다.
회로 기판(100)의 제1 기판(110)은 반도체 회로 기판일 수 있다. 제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 복수의 화소 회로부(PXC)들을 포함할 수 있다. 화소 회로부(PXC)들 각각은 실리콘 웨이퍼 상에 반도체 회로를 형성하는 공정을 통해 형성될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 복수의 화소 회로부(PXC)들은 CMOS 회로를 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DPA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DPA)에 배치된 화소 회로부(PXC)들은 각각 화소 전극(AE)과 전기적으로 연결될 수 있다. 표시 영역(DPA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 화소 전극(AE)과 대응되도록 배치될 수 있고, 이들은 각각 표시 영역(DPA)에 배치된 발광 소자(ED)들과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 회로부(PXC)들 중 비표시 영역(NDA)에 배치된 화소 회로부(PXC)들은 각각 공통 전극(CE)과 전기적으로 연결될 수 있다. 비표시 영역(NDA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 공통 전극(CE)과 대응되도록 배치될 수 있고, 이들은 각각 비표시 영역(NDA)에 배치된 공통 전극(CE) 및 제2 연결 전극(CNE2)과 제3 방향(DR3)으로 중첩할 수 있다.
회로 절연층(CINS)은 복수의 화소 회로부(PXC) 상에 배치될 수 있다. 회로 절연층(CINS)은 복수의 화소 회로부(PXC)를 보호하며, 복수의 화소 회로부(PXC)의 단차를 평탄화할 수 있다. 회로 절연층(CINS)은 화소 전극(AE)들이 제1 연결 전극(CNE1)에 전기적으로 연결될 수 있도록 화소 전극(AE)들의 일부를 각각 노출시킬 수 있다. 회로 절연층(CINS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화 알루미늄(AlNx) 등과 같은 무기 절연성 물질을 포함할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 복수의 공통 전극(CE)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극(CE)은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(AE)과 공통 전극(CE)들은 각각 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 전극 연결부(CTE1, CTE2)들은 각각 화소 전극(AE) 또는 공통 전극(CE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 표시 영역(DPA)에 배치되어 각각 화소 전극(AE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 서로 다른 화소 전극(AE)에 각각 대응되어 배치될 수 있다. 제2 전극 연결부(CTE2)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되어 표시 영역(DPA)을 둘러싸며 각각 공통 전극(CE) 상에 배치될 수 있다.
일 예로, 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)상에 직접 배치되어 이와 접촉할 수 있다. 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE), 및 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 제2 전극 연결부(CTE2)는 비표시 영역(NDA)에 형성된 화소 회로부(PXC)를 통해 복수의 패드(PD)들 중 어느 하나와 전기적으로 연결될 수 있다.
각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)들, 및 발광 소자(ED)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
복수의 패드(PD)들은 비표시 영역(NDA)에서 패드 영역(PDA)에 배치된다. 복수의 패드(PD)들은 공통 전극(CE) 및 제2 전극 연결부(CTE2)와 이격되어 배치된다. 복수의 패드(PD)들은 공통 전극(CE)으로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다.
각 패드(PD)들은 패드 기저층(PL)과 패드 상부층(PU)을 포함할 수 있다. 패드 기저층(PL)은 제1 기판(110) 상에 배치되며, 회로 절연층(CINS)은 패드 기저층(PL)을 노출하도록 배치될 수 있다. 패드 상부층(PU)은 패드 기저층(PL) 상에 직접 배치될 수 있다.
표시 기판(300)은 회로 기판(100)의 일 면 상에 배치된다. 표시 기판(300)은 복수의 발광 소자(ED)들 및 컬러 제어 구조물(WCL)들이 배치된 셀 부(Cell)와, 셀 부(Cell) 주변 영역을 포함할 수 있다. 셀 부(Cell)는 표시 영역(DPA)을 포함하여 광이 방출되는 부분이고, 셀 부(Cell)의 주변 영역에는 복수의 패드 연결 전극(PE1, PE2, PC)들이 배치될 수 있다.
표시 기판(300)의 복수의 발광 소자(ED)들은 회로 기판(100)의 복수의 제1 전극 연결부(CTE1)들에 대응되어 배치될 수 있다. 복수의 발광 소자(ED)들은 표시 영역(DPA)에서 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치될 수 있다. 하나의 발광 영역(EA1, EA2, EA3)에는 하나의 발광 소자(ED)가 각각 대응하여 배치될 수 있다.
발광 소자(ED)는 표시 영역(DPA)에서 각각 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다. 일 예로, 발광 소자(ED)는 연장된 방향의 길이, 또는 제3 방향(DR3)의 길이가 수평 방향의 폭보다 길 수 있으며, 발광 소자(ED)의 제3 방향(DR3)의 길이는 1㎛ 내지 5㎛일 수 있다.
일 실시예에 따르면, 발광 소자(ED)는 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1)와 직접 접촉하고, 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제1 연결 전극(CNE1)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 제1 연결 전극(CNE1)을 포함할 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED)가 전극 연결부(CTE1, CTE2)와 전기적으로 연결될 때, 발광 소자(ED)와 전극 연결부(CTE1, CTE2) 사이의 접촉에 의한 저항을 줄일 수 있다. 제1 연결 전극(CNE1)은 전도성 금속을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
제1 반도체층(SEM1)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg으로 도핑된 p-GaN일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 일 실시예에서, 표시 장치(10)의 발광 소자(ED)는 활성층(MQW)이 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제3 색의 광, 즉 청색광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다.
예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제3 색의 청색광으로 제한되지 않고, 경우에 따라 제1 색의 적색광 또는 제2 색의 녹색광을 방출할 수도 있다.
초격자층(SL)은 활성층(MQW) 상에 배치된다. 초격자층(SL)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SL)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SL)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SL)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SL) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)의 복수의 발광 소자(ED)들은 제2 반도체층(SEM2)이 서로 연결될 수 있다. 복수의 발광 소자(ED)들은 하나의 공통된 층으로서 제2 반도체층(SEM2)의 일부분을 공유하고, 제2 반도체층(SEM2) 상에 배치되는 복수의 층들은 서로 이격될 수 있다. 제2 반도체층(SEM2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치된 베이스층과, 상기 베이스층으로부터 일부 돌출되어 서로 이격된 복수의 돌출부를 포함할 수 있다. 발광 소자(ED)의 각 층들은 제2 반도체층(SEM2)의 돌출부 상에 배치되어 서로 이격된 패턴으로 형성되고, 이들은 제2 반도체층(SEM2)의 돌출부와 함께 하나의 발광 소자(ED)를 구성할 수 있다. 제2 반도체층(SEM2)은 발광 소자(ED)의 일부분을 구성하는 돌출부의 두께(T1)가 제1 반도체층(SEM1)과 비중첩하는 베이스층의 두께(T2)보다 클 수 있다.
제2 반도체층(SEM2)은 제2 연결 전극(CNE2) 및 제2 전극 연결부(CTE2)를 통해 인가된 발광 신호를 복수의 발광 소자(ED)들에 전달할 수 있다. 후술할 바와 같이, 제2 연결 전극(CNE2)은 복수의 발광 소자(ED)들의 제2 반도체층(SEM2) 중 비표시 영역(NDA)에도 배치된 베이스층의 일 면 상에 배치되고, 제2 전극 연결부(CTE2)를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다.
제3 반도체층(SEM3)은 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 배치된다. 제3 반도체층(SEM3)은 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치되며, 제2 반도체층(SEM2)이 베이스층 상에 전면적으로 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
제2 반도체층(SEM2)과 달리 제3 반도체층(SEM3)은 도전성을 갖지 않을 수 있고, 화소 전극(AE) 및 공통 전극(CE)으로 인가된 발광 신호는 발광 소자(ED) 및 제2 반도체층(SEM2)을 통해 흐를 수 있다. 발광 소자(ED)의 제조 공정에서 제2 반도체층(SEM2) 및 복수의 발광 소자(ED)들은 제3 반도체층(SEM3) 상에 형성될 수 있다. 제3 반도체층(SEM3)의 두께(T3)는 제2 반도체층(SEM2)의 돌출부의 두께(T1)보다 작고, 제2 반도체층(SEM2)의 베이스층의 두께(T2)보다 클 수 있다.
복수의 제2 연결 전극(CNE2)은 비표시 영역(NDA)의 공통 전극 접속부(CPA)에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 반도체층(SEM2)의 베이스층 일면에 배치될 수 있다. 또한, 제2 연결 전극(CNE2)은 제2 전극 연결부(CTE2) 상에 직접 배치되며, 공통 전극(CE)으로부터 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)들과 동일한 물질로 이루어질 수 있다. 제2 연결 전극(CNE2)은 제3 방향(DR3)으로의 두께가 제1 연결 전극(CNE1)의 두께보다 클 수 있다.
제1 절연층(INS1)은 제2 반도체층(SEM2)의 베이스층 일 면, 및 발광 소자(ED)들 각각의 측면 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 발광 소자(ED)들을 둘러싸도록 배치될 수 있다. 제1 절연층(INS1) 중 발광 소자(ED)들을 둘러싸는 부분은 각 발광 소자(ED)들에 대응하여 배치되므로, 이들은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 절연층(INS1)은 복수의 발광 소자(ED)들 각각을 보호하며, 제2 반도체층(SEM2)과 발광 소자(ED)들을 다른 층들로부터 절연할 수 있다. 제1 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
제1 반사층(RL1)은 복수의 발광 소자(ED)들의 측면을 둘러싸도록 배치될 수 있다. 제1 반사층(RL1)은 표시 영역(DPA)에서 각 발광 영역(EA1, EA2, EA3)에 대응하여 배치되며, 발광 소자(ED)의 측면에 배치된 제1 절연층(INS1) 상에 직접 배치될 수 있다. 제1 반사층(RL1)은 서로 이격된 발광 소자(ED)들에 대응하여 이들을 둘러싸도록 배치되므로, 서로 다른 제1 반사층(RL1)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 반사층(RL1)은 발광 소자(ED)의 활성층(MQW)에서 방출된 광을 반사할 수 있고, 상기 광들은 제1 기판(110)이 아닌 제2 기판(310)을 향하도록 진행할 수 있다.
제1 반사층(RL1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RL1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
표시 기판(300)의 셀 부(Cell) 주변 영역에는 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)과 동일한 층들이 배치될 수 있다. 표시 기판(300)의 발광 소자(ED)들은 제3 반도체층(SEM3) 상에 제2 반도체층(SEM2), 초격자층(SL), 활성층(MQW), 전자 저지층(EBL), 및 제1 반도체층(SEM1)이 순차적으로 형성되고, 상기 각 층들이 발광 영역(EA1, EA2, EA3)에 대응한 부분들로 나뉘어져 각각 발광 소자(ED)들을 형성할 수 있다. 제3 반도체층(SEM3)은 셀 부(Cell) 및 셀 부(Cell) 주변 영역에 걸쳐 전면적으로 배치되며, 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)도 셀 부(Cell) 주변 영역에 남을 수 있다. 셀 부(Cell) 주변 영역에는 회로 기판(100)과 유사하게 패드 영역(PDA)들이 배치될 수 있고, 패드 영역(PDA)들에는 복수의 비아홀(VIA)들이 배치될 수 있다. 복수의 비아홀(VIA)은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3) 중 적어도 일부를 관통할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
표시 기판(300)의 셀 부(Cell)는 발광 소자(ED)들 상에 배치된 보호층(PTF), 컬러 제어 구조물(WCL), 컬러 필터(CF1, CF2, CF3), 제2 반사층(RL2), 뱅크층(BNL) 및 제2 기판(310)을 포함할 수 있다.
제2 기판(310)은 제1 기판(110)과 대향하도록 배치될 수 있다. 제2 기판(310)은 표시 기판(300)에 포함된 복수의 층들을 지지하는 베이스 기판일 수 있다. 제2 기판(310)은 투명한 재질로 이루어질 수 있다. 예를 들어, 제2 기판(310)은 사파이어 기판, 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다.
뱅크층(BNL)은 제2 기판(310)의 일면에 배치될 수 있다. 뱅크층(BNL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자 형태의 패턴을 이루어질 수 있다. 또한, 뱅크층(BNL)은 비표시 영역(NDA)에도 배치되며, 비표시 영역(NDA)에서는 제2 기판(310)의 일 면을 완전히 덮도록 배치될 수 있다.
뱅크층(BNL)은 표시 영역(DPA)에서 제2 기판(310)을 노출하는 복수의 개구홀(OP1, OP2, OP3)들을 포함할 수 있다. 복수의 개구홀(OP1, OP2, OP3)들은 제1 발광 영역(EA1)과 중첩하는 제1 개구홀(OP1), 제2 발광 영역(EA2)과 중첩하는 제2 개구홀(OP2), 및 제3 발광 영역(EA3)과 중첩하는 제3 개구홀(OP3)을 포함할 수 있다. 복수의 개구홀(OP1, OP2, OP3)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들에 대응될 수 있다.
일 실시예에서, 뱅크층(BNL)은 실리콘(Si)을 포함할 수 있다. 예를 들어 뱅크층(BNL)은 실리콘 단결정층을 포함할 수 있다. 실리콘을 포함하는 뱅크층(BNL)은 반응성 이온 식각(Reactive ion etching, RIE) 공정으로 식각되어 형성될 수 있다. 뱅크층(BNL)은 상기 식각 공정의 공정 조건을 조절하여 고종횡비를 갖도록 형성될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들 각각은 제2 기판(310)의 일 면 상에서 뱅크층(BNL)의 복수의 개구홀(OP1, OP2, OP3) 내에 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 뱅크층(BNL)을 사이에 두고 서로 이격되어 배치될 수 있으나, 이에 제한되지 않는다.
복수의 컬러 필터(CF1, CF2, CF3)들은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 컬러 필터(CF1)는 뱅크층(BNL)의 제1 개구홀(OP1) 내에 배치되어 제1 발광 영역(EA1)과 중첩하여 배치될 수 있다. 제2 컬러 필터(CF2)는 뱅크층(BNL)의 제2 개구홀(OP2) 내에 배치되어 제2 발광 영역(EA2)과 중첩하고, 제3 컬러 필터(CF3)는 뱅크층(BNL)의 제3 개구홀(OP3) 내에 배치되어 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 각 개구홀(OP1, OP2, OP3)들을 채우도록 배치될 수 있으며, 컬러 필터(CF1, CF2, CF3)의 일 면은 뱅크층(BNL)의 일 면과 나란할 수 있다. 즉, 컬러 필터(CF1, CF2, CF3)의 두께는 뱅크층(BNL)의 두께와 동일할 수 있다. 다만, 이에 제한되지 않으며, 컬러 필터(CF1, CF2, CF3)의 상기 일 면은 뱅크층(BNL)의 상기 일 면으로부터 돌출되거나 함몰될 수 있다. 즉, 컬러 필터(CF1, CF2, CF3)의 두께는 뱅크층(BNL)의 두께와 다를 수 있다.
각 컬러 필터(CF1, CF2, CF3)들은 뱅크층(BNL)의 개구홀(OP1, OP2, OP3)에 대응하도록 배치되어 섬형의 패턴으로 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 각 컬러 필터(CF1, CF2, CF3)들은 표시 영역(DPA)에서 일 방향으로 연장된 선형의 패턴을 형성할 수도 있다. 이 경우, 뱅크층(BNL)의 개구홀(OP1, OP2, OP3)들도 일 방향으로 연장되도록 형성될 수 있다. 일 실예에서, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 각 컬러 필터(CF1, CF2, CF3)들은 발광 소자(ED)에서 방출되어 컬러 제어 구조물(WCL)을 통과한 광들 중 일부만을 투과시키고, 다른 광들은 투과를 차단할 수 있다.
제2 반사층(RL2)은 뱅크층(BNL)의 복수의 개구홀(OP1, OP2, OP3) 내에 배치될 수 있다. 제2 반사층(RL2)은 뱅크층(BNL)의 측면에 각각 배치되며, 개구홀(OP1, OP2, OP3) 내에 배치된 컬러 필터(CF1, CF2, CF3)들의 측면을 둘러쌀 수 있다. 제2 반사층(RL2)은 각각 서로 다른 개구홀(OP1, OP2, OP3) 내에 배치되어 서로 다른 컬러 필터(CF1, CF2, CF3)들을 둘러쌀 수 있고, 복수의 제2 반사층(RL2)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다.
제2 반사층(RL2)은 제1 반사층(RL1)과 유사하게 입사된 광을 반사할 수 있다. 발광 소자(ED)에서 방출되어 컬러 필터(CF1, CF2, CF3)에 입사하는 광들 중 일부는 제2 반사층(RL2)에서 반사되고, 이들은 제2 기판(310)을 상면을 향해 출사될 수 있다. 제2 반사층(RL2)은 상술한 제1 반사층(RL1)과 동일한 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제2 반사층(RL2)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
컬러 제어 구조물(WCL)은 복수의 컬러 필터(CF1, CF2, CF3) 상에 배치될 수 있다. 복수의 컬러 제어 구조물(WCL)은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3) 각각에 중첩하도록 배치되며 서로 이격되어 배치될 수 있다. 컬러 제어 구조물(WCL)은 각각 뱅크층(BNL)에 배치된 복수의 개구홀(OP1, OP2, OP3)들과 대응하여 배치될 수 있고, 일 실시예에서 컬러 제어 구조물(WCL) 각각은 복수의 개구홀(OP1, OP2, OP3)들과 중첩할 수 있다. 컬러 제어 구조물(WCL)은 서로 이격된 섬형의 패턴으로 이루어질 수 있으나, 이에 제한되지 않고 일 방향으로 연장된 선형의 패턴으로 형성될 수도 있다.
컬러 제어 구조물(WCL)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(WCL)은 발광 소자(ED)로부터 방출된 광의 적어도 일부를 제4 색의 황색광으로 변환할 수 있다. 발광 소자(ED)에서 방출된 제3 색의 광은 일부분이 컬러 제어 구조물(WCL)에서는 제4 색의 황색광으로 변환되고, 제3 색의 광과 제4 색의 혼합광은 각 컬러 필터(CF1, CF2, CF3)로 입사될 수 있다. 제1 컬러 필터(CF1)는 제3 색의 광과 제4 색의 혼합광 중 제1 색의 적색광을 투과시키고 다른 색의 광은 투과를 차단할 수 있다. 이와 유사하게 제2 컬러 필터(CF2)는 제3 색의 광과 제4 색의 혼합광 중 제2 색의 녹색광을 투과시키고 다른 색의 광은 투과를 차단하며, 제3 컬러 필터(CF3)는 제3 색의 광과 제4 색의 혼합광 중 제3 색의 청색광을 투과시키고 다른 색의 광은 투과를 차단할 수 있다.
컬러 제어 구조물(WCL) 각각은 베이스 수지(BRS) 및 파장 변환 입자(WCP)를 포함할 수 있다. 베이스 수지(BRS)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지(BRS)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 각 컬러 제어 구조물(WCL)의 베이스 수지(BRS)들은 서로 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다. 파장 변환 입자(WCP)는 제3 색의 청색광을 제4 색의 황색광으로 변환하는 물질일 수 있다. 파장 변환 입자(WCP)는 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
또한, 컬러 제어 구조물(WCL) 각각은 산란체를 더 포함할 수도 있다. 상기 산란체는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
컬러 제어 구조물(WCL)은 제3 방향(DR3)으로의 두께가 클수록 컬러 제어 구조물(WCL)에 포함된 파장 변환 입자(WCP)의 함량이 높아지므로, 컬러 제어 구조물(WCL)의 광 변환 효율이 증가할 수 있다. 컬러 제어 구조물(WCL)의 두께는 파장 변환 입자(WCP)의 광 변환 효율을 고려하여 설계될 수 있다.
보호층(PTF)은 뱅크층(BNL) 및 컬러 제어 구조물(WCL) 상에 배치되며, 이들을 덮을 수 있다. 보호층(PTF)은 표시 영역(DPA) 및 비표시 영역(NDA) 전반에 걸쳐 배치될 수 있다. 보호층(PTF)은 표시 영역(DPA)에서 컬러 제어 구조물(WCL)을 보호하며, 컬러 제어 구조물(WCL)으로 인해 형성된 단차를 평탄하게 할 수 있다.
보호층(PTF)은 발광 소자(ED)와 컬러 제어 구조물(WCL) 사이에 배치될 수 있으며, 컬러 제어 구조물(WCL)의 파장 변환 입자(WCP)들이 발광 소자(ED)의 발열로 인해 손상되는 것을 방지할 수 있다. 보호층(PTF)은 유기 절연 물질, 예를 들어 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
접착층(ADL)은 표시 기판(300)의 제3 반도체층(SEM3)과 보호층(PTF) 사이에 배치될 수 있다. 접착층(ADL)은 제3 반도체층(SEM3)과 보호층(PTF)을 상호 접착할 수 있으며, 발광 소자(ED)에서 방출된 광이 투과되도록 투명한 물질로 이루어질 수 있다. 예를 들어, 접착층(ADL)은 아크릴계, 실리콘계 또는 우레탄계 등을 포함할 수 있으며, UV 경화 또는 열 경화될 수 있는 물질을 포함할 수 있다.
회로 보드(CB)는 표시 기판(300) 상에 배치될 수 있다. 회로 보드(CB)는 표시 기판(300)의 셀 부(Cell)에 대응하는 제1 개구부(OPN1)를 포함하므로, 표시 기판(300) 중 셀 부(Cell) 주변 영역과 중첩하도록 배치될 수 있다. 회로 보드(CB)는 베이스 기판, 및 상기 베이스 기판의 하면에 배치된 복수의 회로 보드 패드(PDC)들을 포함할 수 있고, 회로 보드 패드(PDC)들은 회로 기판(100)의 패드(PD)들과 전기적으로 연결될 수 있다. 일 실시예에 따른 표시 장치(10)는 회로 기판(100)과 회로 보드(CB)의 패드(PD, PDC)들이 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC)을 통해 전기적으로 연결될 수 있다.
회로 기판(100)의 복수의 패드(PD)들은 패드 영역(PDA)에 배치되고, 회로 보드(CB)의 회로 보드 패드(PDC)들은 패드(PD)들에 대응한 위치에 배치될 수 있다. 표시 기판(300)은 셀 부(Cell)의 주변 영역들 중 패드 영역(PDA)에 배치된 복수의 비아홀(VIA)들, 및 비아홀(VIA)들 내에 배치된 패드 연결 전극(PE1, PE2, PC)들을 포함할 수 있다.
복수의 비아홀(VIA)들은 표시 기판(300)의 셀 부(Cell) 주변 영역에서 상면 및 하면을 관통할 수 있다. 복수의 비아홀(VIA)들도 회로 기판(100)의 패드(PD)들에 대응하여 형성될 수 있다. 회로 기판(100)이 표시 영역(DPA)의 제1 방향(DR1) 양 측에 각각 서로 다른 패드 영역(PDA)들이 배치된 실시예에서, 복수의 비아홀(VIA)들은 표시 기판(300)의 셀 부(Cell)의 제1 방향(DR1) 양 측에 각각 배치될 수 있다. 셀 부(Cell)의 제1 방향(DR1) 일 측에 배치된 복수의 비아홀(VIA)들은 패드(PD)들과 유사하게 제2 방향(DR2)으로 배열될 수 있다.
표시 기판(300)의 셀 부(Cell) 주변 영역에는 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)과 동일한 층들이 배치되고, 비아홀(VIA)은 이들 중 적어도 일부 층들을 관통할 수 있다. 예를 들어, 비아홀(VIA)은 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 각각 관통하여 제1 반도체층(SEM1)의 하면으로부터 제3 반도체층(SEM3)의 상면까지 관통할 수 있다. 각 비아홀(VIA)들은 회로 기판(100)의 패드(PD)들 및 회로 보드(CB)의 회로 보드 패드(PDC)들과 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 패드(PD)들 및 회로 보드 패드(PDC)들은 비아홀(VIA) 및 표시 기판(300)의 셀 부(Cell) 주변 영역에 배치된 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)들 중 적어도 일부와 중첩할 수 있다.
복수의 패드 연결 전극(PE1, PE2, PC)들은 복수의 비아홀(VIA) 내에 각각 배치될 수 있다. 패드 연결 전극(PE1, PE2, PC)은 도전성 재료를 포함하여 패드(PD)들 및 회로 보드 패드(PDC)들과 각각 전기적으로 연결될 수 있다. 패드 연결 전극(PE1, PE2, PC)은 비아홀(VIA) 내에 배치된 연결부(PC), 연결부(PC)와 연결되어 표시 기판(300)의 하면에 배치된 제1 전극부(PE1), 및 연결부(PC)와 연결되어 표시 기판(300)의 상면에 배치된 제2 전극부(PE2)를 포함할 수 있다. 비아홀(VIA)이 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 관통하는 실시예에서, 제1 전극부(PE1)는 제1 반도체층(SEM1)의 하면에 배치되고, 제2 전극부(PE2)는 제3 반도체층(SEM3)의 상면에 배치될 수 있다.
제1 전극부(PE1)는 회로 기판(100)의 패드(PD)들과 전기적으로 연결되고, 제2 전극부(PE2)는 회로 보드(CB)의 회로 보드 패드(PDC)들과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 패드 연결 전극(PE1, PE2, PC)의 제1 전극부(PE1)는 회로 기판(100)의 패드(PD)와 이방성 도전 필름(ACF)을 통해 접합되거나, 솔더링(Soldering), 또는 열이나 레이저를 통하여 접합될 수 있다. 이와 유사하게, 패드 연결 전극(PE1, PE2, PC)의 제2 전극부(PE2)는 회로 보드(CB)의 회로 보드 패드(PDC)와 접합될 수 있다.
표시 기판(300)의 비아홀(VIA)들 및 패드 연결 전극(PE1, PE2, PC)은 표시 기판(300)의 하부에 배치된 회로 기판(100)과 상부에 배치된 회로 보드(CB)의 패드(PD, PDC)들이 전기적으로 연결되는 경로를 제공할 수 있다. 복수의 패드(PD)들, 회로 보드 패드(PDC)들, 및 비아홀(VIA)과 패드 연결 전극(PE1, PE2, PC)들은 서로 각각 대응되도록 배치되고, 표시 장치(10)에서 복수의 패드(PD)들, 회로 보드 패드(PDC)들, 및 비아홀(VIA)과 패드 연결 전극(PE1, PE2, PC)들의 개수는 서로 동일할 수 있다. 또한, 복수의 패드(PD)들, 회로 보드 패드(PDC)들, 및 비아홀(VIA)과 패드 연결 전극(PE1, PE2, PC)들의 평면 배치도 실질적으로 동일할 수 있다.
표시 장치(10)는 회로 기판(100) 상에 표시 기판(300)을 배치하고, 그 상에 회로 보드(CB)를 배치하는 공정을 통해 제조될 수 있다. 표시 장치(10)는 회로 보드(CB)가 회로 기판(100)의 상부에 배치되면서 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC)을 통해 회로 보드 패드(PDC)와 패드(PD) 간 전기적 연결을 형성할 수 있어, 표시 장치(10)의 구조 및 제조 공정이 단순화되는 이점이 있다. 예를 들어, 표시 장치(10)는 표시 기판(300)을 회로 기판(100) 상에 배치한 뒤, 회로 기판(100)의 패드(PD)들을 노출하기 위한 공정이 생략될 수 있다. 또한, 회로 보드(CB)가 회로 기판(100)의 하면에 배치되지 않으므로, 회로 기판(100)의 하면이 평탄하게 형성될 수 있다. 표시 장치(10)는 회로 기판(100) 및 표시 기판(300)에서 발생하는 열을 방출하기에 유리한 구조를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 15는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 16은 도 15의 표시 장치를 제2 방향으로 가로지른 단면을 도시하는 도면이다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 표시 기판(300)의 셀 부(Cell) 주변 영역에서 제3 반도체층(SEM3) 및 제2 반도체층(SEM2) 일부가 제거되고, 비아홀(VIA)은 활성층(MQW) 및 그 이하의 층들만을 관통할 수 있다. 표시 기판(300)은 셀 부(Cell) 주변 영역에서 제3 반도체층(SEM3), 제2 반도체층(SEM2) 및 초격자층(SL)이 부분적으로 제거되고, 활성층(MQW)의 상면이 노출될 수 있다. 비아홀(VIA)은 제3 반도체층(SEM3), 제2 반도체층(SEM2) 및 초격자층(SL)이 제거되어 활성층(MQW)의 상면이 노출된 부분이 형성될 수 있고, 활성층(MQW), 전자 저지층(EBL), 및 제1 반도체층(SEM1)만을 관통할 수 있다. 패드 연결 전극(PE1, PE2, PC)의 제2 전극부(PE2)는 활성층(MQW) 상에 배치될 수 있다.
회로 보드(CB)는 표시 기판(300)의 셀 부(Cell)에 대응된 제1 개구부(OPN1)를 포함하고, 표시 기판(300) 중 셀 부(Cell) 주변 영역과 중첩하도록 배치될 수 있다. 회로 보드(CB)의 베이스 기판은 셀 부(Cell) 주변 영역 중 제3 반도체층(SEM3), 제2 반도체층(SEM2) 및 초격자층(SL)이 제거되지 않은 부분과 비아홀(VIA)이 형성된 부분에 걸쳐 배치되므로, 셀 부(Cell) 주변 영역의 단차를 따라 배치될 수 있다. 표시 기판(300)은 셀 부(Cell)가 컬러 제어 구조물(WCL)들이 배치되어 가장 큰 두께를 갖고, 셀 부(Cell) 주변 영역이 상대적으로 작은 두께를 가질 수 있다. 또한, 셀 부(Cell) 주변 영역은 제3 반도체층(SEM3) 및 제2 반도체층(SEM2)의 일부가 제거되어 다른 부분보다 두께가 작은 부분을 포함하고, 복수의 비아홀(VIA)들 및 패드 연결 전극(PE1, PE2, PC)들은 셀 부(Cell) 주변 영역 중 두께가 작은 부분에 배치될 수 있다. 표시 기판(300)은 셀 부(Cell) 주변 영역 중 비아홀(VIA)이 형성된 부분의 상면의 높이가 다른 부분의 상면의 높이보다 낮을 수 있다. 회로 보드(CB)는 셀 부(Cell)를 둘러싸며 셀 부(Cell) 주변 영역의 높이에 따라 부분적으로 단차지도록 배치될 수 있다.
도 17 및 도 18은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 표시 기판(300)의 셀 부(Cell) 주변 영역에서 제3 반도체층(SEM3)으로부터 활성층(MQW)까지 부분적으로 제거되고, 비아홀(VIA)은 전자 저지층(EBL) 및 제1 반도체층(SEM1)만을 관통할 수 있다. 표시 기판(300)은 셀 부(Cell) 주변 영역에서 제3 반도체층(SEM3), 제2 반도체층(SEM2), 초격자층(SL) 및 활성층(MQW)이 부분적으로 제거되고, 전자 저지층(EBL)의 상면이 노출될 수 있다. 비아홀(VIA)은 전자 저지층(EBL), 및 제1 반도체층(SEM1)만을 관통할 수 있고, 패드 연결 전극(PE1, PE2, PC)의 제2 전극부(PE2)는 전자 저지층(EBL) 상에 배치될 수 있다. 본 실시예는 표시 기판(300)의 셀 부(Cell) 주변 영역이 제3 반도체층(SEM3), 제2 반도체층(SEM2), 및 초격자층(SL)에 더하여 활성층(MQW)이 부분적으로 제거된 점에서 도 15 및 도 16의 실시예와 차이가 있다. 그 외, 다른 부분들에 대한 설명은 상술한 바와 동일하다.
도면에서는 전자 저지층(EBL)은 제거되지 않아 패드 연결 전극(PE1, PE2, PC)의 제2 전극부(PE2)가 전자 저지층(EBL) 상에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 다른 실시예에서, 표시 기판(300)의 셀 부(Cell) 주변 영역은 제3 반도체층(SEM3)으로부터 전자 저지층(EBL)까지 부분적으로 제거되고, 비아홀(VIA)은 제1 반도체층(SEM1)만을 관통할 수 있다. 이 경우, 패드 연결 전극(PE1, PE2, PC)의 제2 전극부(PE2)는 제1 반도체층(SEM1) 상에 배치될 수도 있다.
상술한 실시예들과 달리, 표시 기판(300)은 제3 반도체층(SEM3) 상에 배치된 다른 기판을 더 포함할 수도 있다. 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 표시 기판(300)이 제3 반도체층(SEM3) 상에 배치된 제3 기판(320)을 더 포함하고, 셀 부(Cell) 주변 영역에 배치된 비아홀(VIA)이 제3 기판(320), 제3 반도체층(SEM3), 제2 반도체층(SEM2), 초격자층(SL), 활성층(MQW), 전자 저지층(EBL), 및 제1 반도체층(SEM1)을 관통할 수 있다. 패드 연결 전극의 제2 전극부(PE2)는 제3 기판(320) 상에 배치될 수 있다.
표시 기판(300)은 제3 반도체층(SEM3) 상에 복수의 층들이 적층되어 발광 소자(ED)들, 및 셀 부(Cell) 주변 영역을 형성할 수 있다. 제3 반도체층(SEM3)은 제3 기판(320) 상에 배치될 수 있고, 표시 기판(300)은 제3 기판(320)과 함께 회로 기판(100) 상에 배치될 수 있다. 상술한 실시예들에서는 제3 기판(320)을 제거한 뒤, 제3 반도체층(SEM3) 상에 컬러 제어 구조물(WCL), 및 컬러 필터(CF1, CF2, CF3)들이 배치될 수 있다. 다만, 본 실시예에서는 제3 기판(320)이 제거되지 않은 상태로 제3 기판(320) 상에 컬러 제어 구조물(WCL), 및 컬러 필터(CF1, CF2, CF3)들이 배치될 수도 있다. 제3 기판(320)은 셀 부(Cell) 및 셀 부(Cell) 주변 영역에 걸쳐 전면적으로 배치되고, 셀 부(Cell) 주변 영역에서는 비아홀(VIA)들이 제3 기판(320)을 관통할 수도 있다. 일 실시예에 따르면, 제3 기판(320)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판이거나, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판일 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 표시 기판(300)이 각 발광 영역(EA1, EA2, EA3)마다 서로 다른 발광 소자(ED1, ED2, ED3)들을 포함하고, 제3 반도체층(SEM3) 상에 배치되는 컬러 제어 구조물(WCL)들 및 컬러 필터(CF1, CF2, CF3)들을 포함하지 않을 수 있다.
각 발광 영역(EA1, EA2, EA3)에 배치되는 발광 소자(ED; ED1, ED2, ED3)들은 서로 다른 활성층(MQW)을 포함하는 발광 소자(ED)들일 수 있고, 이들은 서로 다른 색의 광을 방출할 수 있다. 복수의 발광 소자(ED)들은 제1 발광 영역(EA1)에 배치된 제1 발광 소자(ED1), 제2 발광 영역(EA2)에 배치된 제2 발광 소자(ED2), 및 제3 발광 영역(EA3)에 배치된 제3 발광 소자(ED3)를 포함할 수 있다. 각 발광 소자(ED)들은 활성층(MQW)의 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 색의 적색 광을 방출하고, 제2 발광 소자(ED2)는 제2 색의 녹색 광을 방출하며, 제3 발광 소자(ED3)는 제3 색의 청색 광을 방출할 수 있다.
회로 보드(CB)는 셀 부(Cell)에 대응하는 제1 개구부(OPN1)를 포함하여, 셀 부(Cell)와 비중첩하도록 배치된다. 발광 소자(ED)들 상에는 회로 보드(CB)가 배치되지 않으므로, 표시 기판(300)의 상면이 회로 보드(CB)의 상면으로부터 돌출되지 않더라도 발광 소자(ED)들에서 방출된 광들은 상부 방향으로 출사될 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 사시도이다. 도 21은 도 20의 표시 장치의 분해 사시도이다. 도 22는 도 20의 III-III'선을 따라 자른 단면도이다. 도 22는 도 20의 표시 장치(10_5)를 제1 방향(DR1)으로 가로지른 단면을 도시하고 있다.
도 20 내지 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 차광층(700)을 더 포함할 수 있다. 차광층(700)은 회로 보드(CB) 및 회로 기판(100) 중 표시 기판(300)과 중첩하는 영역에 대응한 형상을 가질 수 있다. 차광층(700)은 대체로 회로 보드(CB)와 동일한 형상을 갖고 표시 기판(300)의 셀 부(Cell)에 대응한 제2 개구부(OPN2)를 포함할 수 있다. 차광층(700)도 회로 보드(CB)와 동일하게 표시 기판(300)의 셀 부(Cell)와는 비중첩할 수 있다. 다만, 차광층(700)의 제1 방향(DR1)으로 측정된 길이는 회로 보드(CB)보다 짧을 수 있고, 회로 기판(100)과 실질적으로 동일할 수 있다. 차광층(700)은 회로 보드 패드(PDC), 및 패드(PD)들과 두께 방향으로 중첩하도록 배치되어 표시 기판(300)의 셀 부(Cell) 이외의 영역과는 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 차광층(700)은 광의 투과를 차단하는 재료를 포함할 수 있다. 차광층(700)은 표시 기판(300)의 셀 부(Cell)에서 발생하는 광들이 상부 방향이 아닌 측면으로 출사되는 것을 방지하고, 셀 부(Cell) 주변 영역이 외부에서 시인되는 것을 방지할 수 있다. 또는, 차광층(700)은 금속 재료를 포함하며 광의 투과를 차단하는 재료를 포함할 수 있다. 차광층(700)은 셀 부(Cell)에서 방출된 광이 새어 나가는 것을 방지함에 더하여, 정전기로부터 회로 기판(100) 및 표시 기판(300)을 보호할 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 사시도이다. 도 24는 도 23의 표시 장치의 분해 사시도이다. 도 25는 도 23의 IV-IV'선을 따라 자른 단면도이다. 도 26은 도 23의 V-V'선을 따라 자른 단면도이다. 도 25는 도 23의 표시 장치(10_6)를 제1 방향(DR1)으로 가로지르는 단면을 도시하고, 도 26은 도 23의 표시 장치(10_6)를 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 23 내지 도 26을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 회로 보드(CB) 및 차광층(700) 상에 배치된 커버 기판(800) 및 체결부(900)를 더 포함할 수 있다. 본 실시예는 표시 장치(10_6)의 외부 기판인 커버 기판(800)을 더 포함하고, 커버 기판(800)이 체결부(900)에 의해 방열 기판(500)과 체결된 점에서 도 20의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고, 차이점으로서 커버 기판(800) 및 체결부(900)에 대하여 자세하게 설명하기로 한다.
일 실시예에 따른 표시 장치(10_6)는 커버 기판(800)이 체결부(900)에 의해 방열 기판(500)과 결합되고, 이들 사이에 배치된 회로 기판(100), 표시 기판(300) 및 회로 보드(CB)를 고정시킬 수 있다.
상술한 실시예들과 달리, 방열 기판(500)은 회로 기판(100)보다 면적이 클 수 있고, 일부분이 회로 기판(100) 및 표시 기판(300)과 비중첩할 수 있다. 방열 기판(500) 중 회로 기판(100)과 비중첩하는 영역에는 체결부(900)가 삽입되어 커버 기판(800)과 결합될 수 있다.
커버 기판(800)은 평면도 상의 면적이 대체로 방열 기판(500)과 동일하되, 회로 보드(CB)와 유사하게 표시 기판(300)의 셀 부(Cell)에 대응한 제3 개구부(OPN3)를 포함할 수 있다. 커버 기판(800)은 표시 기판(300)의 셀 부(Cell)를 제외하고, 회로 기판(100), 표시 기판(300), 회로 보드(CB), 차광층(700), 및 방열 기판(500)과 중첩할 수 있다. 커버 기판(800)은 회로 기판(100)의 패드(PD)들, 표시 기판(300)의 비아홀(VIA)들, 및 회로 보드(CB)의 회로 보드 패드(PDC)들과 중첩할 수 있고, 회로 기판(100)의 외측에서는 방열 기판(500)과만 중첩할 수 있다.
커버 기판(800)은 회로 기판(100)을 덮으며 개구부가 형성된 제1 부분과, 제1 부분의 제2 방향(DR2) 및 그 반대편에 연결된 제2 부분들을 포함할 수 있다. 커버 기판(800)의 제2 부분은 제1 부분으로부터 제3 방향(DR3)의 반대 방향인 하측으로 절곡되도록 형성될 수 있다. 회로 기판(100)이 방열 기판(500)보다 작은 면적을 가짐에 따라, 방열 기판(500)의 상면 중 일부는 회로 기판(100)이 배치되지 않아 노출될 수 있다. 커버 기판(800)은 회로 기판(100)에 의한 단차에 따라 일부분이 절곡된 제2 부분을 포함하고, 제1 부분이 회로 기판(100)을 덮으며, 제2 부분은 방열 기판(500) 중 노출된 부분을 덮을 수 있다.
예시적인 실시예에서, 커버 기판(800)은 표시 장치(10)의 외면으로서 회로 기판(100) 및 회로 보드(CB)를 보호하며 이들을 완전하게 고정시킬 수 있도록 체결력을 제공할 수 있는 재질로 이루어질 수 있다. 예를 들어, 커버 기판(800)은 경도가 있는 플라스틱, 또는 금속 재료로 이루어질 수 있다.
일 실시예에 따르면, 커버 기판(800)은 제2 부분에 형성된 제1 홀(H1)을 포함하고, 방열 기판(500)은 제1 홀(H1)에 대응되어 형성된 제2 홀(H2)을 포함할 수 있다. 제1 홀(H1)은 커버 기판(800)을 관통하도록 형성되고, 제2 홀(H2)은 방열 기판(500)의 상면에 형성되되 방열 기판(500)을 관통하지 않도록 형성될 수 있다. 다만, 이에 제한되지 않으며, 제2 홀(H2)도 방열 기판(500)을 관통할 수도 있다.
표시 장치(10)는 복수의 제1 홀(H1)들과 제2 홀(H2)들을 포함하고, 복수의 제1 홀(H1)들과 제2 홀(H2)들은 각각 서로 대응되도록 형성될 수 있다. 표시 장치(10)가 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 변들을 포함하여 대체로 사각형의 형상을 갖는 실시예에서, 커버 기판(800)은 4개의 제1 홀(H1)들을 포함하고, 방열 기판(500)은 4개의 제2 홀(H2)들을 포함할 수 있다. 복수의 제1 홀(H1)들과 제2 홀(H2)들은 표시 장치(10)의 제1 방향(DR1)으로 연장된 변들의 양 측에 각각 배치될 수 있다. 다만, 이에 제한되지 않으며, 표시 장치(10)는 그 형상에 대응하여 4개 이상, 또는 그 이하의 제1 홀(H1)들 및 제2 홀(H2)들을 포함할 수 있다. 커버 기판(800)은 회로 보드(CB) 상에서 복수의 제1 홀(H1)들이 방열 기판(500)의 제2 홀(H2)들에 각각 정렬되도록 배치되며, 각 홀(H1, H2)들에 삽입되는 체결부(900)들에 의해 방열 기판(500)에 결합될 수 있다.
복수의 체결부(900)들은 제1 홀(H1)을 통과하여 제2 홀(H2)에 삽입되도록 배치될 수 있다. 체결부(900)는 커버 기판(800)을 방열 기판(500)에 완전하게 고정시킬 수 있다. 예시적인 실시예에서, 복수의 체결부(900)들은 리벳(Rivet), 또는 볼트(Bolt)와 같은 체결 부재로서 커버 기판(800)과 방열 기판(500)을 기계적으로 결합시킬 수 있다.
도 27은 도 23의 표시 장치의 일부분에서 각 층들이 서로 분리된 상태를 확대하여 도시하는 도면이다. 도 28은 도 23의 표시 장치의 일부분을 나타내는 도면이다. 도 27은 표시 장치(10_6)의 코너부에서 방열 기판(500)과 커버 기판(800), 및 회로 보드(CB)와 회로 기판(100)이 서로 이격된 상태를 도시하고 있고, 도 28은 방열 기판(500)과 커버 기판(800)이 서로 결합되어 회로 보드(CB)와 회로 기판(100)이 서로 접촉한 상태를 도시하고 있다.
도 23 내지 도 26에 더하여 도 27 및 도 28을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 커버 기판(800)과 방열 기판(500) 사이에 배치된 회로 기판(100), 표시 기판(300) 및 회로 보드(CB)가 이들에 의해 완전하게 고정될 수 있다. 회로 기판(100), 표시 기판(300) 및 회로 보드(CB)들은 복수의 패드(PD)들, 복수의 비아홀(VIA)들, 및 복수의 회로 보드 패드(PDC)들이 서로 대응되도록 정렬되어 배치될 수 있다. 커버 기판(800)은 방열 기판(500)과 결합되면서 회로 기판(100), 표시 기판(300), 및 회로 보드(CB)들이 서로 접촉된 상태로 이들을 고정시킬 수 있다. 커버 기판(800)의 제1 부분은 일부분이 회로 보드(CB) 중 회로 보드 패드(PDC)가 형성된 일 면의 반대편 타 면 상에 배치될 수 있다. 커버 기판(800)은 제1 부분이 패드(PD)들, 비아홀(VIA)들, 및 회로 보드 패드(PDC)들이 배치된 영역과 중첩하도록 배치되고, 패드(PD)들, 패드 연결 전극(PE1, PE2, PC)들, 및 회로 보드 패드(PDC)들이 접촉된 상태로 고정되도록 힘을 가할 수 있다.
본 실시예에서는 회로 기판(100)의 패드(PD)들, 표시 기판(300)의 패드 연결 전극(PE1, PE2, PC)들, 및 회로 보드(CB)의 회로 보드 패드(PDC)들이 서로 물리적으로 접촉한 상태로 고정되고, 회로 보드 패드(PDC)들 및 패드(PD)들은 서로 전기적으로 연결될 수 있다. 표시 장치(10_6)는 도전성 재료로 이루어진 패드(PD), 패드 연결 전극(PE1, PE2, PC) 및 회로 보드 패드(PDC)가 다른 부재에 의해 서로 접합되거나 도전성 재료가 용융되어 서로 융착되지 않고, 물리적 계면을 형성하며 서로 접촉할 수 있다. 표시 장치(10_6)는 패드(PD)들과 패드 연결 전극(PE1, PE2, PC), 및 회로 보드 패드(PDC) 사이에 배치된 다른 부재들, 또는 이들이 융착된 흔적이 없을 수 있다. 표시 장치(10_6)는 도전성 재료의 패드(PD), 패드 연결 전극(PE1, PE2, PC) 및 회로 보드 패드(PDC) 사이에는 물리적 계면이 존재하고, 이들을 접합시키는 공정이 생략되어 제조 공정이 단순화될 수 있다. 또한, 체결부(900)를 제거하여 커버 기판(800)과 방열 기판(500)을 분리하면 회로 기판(100)과 회로 보드(CB)도 분리되므로, 패드(PD, PDC)들의 전기적 연결이 불량일 때 이를 리페어하거나 재조립하는 공정이 용이한 이점이 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 29 내지 도 31은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 29는 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 30은 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 31은 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 29를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 31을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 32 및 도 33은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 32 및 도 33을 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10)가 투명 표시 장치에 적용되는 경우, 표시 장치(10)의 회로 기판(100), 표시 기판(300), 방열 기판(500), 및 회로 보드(CB)는 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 회로 기판 110: 제1 기판
300: 표시 기판 310: 제2 기판
500: 방열 기판 700: 차광층
ED: 발광 소자
AE: 화소 전극 CE: 공통 전극
WCL: 컬러 제어 구조물
CF1, CF2, CF3: 컬러 필터 BNL: 뱅크층
PD: 패드 PL: 패드 기저층 PU: 패드 상부층
CB: 회로 보드 PDC: 회로 보드 패드
VIA: 비아홀 PE1, PE2: 전극부 PC: 연결부

Claims (20)

  1. 복수의 화소 회로부들, 및 상기 화소 회로부와 전기적으로 연결된 복수의 패드들을 포함하는 회로 기판;
    상기 회로 기판 상에 배치되고 상기 화소 회로부와 전기적으로 연결된 복수의 발광 소자들을 포함하는 표시 기판;
    상기 표시 기판 상에 배치되고 상기 패드들과 전기적으로 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드; 및
    상기 회로 기판 중 상기 표시 기판이 배치된 일 면의 반대편 타 면에 배치된 방열 기판을 포함하고,
    상기 표시 기판은 상기 복수의 발광 소자들이 배치된 셀 부의 주변 영역에 배치된 복수의 비아홀들, 및 상기 비아홀들에 배치된 복수의 패드 연결 전극들을 포함하고,
    상기 복수의 패드 연결 전극들은 각각 상기 회로 기판의 상기 패드들, 및 상기 회로 보드의 상기 회로 보드 패드들과 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 패드 연결 전극은 상기 패드와 연결된 제1 전극부, 상기 회로 보드 패드와 연결된 제2 전극부, 및 상기 제1 전극부 및 상기 제2 전극부와 연결되며 상기 비아홀 내에 배치된 연결부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 복수의 비아홀들, 및 복수의 회로 보드 패드들은 각각 상기 복수의 패드들에 대응되어 배치되고,
    상기 비아홀들, 및 상기 회로 보드 패드들의 개수는 각각 상기 패드들의 개수와 동일한 표시 장치.
  4. 제2 항에 있어서,
    상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 표시 기판은 상기 셀 부의 주변 영역에 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층과 동일한 복수의 층들이 배치되고 상기 셀 부 및 상기 셀 부의 주변 영역에 걸쳐 배치된 제3 반도체층을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 패드들 및 상기 회로 보드 패드들은 각각 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 중 적어도 일부와 중첩하는 표시 장치.
  6. 제4 항에 있어서,
    상기 비아홀은 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제3 반도체층을 관통하고,
    상기 제2 전극부는 상기 제3 반도체층 상에 배치된 표시 장치.
  7. 제4 항에 있어서,
    상기 표시 기판은 상기 셀 부의 주변 영역에서 상기 제3 반도체층 및 상기 제2 반도체층 일부가 제거되고,
    상기 비아홀은 상기 셀 부의 주변 영역에서 상기 제3 반도체층 및 상기 제2 반도체층이 제거된 부분에 형성되어 상기 활성층 및 상기 제1 반도체층을 관통하는 표시 장치.
  8. 제7 항에 있어서,
    상기 표시 기판은 상기 셀 부의 주변 영역 중 상기 비아홀이 배치된 영역의 상면의 높이가 상기 셀 부의 주변 영역의 다른 부분의 상면의 높이보다 낮은 표시 장치.
  9. 제4 항에 있어서,
    상기 표시 기판은 상기 셀 부에서 상기 제3 반도체층 상에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터들, 및 상기 컬러 필터들 상에 배치된 제2 기판을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 표시 기판은 상기 제3 반도체층 상에 배치된 제3 기판을 더 포함하고,
    상기 비아홀은 상기 제3 기판을 관통하고, 상기 제2 전극부는 상기 제3 기판 상에 배치된 표시 장치.
  11. 제4 항에 있어서,
    상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 셀 부의 주변 영역에 배치된 상기 제2 반도체층과 서로 연결된 표시 장치.
  12. 제1 항에 있어서,
    상기 회로 보드는 상기 표시 기판의 상기 셀 부에 대응하도록 형성된 제1 개구부를 포함하고,
    상기 회로 보드는 상기 표시 기판의 상기 셀 부와 중첩하지 않으며 상기 셀 부의 주변 영역 상에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 기판의 상기 셀 부의 상면은 상기 회로 보드의 상면으로부터 돌출된 표시 장치.
  14. 제12 항에 있어서,
    상기 회로 보드 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하도록 형성된 제2 개구부를 포함하는 차광층을 더 포함하는 표시 장치.
  15. 표시 영역 및 상기 표시 영역과 이격되고 복수의 패드들이 배치된 패드 영역을 포함하는 회로 기판;
    상기 회로 기판의 일 면 상에 배치되고 상기 표시 영역에 대응하여 복수의 발광 소자들이 배치된 셀 부를 포함하는 표시 기판;
    상기 표시 기판 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하여 형성된 제1 개구부, 및 상기 패드 들에 대응하여 배치된 복수의 회로 보드 패드들을 포함하는 회로 보드;
    상기 회로 보드 상에 배치되고 상기 표시 기판의 상기 셀 부에 대응하여 형성된 제2 개구부를 포함하는 차광층; 및
    상기 회로 기판의 상기 일 면의 반대편 타 면에 배치된 방열 기판을 포함하고,
    상기 표시 기판은 상기 셀 부의 주변 영역에서 상기 복수의 패드들에 대응하여 형성된 복수의 비아홀들, 및 상기 비아홀들에 배치된 패드 연결 전극들을 포함하며,
    상기 패드 연결 전극은 상기 패드와 연결된 제1 전극부, 상기 회로 보드 패드와 연결된 제2 전극부, 및 상기 제1 전극부 및 상기 제2 전극부와 연결되며 상기 비아홀 내에 배치된 연결부를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 표시 기판은 상기 셀 부의 주변 영역에 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층과 동일한 복수의 층들이 배치되고 상기 셀 부 및 상기 셀 부의 주변 영역에 걸쳐 배치된 제3 반도체층을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 비아홀은 상기 셀 부의 주변 영역에 배치된 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제3 반도체층을 관통하고,
    상기 제2 전극부는 상기 제3 반도체층 상에 배치된 표시 장치.
  18. 제16 항에 있어서,
    상기 표시 기판은 상기 셀 부에서 상기 제3 반도체층 상에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터들, 및 상기 컬러 필터들 상에 배치된 제2 기판을 더 포함하고,
    상기 표시 기판의 상기 셀 부의 상면의 높이는 상기 회로 보드의 상면의 높이보다 높은 표시 장치.
  19. 제15 항에 있어서,
    상기 회로 보드 패드는 상기 회로 보드의 하면에 배치된 표시 장치.
  20. 제15 항에 있어서,
    상기 비아홀들, 및 상기 회로 보드 패드들의 개수는 각각 상기 패드들의 개수와 동일한 표시 장치.
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