KR20220148995A - 표시 장치 - Google Patents

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KR20220148995A
KR20220148995A KR1020210055967A KR20210055967A KR20220148995A KR 20220148995 A KR20220148995 A KR 20220148995A KR 1020210055967 A KR1020210055967 A KR 1020210055967A KR 20210055967 A KR20210055967 A KR 20210055967A KR 20220148995 A KR20220148995 A KR 20220148995A
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조주완
서기성
양병춘
이태희
최해윤
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역에 배치된 복수의 발광 소자들, 상기 비표시 영역에 배치된 복수의 패드들, 및 상기 제1 기판의 일 면 상에 배치되고, 상기 패드들과 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드를 포함하고, 상기 회로 보드는 상기 제1 기판과 대향하는 제1 커버층, 상기 제1 커버층 상에 배치되고 일 면 상에 상기 회로 보드 패드들이 배치된 금속층, 및 상기 금속층 상에 배치된 제2 커버층을 포함하고, 상기 제1 커버층은 상기 회로 보드 패드에 대응하여 형성된 복수의 제1 개구홀들을 포함하고, 상기 제2 커버층은 상기 금속층 중 상기 회로 보드 패드들이 배치된 부분의 타 면을 노출하는 복수의 제2 개구홀들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자들을 포함하며 단위 면적 당 많은 수의 발광 영역을 포함하는 초고해상도 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 회로 보드와 표시 기판의 패드 접합 중 회로 보드의 손상이 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 표시 영역에 배치된 복수의 발광 소자들, 상기 비표시 영역에 배치된 복수의 패드들, 및 상기 제1 기판의 일 면 상에 배치되고, 상기 패드들과 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드를 포함하고, 상기 회로 보드는 상기 제1 기판과 대향하는 제1 커버층, 상기 제1 커버층 상에 배치되고 일 면 상에 상기 회로 보드 패드들이 배치된 금속층, 및 상기 금속층 상에 배치된 제2 커버층을 포함하고, 상기 제1 커버층은 상기 회로 보드 패드에 대응하여 형성된 복수의 제1 개구홀들을 포함하고, 상기 제2 커버층은 상기 금속층 중 상기 회로 보드 패드들이 배치된 부분의 타 면을 노출하는 복수의 제2 개구홀들을 포함한다.
상기 패드는 패드 기저층, 및 상기 패드 기저층 상에 배치된 패드 상부층을 포함하고, 상기 복수의 회로 보드 패드들은 각각 상기 복수의 패드들 중 어느 하나의 상기 패드 상부층과 일체화될 수 있다.
상기 제2 개구홀에 대응하여 배치되고 상기 금속층의 타 면 중 상기 회로 보드 패드들과 중첩하도록 형성된 복수의 패턴들을 포함할 수 있다.
복수의 상기 제2 개구홀 내에는 각각 복수의 상기 패턴들이 배치될 수 있다.
상기 제2 개구홀에 대응하여 배치되고 상기 금속층의 타 면 상에 직접 배치된 열 전도 패턴을 더 포함할 수 있다.
상기 열 전도 패턴의 상면 중 상기 회로 보드 패드와 중첩하는 부분에 배치된 복수의 패턴들을 더 포함할 수 있다.
상기 제2 개구홀에 대응하여 배치되고 상기 금속층 및 상기 회로 보드 패드를 관통하는 복수의 핀 홀들을 포함할 수 있다.
상기 패드 상부층의 상면 중 상기 핀 홀과 중첩하는 부분에 형성된 패턴들을 포함하고, 상기 패드와 상기 회로 보드 패드는 상기 핀 홀의 주변부가 서로 일체화될 수 있다.
상기 제1 기판 상에서 상기 비표시 영역에 배치되고 상기 발광 소자와 전기적으로 연결된 복수의 공통 전극들을 더 포함하고, 상기 패드는 상기 비표시 영역 중 상기 공통 전극의 외측에 배치된 제1 패드, 및 상기 공통 전극의 내측에 배치된 제2 패드를 포함하고, 상기 제1 기판은 일 면으로부터 타 면까지 관통하고 상기 제1 패드에 대응하여 형성된 제1 비아홀, 및 상기 제2 패드에 대응하여 형성된 제2 비아홀을 포함하며, 상기 제1 패드 및 상기 회로 보드의 제1 회로 보드 패드와 각각 연결된 제1 패드 연결 전극, 및 상기 제2 패드 및 상기 회로 보드의 제2 회로 보드 패드와 각각 연결된 제2 패드 연결 전극을 더 포함할 수 있다.
상기 회로 보드는 상기 제1 기판의 상기 타 면에 배치되고, 상기 제1 패드 연결 전극은 상기 제1 비아홀에 배치된 제1 연결부, 및 상기 제1 기판의 상기 타 면에 배치된 제1 전극부를 포함하고, 상기 제2 패드 연결 전극은 상기 제2 비아홀에 배치된 제2 연결부, 및 상기 제1 기판의 상기 타 면에 배치된 제2 전극부를 포함하며, 상기 제1 회로 보드 패드는 상기 제1 전극부와 일체화되고 상기 제2 회로 보드 패드는 상기 제2 전극부와 일체화될 수 있다.
상기 제1 기판의 상기 발광 소자가 배치된 일 면의 반대편 타 면에 배치되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 방열 기판을 더 포함할 수 있다.
상기 회로 보드는 상기 제1 기판의 상기 타 면에 배치되고, 상기 표시 영역에서 상기 제1 기판과 상기 회로 보드 사이에 배치된 방열층을 더 포함할 수 있다.
상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 제1 기판 상에 배치되며 일 면에 상기 발광 소자들의 상기 제2 반도체층이 배치된 제3 반도체층, 및 상기 제2 반도체층의 일 면 상에 배치된 공통 전극을 더 포함할 수 있다.
상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 제3 반도체층의 상기 일 면 상에서 상기 표시 영역 및 상기 비표시 영역에 배치된 베이스층을 통해 서로 연결되고, 상기 표시 영역에서 상기 복수의 발광 소자들 각각과 상기 제1 기판 사이에 배치된 복수의 제1 연결 전극들, 및 상기 비표시 영역에서 상기 공통 전극과 상기 제2 반도체층 사이에 배치된 복수의 제2 연결 전극들을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 발광 소자들이 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 비표시 영역에서 상기 표시 영역을 둘러싸며 서로 이격된 복수의 공통 전극들, 상기 비표시 영역에서 상기 공통 전극과 이격되어 배치된 복수의 패드들, 및 상기 제1 기판의 일 면 상에 배치되고 상기 패드들과 전기적으로 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드를 포함하고, 상기 회로 보드는 복수의 커버층, 상기 커버층들 사이에 배치되고 일 면 상에 상기 복수의 회로 보드 패드들이 배치된 금속층, 및 상기 금속층의 타 면 상에 배치된 상기 커버층을 관통하여 상기 금속층 중 상기 회로 보드 패드가 배치된 부분의 상기 타 면을 노출하는 복수의 개구홀들을 포함한다.
상기 복수의 개구홀들 내에 배치되어 상기 회로 보드 패드와 중첩하도록 형성된 복수의 패턴들을 더 포함할 수 있다.
하나의 상기 개구홀 내에 복수개의 상기 패턴들이 배치될 수 있다.
상기 회로 보드는 상기 제1 기판 중 상기 발광 소자들이 배치된 일 면 상에 배치되고, 상기 복수의 회로 보드 패드들은 각각 상기 복수의 패드들 중 어느 하나와 일체화될 수 있다.
상기 회로 보드는 상기 제1 기판 중 상기 발광 소자들이 배치된 일 면의 반대편 타 면에 배치되고, 상기 복수의 패드들은 상기 제1 기판을 관통하는 복수의 비아홀 내에 배치된 복수의 패드 연결 전극을 통해 상기 회로 보드 패드와 전기적으로 연결될 수 있다.
상기 패드 연결 전극은 상기 비아홀 내에 배치된 연결부, 및 상기 연결부와 연결되고 상기 제1 기판의 상기 타 면에 배치된 전극부를 포함하고, 상기 복수의 회로 보드 패드들은 각각 상기 패드 연결 전극들 중 어느 하나의 상기 전극부와 일체화될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 회로 보드가 배선들을 덮는 커버층에 형성된 복수의 개구홀들을 포함한다. 복수의 개구홀들은 복수의 패드들에 대응하여 형성되되, 패드들이 배치된 일 면의 반대편 타 면에 형성될 수 있다.
표시 장치는 회로 보드의 패드들과 표시 기판의 패드들을 접합하는 공정이 레이저 본딩 공정으로 수행될 수 있고, 회로 보드에 형성된 개구홀을 통해 레이저가 조사됨에 따라 회로 보드의 배선들을 덮는 커버층이 손상되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 A부분을 나타내는 평면도이다.
도 3은 도 2의 B부분을 나타내는 평면도이다.
도 4는 도 2의 L1-L1'선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 컬러 필터들의 배치를 나타내는 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다.
도 9는 도 8의 L2-L2'선을 따라 자른 단면도이다.
도 10은 도 8의 L3-L3'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 패드들과 회로 보드 패드들의 접합 공정을 나타내는 개략도이다.
도 12는 다른 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다.
도 13은 도 12의 L4-L4'선을 따라 자른 단면도이다.
도 14는 다른 실시예에 따른 표시 장치의 회로 보드와 패드가 배치된 부분을 나타내는 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다.
도 16은 도 15의 L5-L5'선을 따라 자른 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 패드들과 회로 보드 패드들이 배치된 부분을 나타내는 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 20 내지 도 22는 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 23 및 도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 반도체 회로 기판 상에 무기 발광 다이오드들이 배치된 표시 장치를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
예를 들어, 비표시 영역(NDA)은 복수의 패드 영역(PDA)들과 공통 전극 접속부(CPA)를 포함할 수 있다. 공통 전극 접속부(CPA)는 표시 영역(DPA)을 둘러싸도록 배치되고, 복수의 패드 영역(PDA)들은 공통 전극 접속부(CPA)의 일 측에서 일 방향(예컨대 제2 방향)으로 연장된 형상으로 배치될 수 있다. 패드 영역(PDA)에는 외부 장치와 전기적으로 연결되는 복수의 패드(도 2의 'PD')들이 배치되고, 공통 전극 접속부(CPA)에는 표시 영역(DPA)에 배치되는 복수의 발광 소자(도 3의 'ED')와 전기적으로 연결되는 공통 전극(도 3의 'CE')들이 배치된다. 도면에서는 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 외측에 배치된 패드 영역(PDA)으로서, 표시 영역(DPA)의 제1 방향(DR1) 양 측에 각각 패드 영역(PDA)이 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 패드 영역(PDA)은 더 많은 수, 또는 더 적은 수로 배치될 수 있다. 또한, 몇몇 실시예에서 표시 장치(10)는 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 내측인 내측 비표시 영역에 배치된 패드 영역(PDA)을 더 포함할 수도 있다.
도 2는 도 1의 A부분을 나타내는 평면도이다. 도 3은 도 1의 B부분을 나타내는 평면도이다. 도 2는 표시 장치(10)의 표시 영역(DPA), 패드 영역(PDA), 및 공통 전극 접속부(CPA)의 일부분을 확대하여 도시하고 있고, 도 3은 표시 영역(DPA)의 몇몇 화소(PX)들의 평면 배치를 도시하고 있다.
도 2 및 도 3을 참조하면, 표시 장치(10)의 표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들을 포함하고, 표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들로 이루어진 하나의 화소(PX)가 최소 발광 단위를 가질 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출하고, 제2 발광 영역(EA2)은 제2 색의 광을 방출하며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 영역(EA1, EA2, EA3)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX)는 4개 또는 그 이상의 발광 영역들을 포함할 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들 각각은 특정 색의 광을 발광하는 발광 소자(ED)를 포함할 수 있다. 발광 소자(ED)는 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(ED)는 사각형 이외의 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되고, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 서로 제1 방향(DR1)으로 교대로 배열될 수 있다. 복수의 화소(PX)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열됨에 따라, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제1 방향(DR1)으로 순서대로 배치되며, 이러한 배열이 반복될 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)들 각각은 제2 방향(DR2)으로 반복 배열될 수 있다.
표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들을 둘러싸는 뱅크층(BNL)을 포함하고, 뱅크층(BNL)은 서로 다른 발광 영역(EA1, EA2, EA3)을 구분할 수 있다. 뱅크층(BNL)은 평면도 상 발광 소자(ED)와 이격되어 이를 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 평면도 상 메쉬(Mesh), 그물(Net), 또는 격자(Lattice) 형상의 패턴을 형성할 수 있다.
도 2와 도 3에서는 뱅크층(BNL)이 둘러싸는 발광 영역(EA1, EA2, EA3)이 각각 평면도 상 사각형의 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 발광 영역(EA1, EA2, EA3)의 평면도 상 형상은 뱅크층(BNL)의 평면 배치에 따라 다양하게 변형될 수 있다.
비표시 영역(NDA)의 공통 전극 접속부(CPA)에는 복수의 공통 전극(CE)들이 배치될 수 있다. 복수의 공통 전극(CE)들은 서로 이격되어 배치되며, 표시 영역(DPA)을 둘러싸며 배치될 수 있다. 공통 전극(CE)은 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들과 전기적으로 연결될 수 있다. 또한, 공통 전극(CE)은 반도체 회로 기판과 전기적으로 연결될 수 있다.
도면에서는 공통 전극 접속부(CPA)가 표시 영역(DPA)의 제1 방향(DR1) 및 제2 방향(DR2) 양 측을 각각 둘러싼 형태로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 공통 전극 접속부(CPA)는 공통 전극(CE)의 배치에 따라 그 평면 배치는 달라질 수 있다. 예를 들어, 공통 전극(CE)이 표시 영역(DPA)의 일 측에서 일 방향으로 배열될 경우, 공통 전극 접속부(CPA)의 평면 배치는 일 방향으로 연장된 형상을 가질 수 있다.
패드 영역(PDA)에는 복수의 패드(PD)들이 배치될 수 있다. 각 패드(PD)들은 외부의 회로 보드(도 4의 'CB')에 배치된 회로 보드 패드(도 4의 'PDC')와 전기적으로 연결될 수 있다. 복수의 패드(PD)들은 패드 영역(PDA) 내에서 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다.
각 패드(PD)들의 배치는 표시 영역(DPA)에 배치되는 발광 소자(ED)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(ED)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드(PD)들의 배치가 다양하게 변형될 수 있다.
도 4는 도 2의 L1-L1'선을 따라 자른 단면도이다. 도 5는 일 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 발광 소자들의 배치를 나타내는 평면도이다. 도 7은 일 실시예에 따른 표시 장치의 컬러 필터들의 배치를 나타내는 평면도이다. 도 4는 패드 영역(PDA)과 공통 전극 접속부(CPA) 및 표시 영역(DPA)의 일 화소(PX)를 가로지르는 단면을 도시하고 있다.
도 1 내지 도 3에 결부하여 도 4 내지 도 7을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 기판(100), 색 변환 기판(200) 및 회로 보드(CB)를 포함할 수 있다. 또한, 표시 장치(10)는 표시 기판(100)의 하측에 배치된 방열 기판(510)을 더 포함할 수 있다.
표시 기판(100)은 제1 기판(110), 제1 기판(110) 상에 배치된 복수의 발광 소자(ED)들, 복수의 패드(PD)들과 전극 연결부(CTE1, CTE2)들을 포함하고, 색 변환 기판(200)은 제2 기판(210), 제2 기판(210) 상에 배치된 컬러 필터(CF1, CF2, CF3)들과 컬러 제어 구조물(WCL)을 포함할 수 있다. 회로 보드(CB)는 표시 기판(100)의 복수의 패드(PD)들과 전기적으로 연결된 회로 보드 패드(PDC)를 포함하여 일부분이 제1 기판(110) 상에 배치될 수 있다.
제1 기판(110)은 반도체 회로 기판일 수 있다. 제1 기판(110)은 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판으로, 복수의 화소 회로부(PXC)들을 포함할 수 있다. 화소 회로부(PXC)들 각각은 실리콘 웨이퍼 상에 반도체 회로를 형성하는 공정을 통해 형성될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 복수의 화소 회로부(PXC)들은 CMOS 회로를 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DPA) 및 비표시 영역(NDA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DPA)에 배치된 화소 회로부(PXC)들은 각각 화소 전극(AE)과 전기적으로 연결될 수 있다. 표시 영역(DPA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 화소 전극(AE)과 대응되도록 배치될 수 있고, 이들은 각각 표시 영역(DPA)에 배치된 발광 소자(ED)들과 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다.
복수의 화소 회로부(PXC)들 중 비표시 영역(NDA)에 배치된 화소 회로부(PXC)들은 각각 공통 전극(CE)과 전기적으로 연결될 수 있다. 비표시 영역(NDA)에 배치된 복수의 화소 회로부(PXC)들은 복수의 공통 전극(CE)과 대응되도록 배치될 수 있고, 이들은 각각 비표시 영역(NDA)에 배치된 공통 전극(CE) 및 제2 연결 전극(CNE2)과 제3 방향(DR3)으로 중첩할 수 있다.
회로 절연층(CINS)은 복수의 화소 회로부(PXC) 상에 배치될 수 있다. 회로 절연층(CINS)은 복수의 화소 회로부(PXC)를 보호하며, 복수의 화소 회로부(PXC)의 단차를 평탄화할 수 있다. 회로 절연층(CINS)은 화소 전극(AE)들이 제1 연결 전극(CNE1)에 전기적으로 연결될 수 있도록 화소 전극(AE)들의 일부를 각각 노출시킬 수 있다. 회로 절연층(CINS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화 알루미늄(AlNx) 등과 같은 무기 절연성 물질을 포함할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 복수의 공통 전극(CE)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극(CE)은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 화소 전극(AE)과 공통 전극(CE)들은 각각 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 전극 연결부(CTE1, CTE2)들은 각각 화소 전극(AE) 또는 공통 전극(CE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 표시 영역(DPA)에 배치되어 각각 화소 전극(AE) 상에 배치될 수 있다. 제1 전극 연결부(CTE1)들은 서로 다른 화소 전극(AE)에 각각 대응되어 배치될 수 있다. 제2 전극 연결부(CTE2)들은 비표시 영역(NDA) 중 공통 전극 접속부(CPA)에 배치되어 표시 영역(DPA)을 둘러싸며 각각 공통 전극(CE) 상에 배치될 수 있다.
일 예로, 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)상에 직접 배치되어 이와 접촉할 수 있다. 각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE), 및 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 제2 전극 연결부(CTE2)는 비표시 영역(NDA)에 형성된 화소 회로부(PXC)를 통해 복수의 패드(PD)들 중 어느 하나와 전기적으로 연결될 수 있다.
각 전극 연결부(CTE1, CTE2)들은 화소 전극(AE) 또는 공통 전극(CE)들, 및 발광 소자(ED)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 각 전극 연결부(CTE1, CTE2)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
복수의 패드(PD)들은 비표시 영역(NDA)에서 패드 영역(PDA)에 배치된다. 복수의 패드(PD)들은 공통 전극(CE) 및 제2 전극 연결부(CTE2)와 이격되어 배치된다. 복수의 패드(PD)들은 공통 전극(CE)으로부터 비표시 영역(NDA)의 외측으로 이격될 수 있다.
각 패드(PD)들은 패드 기저층(PL)과 패드 상부층(PU)을 포함할 수 있다. 패드 기저층(PL)은 제1 기판(110) 상에 배치되며, 회로 절연층(CINS)은 패드 기저층(PL)을 노출하도록 배치될 수 있다. 패드 상부층(PU)은 패드 기저층(PL) 상에 직접 배치될 수 있다.
복수의 패드(PD)들은 각각 회로 보드(CB)의 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 복수의 패드(PD)들은 레이저 본딩(Laser bonding) 공정을 통해 회로 보드 패드(PDC)와 일체화되어 접합될 수 있다. 패드(PD)들과 회로 보드 패드(PDC)들은 회로 보드(CB) 중 회로 보드 패드(PDC)가 배치된 일 면의 반대편 타 면에서 조사된 레이저에 의해 서로 접합될 수 있다. 회로 보드(CB)의 타 면에서 조사된 레이저는 회로 보드 패드(PDC)에 열을 전달할 수 있고, 상기 열에 의해 패드(PD)와 회로 보드 패드(PDC)는 서로 용융되어 일체화될 수 있다. 이에 대한 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
복수의 발광 소자(ED)들은 표시 영역(DPA)에서 발광 영역(EA1, EA2, EA3)에 각각 대응하여 배치될 수 있다. 하나의 발광 영역(EA1, EA2, EA3)에는 하나의 발광 소자(ED)가 각각 대응하여 배치될 수 있다.
발광 소자(ED)는 표시 영역(DPA)에서 각각 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다. 일 예로, 발광 소자(ED)는 연장된 방향의 길이, 또는 제3 방향(DR3)의 길이가 수평 방향의 폭보다 길 수 있으며, 발광 소자(ED)의 제3 방향(DR3)의 길이는 1 내지 5㎛일 수 있다.
일 실시예에 따르면, 발광 소자(ED)는 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제1 연결 전극(CNE1), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SL), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극 연결부(CTE1)와 직접 접촉하고, 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제1 연결 전극(CNE1)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 제1 연결 전극(CNE1)을 포함할 수 있다.
제1 연결 전극(CNE1)은 발광 소자(ED)가 전극 연결부(CTE1, CTE2)와 전기적으로 연결될 때, 발광 소자(ED)와 전극 연결부(CTE1, CTE2) 사이의 접촉에 의한 저항을 줄일 수 있다. 제1 연결 전극(CNE1)은 전도성 금속을 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금과 주석의 9:1 합금, 8:2 합금 또는 7:3 합금을 포함하거나, 구리, 은 및 주석의 합금(SAC305)을 포함할 수도 있다.
제1 반도체층(SEM1)은 제1 연결 전극(CNE1) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg으로 도핑된 p-GaN일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 일 실시예에서, 표시 장치(10)의 발광 소자(ED)는 활성층(MQW)이 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제3 색의 광, 즉 청색광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다.
예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제3 색의 청색광으로 제한되지 않고, 경우에 따라 제1 색의 적색광 또는 제2 색의 녹색광을 방출할 수도 있다.
초격자층(SL)은 활성층(MQW) 상에 배치된다. 초격자층(SL)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SL)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SL)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SL)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SL) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 표시 장치(10)의 복수의 발광 소자(ED)들은 제2 반도체층(SEM2)이 서로 연결될 수 있다. 복수의 발광 소자(ED)들은 하나의 공통된 층으로서 제2 반도체층(SEM2)의 일부분을 공유하고, 제2 반도체층(SEM2) 상에 배치되는 복수의 층들은 서로 이격될 수 있다. 제2 반도체층(SEM2)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치된 베이스층과, 상기 베이스층으로부터 일부 돌출되어 서로 이격된 복수의 돌출부를 포함할 수 있다. 발광 소자(ED)의 각 층들은 제2 반도체층(SEM2)의 돌출부 상에 배치되어 서로 이격된 패턴으로 형성되고, 이들은 제2 반도체층(SEM2)의 돌출부와 함께 하나의 발광 소자(ED)를 구성할 수 있다. 제2 반도체층(SEM2)은 발광 소자(ED)의 일부분을 구성하는 돌출부의 두께(T1)가 제1 반도체층(SEM1)과 비중첩하는 베이스층의 두께(T2)보다 클 수 있다.
또한, 표시 장치(10)에서 제2 반도체층(SEM2)은 제2 연결 전극(CNE2) 및 제2 전극 연결부(CTE2)를 통해 인가된 발광 신호를 복수의 발광 소자(ED)들에 전달할 수 있다. 후술할 바와 같이, 제2 연결 전극(CNE2)은 복수의 발광 소자(ED)들의 제2 반도체층(SEM2) 중 비표시 영역(NDA)에도 배치된 베이스층의 일 면 상에 배치되고, 제2 전극 연결부(CTE2)를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다.
제3 반도체층(SEM3)은 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 배치된다. 제3 반도체층(SEM3)은 표시 영역(DPA) 및 비표시 영역(NDA) 일부에 배치되며, 제2 반도체층(SEM2)이 베이스층 상에 전면적으로 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다.
제2 반도체층(SEM2)과 달리 제3 반도체층(SEM3)은 도전성을 갖지 않을 수 있고, 화소 전극(AE) 및 공통 전극(CE)으로 인가된 발광 신호는 발광 소자(ED) 및 제2 반도체층(SEM2)을 통해 흐를 수 있다. 발광 소자(ED)의 제조 공정에서 제2 반도체층(SEM2) 및 복수의 발광 소자(ED)들은 제3 반도체층(SEM3) 상에 형성될 수 있다. 제3 반도체층(SEM3)의 두께(T3)는 제2 반도체층(SEM2)의 돌출부의 두께(T1)보다 작고, 제2 반도체층(SEM2)의 베이스층의 두께(T2)보다 클 수 있다.
복수의 제2 연결 전극(CNE2)은 비표시 영역(NDA)의 공통 전극 접속부(CPA)에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 반도체층(SEM2)의 베이스층 일면에 배치될 수 있다. 또한, 제2 연결 전극(CNE2)은 제2 전극 연결부(CTE2) 상에 직접 배치되며, 공통 전극(CE)으로부터 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)들과 동일한 물질로 이루어질 수 있다. 제2 연결 전극(CNE2)은 제3 방향(DR3)으로의 두께가 제1 연결 전극(CNE1)의 두께보다 클 수 있다.
제1 절연층(INS1)은 제2 반도체층(SEM2)의 베이스층 일 면, 및 발광 소자(ED)들 각각의 측면 상에 배치될 수 있다. 제1 절연층(INS1)은 적어도 발광 소자(ED)들을 둘러싸도록 배치될 수 있다. 제1 절연층(INS1) 중 발광 소자(ED)들을 둘러싸는 부분은 각 발광 소자(ED)들에 대응하여 배치되므로, 이들은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 절연층(INS1)은 복수의 발광 소자(ED)들 각각을 보호하며, 제2 반도체층(SEM2)과 발광 소자(ED)들을 다른 층들로부터 절연할 수 있다. 제1 절연층(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기 절연성 물질을 포함할 수 있다.
제1 반사층(RL1)은 복수의 발광 소자(ED)들의 측면을 둘러싸도록 배치될 수 있다. 제1 반사층(RL1)은 표시 영역(DPA)에서 각 발광 영역(EA1, EA2, EA3)에 대응하여 배치되며, 발광 소자(ED)의 측면에 배치된 제1 절연층(INS1) 상에 직접 배치될 수 있다. 제1 반사층(RL1)은 서로 이격된 발광 소자(ED)들에 대응하여 이들을 둘러싸도록 배치되므로, 서로 다른 제1 반사층(RL1)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다. 제1 반사층(RL1)은 발광 소자(ED)의 활성층(MQW)에서 방출된 광을 반사할 수 있고, 상기 광들은 제1 기판(110)이 아닌 제2 기판(210)을 향하도록 진행할 수 있다.
제1 반사층(RL1)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제1 반사층(RL1)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
방열 기판(510)은 표시 기판(100)의 양 측 중 색 변환 기판(200)과 대향하는 상측의 반대편 타 측인 하측에 배치될 수 있다. 방열 기판(510)은 대체로 제1 기판(110)과 유사한 형상을 갖고 제1 기판(110)의 하측에 접촉될 수 있다. 일 실시예에 따르면, 방열 기판(510)은 적어도 일부분이 표시 장치(10)의 표시 영역(DPA)과 두께 방향으로 중첩하도록 배치될 수 있고, 다른 일부분은 비표시 영역(NDA)과 중첩하도록 배치될 수도 있다. 방열 기판(510)은 열 전도율이 높은 재료를 포함하여 표시 기판(100) 및 회로 보드(CB)에서 발생하는 열을 효과적으로 방출할 수 있다. 예를 들어, 방열 기판(510)은 텅스텐(W), 알루미늄(Al), 구리(Cu)와 같이 열 전도율이 높은 금속 재료로 이루어질 수 있다.
다만, 이에 제한되지 않는다. 회로 보드(CB)가 제1 기판(110)의 하부에 배치된 실시예에서, 방열 기판(510)은 회로 보드(CB)의 하면에 배치될 수도 있다. 방열 기판(510)은 제1 기판(110)과 직접 접촉하지 않되, 회로 보드(CB)와 접촉하여 표시 장치(10)에서 발생하는 열을 방출할 수 있다. 그 이외에도 방열 기판(510)은 표시 장치(10)에서 발생하는 열, 특히, 발광 소자(ED)들에서 발생하는 열을 효율적으로 방출할 수 있는 구조를 가질 수 있다.
색 변환 기판(200)은 표시 기판(100) 상에 배치되며, 발광 소자(ED)들로부터 순차적으로 보호층(PTF), 컬러 제어 구조물(WCL), 컬러 필터(CF1, CF2, CF3), 제2 반사층(RL2), 뱅크층(BNL) 및 제2 기판(210)이 배치된다. 이하에서는 제2 기판(210)으로부터 제2 기판(210) 중 제1 기판(110)과 대향하는 일 면 상에 배치된 층들을 순차적으로 설명하기로 한다.
제2 기판(210)은 제1 기판(110)과 대향하도록 배치될 수 있다. 제2 기판(210)은 색 변환 기판(200)에 포함된 복수의 층들을 지지하는 베이스 기판일 수 있다. 제2 기판(210)은 투명한 재질로 이루어질 수 있다. 예를 들어, 제2 기판(210)은 사파이어 기판, 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다.
뱅크층(BNL)은 제2 기판(210)의 일면에 배치될 수 있다. 뱅크층(BNL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자 형태의 패턴을 이루어질 수 있다. 또한, 뱅크층(BNL)은 비표시 영역(NDA)에도 배치되며, 비표시 영역(NDA)에서는 제2 기판(210)의 일 면을 완전히 덮도록 배치될 수 있다.
뱅크층(BNL)은 표시 영역(DPA)에서 제2 기판(210)을 노출하는 복수의 개구부(OP1, OP2, OP3)들을 포함할 수 있다. 복수의 개구부(OP1, OP2, OP3)들은 제1 발광 영역(EA1)과 중첩하는 제1 개구부(OP1), 제2 발광 영역(EA2)과 중첩하는 제2 개구부(OP2), 및 제3 발광 영역(EA3)과 중첩하는 제3 개구부(OP3)를 포함할 수 있다. 복수의 개구부(OP1, OP2, OP3)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들에 대응될 수 있다.
일 실시예에서, 뱅크층(BNL)은 실리콘(Si)을 포함할 수 있다. 예를 들어 뱅크층(BNL)은 실리콘 단결정층을 포함할 수 있다. 실리콘을 포함하는 뱅크층(BNL)은 반응성 이온 식각(Reactive ion etching, RIE) 공정으로 식각되어 형성될 수 있다. 뱅크층(BNL)은 상기 식각 공정의 공정 조건을 조절하여 고종횡비를 갖도록 형성될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들 각각은 제2 기판(210)의 일 면 상에서 뱅크층(BNL)의 복수의 개구부(OP1, OP2, OP3) 내에 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 뱅크층(BNL)을 사이에 두고 서로 이격되어 배치될 수 있으나, 이에 제한되지 않는다.
복수의 컬러 필터(CF1, CF2, CF3)들은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 컬러 필터(CF1)는 뱅크층(BNL)의 제1 개구부(OP1) 내에 배치되어 제1 발광 영역(EA1)과 중첩하여 배치될 수 있다. 제2 컬러 필터(CF2)는 뱅크층(BNL)의 제2 개구부(OP2) 내에 배치되어 제2 발광 영역(EA2)과 중첩하고, 제3 컬러 필터(CF3)는 뱅크층(BNL)의 제3 개구부(OP3) 내에 배치되어 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 각 개구부(OP1, OP2, OP3)들을 채우도록 배치될 수 있으며, 컬러 필터(CF1, CF2, CF3)의 일 면은 뱅크층(BNL)의 일 면과 나란할 수 있다. 즉, 컬러 필터(CF1, CF2, CF3)의 두께는 뱅크층(BNL)의 두께와 동일할 수 있다. 다만, 이에 제한되지 않으며, 컬러 필터(CF1, CF2, CF3)의 상기 일 면은 뱅크층(BNL)의 상기 일 면으로부터 돌출되거나 함몰될 수 있다. 즉, 컬러 필터(CF1, CF2, CF3)의 두께는 뱅크층(BNL)의 두께와 다를 수 있다.
각 컬러 필터(CF1, CF2, CF3)들은 뱅크층(BNL)의 개구부(OP1, OP2, OP3)에 대응하도록 배치되어 섬형의 패턴으로 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 각 컬러 필터(CF1, CF2, CF3)들은 표시 영역(DPA)에서 일 방향으로 연장된 선형의 패턴을 형성할 수도 있다. 이 경우, 뱅크층(BNL)의 개구부(OP1, OP2, OP3)들도 일 방향으로 연장되도록 형성될 수 있다. 일 실예에서, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 각 컬러 필터(CF1, CF2, CF3)들은 발광 소자(ED)에서 방출되어 컬러 제어 구조물(WCL)을 통과한 광들 중 일부만을 투과시키고, 다른 광들은 투과를 차단할 수 있다.
제2 반사층(RL2)은 뱅크층(BNL)의 복수의 개구부(OP1, OP2, OP3) 내에 배치될 수 있다. 제2 반사층(RL2)은 뱅크층(BNL)의 측면에 각각 배치되며, 개구부(OP1, OP2, OP3) 내에 배치된 컬러 필터(CF1, CF2, CF3)들의 측면을 둘러쌀 수 있다. 제2 반사층(RL2)은 각각 서로 다른 개구부(OP1, OP2, OP3) 내에 배치되어 서로 다른 컬러 필터(CF1, CF2, CF3)들을 둘러쌀 수 있고, 복수의 제2 반사층(RL2)들은 평면도 상 서로 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다.
제2 반사층(RL2)은 제1 반사층(RL1)과 유사하게 입사된 광을 반사할 수 있다. 발광 소자(ED)에서 방출되어 컬러 필터(CF1, CF2, CF3)에 입사하는 광들 중 일부는 제2 반사층(RL2)에서 반사되고, 이들은 제2 기판(210)을 상면을 향해 출사될 수 있다. 제2 반사층(RL2)은 상술한 제1 반사층(RL1)과 동일한 물질을 포함할 수 있으며, 예를 들어, 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 제2 반사층(RL2)의 두께는 대략 0.1㎛일 수 있으나 이에 한정되지 않는다.
컬러 제어 구조물(WCL)은 복수의 컬러 필터(CF1, CF2, CF3) 상에 배치될 수 있다. 복수의 컬러 제어 구조물(WCL)은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3) 각각에 중첩하도록 배치되며 서로 이격되어 배치될 수 있다. 컬러 제어 구조물(WCL)은 각각 뱅크층(BNL)에 배치된 복수의 개구부(OP1, OP2, OP3)들과 대응하여 배치될 수 있고, 일 실시예에서 컬러 제어 구조물(WCL) 각각은 복수의 개구부(OP1, OP2, OP3)들과 중첩할 수 있다. 컬러 제어 구조물(WCL)은 서로 이격된 섬형의 패턴으로 이루어질 수 있으나, 이에 제한되지 않고 일 방향으로 연장된 선형의 패턴으로 형성될 수도 있다.
컬러 제어 구조물(WCL)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(WCL)은 발광 소자(ED)로부터 방출된 광의 적어도 일부를 제4 색의 황색광으로 변환할 수 있다. 발광 소자(ED)에서 방출된 제3 색의 광은 일부분이 컬러 제어 구조물(WCL)에서는 제4 색의 황색광으로 변환되고, 제3 색의 광과 제4 색의 혼합광은 각 컬러 필터(CF1, CF2, CF3)로 입사될 수 있다. 제1 컬러 필터(CF1)는 제3 색의 광과 제4 색의 혼합광 중 제1 색의 적색광을 투과시키고 다른 색의 광은 투과를 차단할 수 있다. 이와 유사하게 제2 컬러 필터(CF2)는 제3 색의 광과 제4 색의 혼합광 중 제2 색의 녹색광을 투과시키고 다른 색의 광은 투과를 차단하며, 제3 컬러 필터(CF3)는 제3 색의 광과 제4 색의 혼합광 중 제3 색의 청색광을 투과시키고 다른 색의 광은 투과를 차단할 수 있다.
컬러 제어 구조물(WCL) 각각은 베이스 수지(BRS) 및 파장 변환 입자(WCP)를 포함할 수 있다. 베이스 수지(BRS)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지(BRS)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 각 컬러 제어 구조물(WCL)의 베이스 수지(BRS)들은 서로 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다. 파장 변환 입자(WCP)는 제3 색의 청색광을 제4 색의 황색광으로 변환하는 물질일 수 있다. 파장 변환 입자(WCP)는 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
또한, 컬러 제어 구조물(WCL) 각각은 산란체를 더 포함할 수도 있다. 상기 산란체는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
컬러 제어 구조물(WCL)은 제3 방향(DR3)으로의 두께가 클수록 컬러 제어 구조물(WCL)에 포함된 파장 변환 입자(WCP)의 함량이 높아지므로, 컬러 제어 구조물(WCL)의 광 변환 효율이 증가할 수 있다. 컬러 제어 구조물(WCL)의 두께는 파장 변환 입자(WCP)의 광 변환 효율을 고려하여 설계될 수 있다.
보호층(PTF)은 뱅크층(BNL) 및 컬러 제어 구조물(WCL) 상에 배치되며, 이들을 덮을 수 있다. 보호층(PTF)은 표시 영역(DPA) 및 비표시 영역(NDA) 전반에 걸쳐 배치될 수 있다. 보호층(PTF)은 표시 영역(DPA)에서 컬러 제어 구조물(WCL)을 보호하며, 컬러 제어 구조물(WCL)으로 인해 형성된 단차를 평탄하게 할 수 있다.
보호층(PTF)은 발광 소자(ED)와 컬러 제어 구조물(WCL) 사이에 배치될 수 있으며, 컬러 제어 구조물(WCL)의 파장 변환 입자(WCP)들이 발광 소자(ED)의 발열로 인해 손상되는 것을 방지할 수 있다. 보호층(PTF)은 유기 절연 물질, 예를 들어 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
접착층(ADL)은 표시 기판(100)과 색 변환 기판(200) 사이에 배치될 수 있다. 접착층(ADL) 표시 기판(100)과 색 변환 기판(200)을 상호 접착할 수 있으며, 발광 소자(ED)에서 방출된 광이 투과되도록 투명한 물질로 이루어질 수 있다. 예를 들어, 접착층(ADL)은 아크릴계, 실리콘계 또는 우레탄계 등을 포함할 수 있으며, UV 경화 또는 열 경화될 수 있는 물질을 포함할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다. 도 9는 도 8의 L2-L2'선을 따라 자른 단면도이다. 도 10은 도 8의 L3-L3'선을 따라 자른 단면도이다.
도 8에서는 표시 장치(10)의 비표시 영역(NDA)에 배치된 패드 영역(PDA)에서 제1 기판(110) 상에 배치된 회로 보드(CB)의 일부분을 도시하고 있다. 도 8에서는 회로 보드(CB)에 배치된 회로 보드 패드(PDC), 금속층(ML) 및 개구홀(HP)의 평면 배치를 개략적으로 도시하고 있고, 도 9 및 도 10에서는 각각 회로 보드 패드(PDC)와 금속층(ML)을 제1 방향(DR1) 또는 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 8 내지 도 10을 참조하면, 일 실시예에 따르면, 표시 장치(10)의 회로 보드(CB)는 금속층(ML), 및 금속층(ML)의 일 면 상에 배치된 복수의 회로 보드 패드(PDC)들을 포함할 수 있다. 또한, 회로 보드(CB)는 금속층(ML)의 일 면 및 타 면 상에 배치된 복수의 커버층(CL1, CL2)들, 및 이들을 상호 접착하는 회로 보드 접착층(AL)을 포함할 수 있다.
복수의 커버층(CL1, CL2)은 제1 커버층(CL1), 및 제1 커버층(CL1) 상에 배치된 제2 커버층(CL2)을 포함할 수 있다. 회로 보드(CB)는 제1 기판(110)과 대향하는 하면인 제1 면과, 제1 면의 반대편 상면인 제2 면을 포함하고, 상기 제1 면은 제1 커버층(CL1)의 하면이고 상기 제2 면은 제2 커버층(CL2)의 상면일 수 있다. 제1 커버층(CL1)의 상면에는 금속층(ML)이 배치되고, 제2 커버층(CL2)은 금속층(ML) 상에 배치되어 하면이 금속층(ML)과 접촉할 수 있다. 제1 커버층(CL1)과 제2 커버층(CL2)의 형상은 실질적으로 회로 보드(CB)의 형상과 동일할 수 있다. 복수의 커버층(CL1, CL2)들은 전기 신호가 인가되는 금속층(ML)을 보호할 수 있다. 커버층(CL1, CL2)은 폴리이미드(Polyimide, PI)와 같은 절연 물질로 이루어질 수 있다. 복수의 커버층(CL1, CL2)들은 그 사이에 배치된 회로 보드 접착층(AL)에 의해 상호 접착될 수 있다.
금속층(ML)은 커버층(CL1, CL2)들 사이에 배치될 수 있다. 금속층(ML)은 회로 보드(CB)에 실장된 외부 장치와 전기적으로 연결될 수 있고, 회로 보드 패드(PDC)와 전기적으로 연결될 수 있다. 외부 장치에서 인가된 전기 신호는 금속층(ML)을 통해 회로 보드 패드(PDC) 및 표시 기판(100)의 패드(PD)들로 전달될 수 있다.
금속층(ML)은 복수의 배선들의 형태로 회로 보드(CB)에 배치될 수 있다. 금속층(ML)의 각 배선들은 일 방향으로 연장된 형태를 가질 수 있고, 회로 보드(CB) 중 제1 기판(110)과 중첩된 부분의 말단부에서 회로 보드 패드(PDC)들과 전기적으로 연결될 수 있다. 금속층(ML)의 서로 다른 배선들은 각각 서로 다른 회로 보드 패드(PDC)들과 연결될 수 있고, 이들은 서로 이격되어 배치될 수 있다. 도면에서는 금속층(ML)의 배선들이 제1 방향(DR1)으로 연장된 것이 도시되어 있으나, 이에 제한되지 않는다. 금속층(ML)의 배선들의 배치는 회로 보드(CB)에 배치되는 회로 보드 패드(PDC)들의 개수, 및 이들의 배치에 대응하여 설계될 수 있다. 예를 들어, 복수의 회로 보드 패드(PDC)들이 서로 나란하지 않게 배치된 경우, 금속층(ML)의 배선들은 연장된 길이가 서로 다를 수 있고, 회로 보드 패드(PDC)들의 위치에 따라 금속층(ML)의 배선들 사이의 간격도 달라질 수 있다. 또한, 금속층(ML)의 배선들은 일 방향으로 연장되다가 부분적으로 절곡된 형상을 가질 수도 있다.
일 실시예에 따르면, 표시 장치(10)의 회로 보드(CB)는 각 커버층(CL1, CL2)들이 복수의 개구홀(HP; HP1, HP2)들을 포함하고, 금속층(ML)은 개구홀(HP1, HP2)에 대응하여 일 면 및 타 면이 부분적으로 노출될 수 있다. 제1 커버층(CL1)은 금속층(ML)의 일 면에 배치되고, 금속층(ML)의 일 면을 부분적으로 노출하는 복수의 제1 개구홀(HP1)들을 포함할 수 있다. 제2 커버층(CL2)은 금속층(ML)의 타 면에 배치되고, 금속층(ML)의 타 면을 부분적으로 노출하는 복수의 제2 개구홀(HP2)들을 포함할 수 있다. 복수의 개구홀(HP; HP1, HP2)들은 각각 회로 보드(CB)에 배치되는 회로 보드 패드(PDC)들에 대응하여 형성될 수 있다. 복수의 회로 보드 패드(PDC)들은 제1 기판(110)에 형성된 패드(PD)들에 대응하여 배치될 수 있다. 복수의 패드(PD)들 및 회로 보드 패드(PDC)들이 제2 방향(DR2)으로 나란하게 서로 이격되어 배치되는 실시예에서, 복수의 개구홀(HP1, HP2)들은 회로 보드 패드(PDC)들에 대응하여 제2 방향(DR2)으로 나란하게 이격될 수 있다. 제1 개구홀(HP1)들 각각은 제1 커버층(CL1)에서 제2 방향(DR2)으로 서로 이격되어 형성되고, 제2 개구홀(HP2)들 각각은 제2 커버층(CL2)에서 제2 방향(DR2)으로 서로 이격되어 형성될 수 있다. 다만, 이에 제한되지 않으며, 각 개구홀(HP1, HP2)들의 배치는 표시 기판(100)의 패드(PD)들 및 회로 보드 패드(PDC)들의 배치에 따라 달라질 수 있다.
복수의 회로 보드 패드(PDC)들은 금속층(ML)의 일 면 상에 배치될 수 있다. 각 회로 보드 패드(PDC)는 제1 커버층(CL1)의 제1 개구홀(HP1) 내에 배치되며, 금속층(ML)의 양 면 중 제1 기판(110)과 대향하는 일 면 상에 배치될 수 있다. 상술한 바와 같이, 회로 보드 패드(PDC)들은 제1 기판(110)의 패드(PD)들의 배치에 대응하여 형성되고, 이들은 표시 기판(100)의 발광 소자(ED)들과 전기적으로 연결된 복수의 배선들의 배치 설계, 및 금속층(ML)의 배선들의 배치 설계에 따라 달라질 수 있다. 복수의 배선들의 배치 설계에 따라, 복수의 회로 보드 패드(PDC)들은 서로 제2 방향(DR2)으로 나란하게 이격되지 않고, 서로 엇갈리게 이격되어 배치될 수도 있다.
복수의 회로 보드 패드(PDC)들은 제1 개구홀(HP1)에 의해 노출된 금속층(ML)의 일 면 상에 배치될 수 있다. 예를 들어, 복수의 회로 보드 패드(PDC)들 각각은 복수의 제1 개구홀(HP1)에 대응하여 배치되고, 금속층(ML)의 일 면 상에 직접 배치될 수 있다. 하나의 제1 개구홀(HP1)에는 하나의 회로 보드 패드(PDC)가 배치되고, 다른 제1 개구홀(HP1)에 배치된 회로 보드 패드(PDC)와 이격될 수 있다. 회로 보드 패드(PDC)는 금속층(ML) 및 표시 기판(100)의 패드(PD)와 전기적으로 연결될 수 있다. 회로 보드 패드(PDC)는 도전성 재료를 포함하여 제1 커버층(CL1) 상에 패터닝되어 형성된 금속층(ML)의 일 면 상에 형성될 수 있다. 일 예로, 회로 보드 패드(PDC)는 금속과 같은 도전성 재료를 금속층(ML)의 일 면 상에 도금하는 공정으로 형성될 수도 있다.
일 실시예에 따르면, 복수의 회로 보드 패드(PDC)들 각각은 표시 기판(100)의 패드(PD)들과 일체화되어 형성될 수 있다. 회로 보드 패드(PDC)들은 복수의 패드(PD)들에 대응하여 배치되고, 서로 접합된 상태에서 이들을 이루는 재료가 용융되어 서로 일체화될 수 있다. 예를 들어, 제1 기판(110) 상에 배치된 패드(PD)는 패드 기저층(PL) 및 패드 기저층(PL) 상에 배치된 패드 상부층(PU)을 포함하고, 회로 보드 패드(PDC)는 패드 상부층(PU)과 일체화될 수 있다. 후술할 바와 같이, 표시 장치(10)는 표시 기판(100)의 패드(PD)들과 회로 보드(CB)의 회로 보드 패드(PDC)들이 레이저 본딩(Laser bonding) 공정을 통해 접합될 수 있고, 조사된 레이저에 의해 열이 전달되면 패드(PD)들과 회로 보드 패드(PDC)들의 재료가 용융되어 서로 일체화될 수 있다. 도전성 재료로서 금속 재료로 이루어진 패드(PD)들과 회로 보드 패드(PDC)들은 레이저에 의해 전달된 열에 의해 금속 재료가 일부 용융되어 서로 합금화가 될 수 있다. 패드(PD)들과 회로 보드 패드(PDC)들은 물리적 계면이 존재하지 않도록 서로 일체화될 수 있다.
또한, 표시 장치(10)의 제조 공정에서 조사되는 레이저는 회로 보드 패드(PDC)에 직접 조사되지 않고, 금속층(ML) 중 회로 보드 패드(PDC)가 배치된 부분에 조사될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 회로 보드 패드(PDC)와 패드(PD)들의 접합을 위한 레이저가 금속층(ML) 중 제2 개구홀(HP2)에 의해 노출된 타 면에 조사되고, 금속층(ML)의 타 면에는 레이저가 조사되어 형성된 복수의 패턴(LIP)들이 배치될 수 있다.
복수의 패턴(LIP)들은 금속층(ML)의 타 면에 형성되며, 회로 보드 패드(PDC)와 두께 방향으로 중첩되도록 형성될 수 있다. 금속층(ML)의 타 면은 제2 커버층(CL2)의 제2 개구홀(HP2)에 의해 노출되고, 제2 개구홀(HP2) 내에는 적어도 하나의 패턴(LIP)이 배치될 수 있다. 도면에서는 하나의 회로 보드 패드(PDC)에 대응하여 하나의 제2 개구홀(HP2) 내에 하나의 패턴(LIP)이 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 하나의 회로 보드 패드(PDC)에 대응하여 하나의 제2 개구홀(HP2) 내에는 복수의 패턴(LIP)들이 배치될 수도 있다.
표시 기판(100)의 패드(PD)들과 회로 보드(CB)의 회로 보드 패드(PDC)는 레이저 본딩 공정을 통해 서로 용융되어 일체화될 수 있다. 상기 레이저는 패드(PD)들과 회로 보드 패드(PDC)의 계면에 직접 조사되지 않고, 회로 보드 패드(PDC)가 배치된 금속층(ML)에 조사될 수 있다. 금속층(ML) 중 회로 보드 패드(PDC)가 배치된 부분의 타 면에 레이저가 조사되면, 레이저에 의해 발생하는 열은 금속층(ML)을 통해 회로 보드 패드(PDC)에 전달되고, 상기 열에 의해 회로 보드 패드(PDC)와 표시 기판(100)의 패드(PD)들이 용융될 수 있다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 패드들과 회로 보드 패드들의 접합 공정을 나타내는 개략도이다.
도 11을 참조하면, 표시 장치(10)의 제조 공정 중, 회로 보드(CB)는 회로 보드 패드(PDC)들이 제1 기판(110)의 패드(PD)에 대응하여 그 상에 배치되도록 준비될 수 있다. 회로 보드 패드(PDC)들은 각각 패드(PD)의 패드 상부층(PU) 상에 직접 배치될 수 있고, 회로 보드 패드(PDC)의 하면은 패드 상부층(PU)의 상면과 맞닿을 수 있다.
일 실시예에 따르면, 회로 보드 패드(PDC)와 패드(PD)를 접합하는 공정은 레이저(Laser)를 조사하여 패드들을 접합하는 레이저 본딩 공정으로 수행될 수 있다. 레이저(Laser)는 금속층(ML) 중 제2 개구홀(HP2)에 의해 노출된 타 면에 조사될 수 있고, 조사된 레이저(Laser)에 의해 발생하는 열들은 금속층(ML)을 통해 회로 보드 패드(PDC)로 전달될 수 있다. 레이저(Laser)는 회로 보드(CB)의 양 면 중, 제1 기판(110)과 대향하는 제1 면의 반대편 제2 면으로부터 조사될 수 있고, 금속층(ML) 상에 배치된 제2 커버층(CL2)은 제2 개구홀(HP2)을 포함하여 레이저(Laser)가 조사되는 영역으로서 금속층(ML)의 타 면 일부를 노출할 수 있다. 레이저(Laser)는 상대적으로 녹는점이 낮은 재료로 이루어진 커버층(CL1, CL2)에는 직접 조사되지 않고 금속층(ML)에만 조사될 수 있다. 레이저(Laser)는 금속층(ML)을 보호하는 커버층(CL1, CL2)을 손상하지 않으면서 회로 보드 패드(PDC)와 패드(PD)를 용융시킬 수 있는 열 에너지를 전달할 수 있다.
일 실시예에서, 금속층(ML)은 회로 보드 패드(PD)에 전기 신호를 인가함에 더하여, 레이저에 의해 발생하는 열을 회로 보드 패드(PDC)에 전달할 수 있도록 도전성 물질이면서 열 전도성 물질로 이루어질 수 있다. 예를 들어, 금속층(ML)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 등과 같은 금속 재료로 이루어져 제1 커버층(CL1) 상에 패터닝되어 형성될 수 있다. 금속층(ML)은 녹는점이 커버층(CL1, CL2)들 및 회로 보드 패드(PDC)보다 높은 재료로 이루어질 수 있다. 금속층(ML)은 레이저(Laser)에 의해 회로 보드 패드(PDC)가 용융되더라도 금속층(ML)은 용융되지 않을 수 있다.
금속층(ML)의 타 면에는 레이저(Laser)가 조사된 흔적인 패턴(LIP)들이 남을 수 있다. 패턴(LIP)은 레이저(Laser)의 조사에 의해 금속층(ML)의 타 면 일부가 부분적으로 탄화되거나 융착된 부분일 수 있다. 각 패턴(LIP)들은 조사된 레이저(Laser)의 스팟(Spot)에 대응한 형상을 가질 수 있다. 패턴(LIP)들은 레이저(Laser)가 조사되는 제2 개구홀(HP2) 내에 형성되며, 제2 커버층(CL2)과 이격되어 형성될 수 있다. 레이저(Laser)가 제2 커버층(CL2)을 손상하지 않도록 조사됨에 따라, 패턴(LIP)들은 제2 개구홀(HP2)의 측벽들과 이격된 위치에 형성될 수 있다. 일 예로, 패턴(LIP)들은 대체로 회로 보드 패드(PDC)의 중심부와 중첩하며 제2 개구홀(HP2)의 중심부에 위치할 수 있다. 다만, 이에 제한되지 않으며, 패턴(LIP)들의 배치는 레이저(Laser)의 조사 위치에 따라 달라질 수 있다.
회로 보드 패드(PDC)와 패드(PD)는 레이저(Laser)에 의한 열을 전달 받아 일부분이 용융될 수 있다. 회로 보드 패드(PDC)와 패드(PD)는 용융된 일부분이 서로 융착되어 일체화되거나, 각 패드들이 금속 재료를 포함하는 경우에 이들은 서로 합금화될 수 있다. 회로 보드 패드(PDC)와 패드(PD)는 이들 사이에 물리적 계면이 존재하지 않으며 서로 연결될 수 있다. 그에 따라, 회로 보드(CB)와 제1 기판(110)은 회로 보드 패드(PDC) 및 패드(PD)들 간의 레이저 본딩에 의해 견고하게 접합될 수 있고, 서로 다른 패드들의 접촉 시 발생할 수 있는 접촉 저항을 줄일 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 12는 다른 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다. 도 13은 도 12의 L4-L4'선을 따라 자른 단면도이다.
도 12 및 도 13을 참조하면, 표시 장치(10_1)는 각 패드(PD) 및 회로 보드 패드(PDC)에 대응하여 더 많은 수의 패턴(LIP)들을 포함할 수 있다. 일 실시예에 따르면, 표시 장치(10_1)의 회로 보드(CB)는 하나의 회로 보드 패드(PDC)에 대응한 제2 개구홀(HP2) 내에 복수의 패턴(LIP)들이 배치되고, 이들은 서로 이격되어 형성될 수 있다. 본 실시예는 금속층(ML) 타 면에 형성된 패턴(LIP)의 개수가 다른 점에서 도 8 및 도 9의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)는 회로 보드 패드(PDC)와 표시 기판(100)의 패드(PD)의 접합 공정에서, 하나의 회로 보드 패드(PDC)에 대하여 수 회의 레이저가 조사될 수 있다. 1회의 레이저 조사 시, 해당 레이저의 스팟에 대응하여 하나의 패턴(LIP)이 형성되고, 하나의 회로 보드 패드(PDC)에 대응하여 수회의 레이저가 조사되면, 각 레이저 스팟에 대응하여 복수의 패턴(LIP)들이 형성될 수 있다. 도면에서는 회로 보드 패드(PDC)에 대응하여 하나의 제2 개구홀(HP2) 내에 3개의 패턴(LIP)이 서로 제1 방향(DR1)으로 이격되어 형성된 것이 예시되어 있다. 이는 레이저 조사 공정에서 하나의 제2 개구홀(HP2) 내에서 금속층(ML)의 타 면에 3회의 레이저가 제1 방향(DR1)으로 서로 이격되어 조사되어 형성된 것일 수 있다. 다만, 이에 제한되지 않으며, 복수의 패턴(LIP)들의 배치 및 각각의 형상은 조사된 레이저의 스팟 형상 및 레이저의 조사 위치에 따라 다양하게 변형될 수 있다.
레이저 조사 장치의 출력, 및 회로 보드 패드(PDC)의 면적 등에 따라, 회로 보드 패드(PDC)와 패드(PD)를 용융하는데 필요한 레이저 조사량이 달라질 수 있다. 표시 장치(10_1)의 제조 공정에서, 제2 개구홀(HP2) 내에 레이저를 조사한 뒤, 회로 보드 패드(PDC)와 패드(PD)의 접합 상태를 고려하여 추가적으로 레이저를 조사할 수 있다. 여기서, 최초로 레이저가 조사된 위치에 중복하여 조사할 경우, 과도한 에너지의 전달로 인하여 회로 보드 패드(PDC) 및 금속층(ML)이 손상될 수도 있으므로, 복수의 레이저들은 서로 다른 위치에 조사될 수 있다. 그에 따라, 표시 장치(10_1)의 회로 보드(CB)에는 각 제2 개구홀(HP2) 내에 복수의 패턴(LIP)들이 배치될 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 회로 보드와 패드가 배치된 부분을 나타내는 단면도이다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 회로 보드(CB)의 제2 개구홀(HP2) 내에 배치된 열 전달 패턴(TCP)을 포함할 수 있다. 회로 보드(CB)는 제2 개구홀(HP2)에 의해 노출된 금속층(ML)을 보호하기 위해, 제2 개구홀(HP2)을 채우도록 배치되는 복수의 열 전달 패턴(TCP)들을 포함할 수 있다. 표시 장치(10_2)의 제조 공정에서, 회로 보드 패드(PDC)와 패드(PD)의 접합을 위한 레이저는 열 전달 패턴(TCP)의 상면에 조사될 수 있다. 레이저 조사에 의하여 형성되는 복수의 패턴(LIP)들은 열 전달 패턴(TCP)의 상면에 형성될 수 있다.
열 전달 패턴(TCP)들은 열 전도성이 높은 재료를 포함하여, 레이저 조사에 의해 발생하는 열을 금속층(ML) 및 회로 보드 패드(PDC)에 전달할 수 있다. 예를 들어, 열 전달 패턴(TCP)은 금속 재료, 또는 열 전도율이 높은 고분자 재료 등으로 이루어질 수 있다. 열 전달 패턴(TCP)은 녹는점이 회로 보드 패드(PDC)보다 높은 재료로 이루어질 수 있고, 회로 보드 패드(PDC)가 용융될 정도의 에너지가 전달되는 동안 형상의 변형 없이 열을 전달할 수 있다. 본 실시예는, 회로 보드(CB)의 제2 개구홀(HP2)를 열 전달 패턴(TCP)들이 덮음으로써 금속층(ML)을 완전하게 보호할 수 있다. 또한,
도 15는 다른 실시예에 따른 표시 장치의 회로 보드 패드들이 배치된 영역을 나타내는 평면도이다. 도 16은 도 15의 L5-L5'선을 따라 자른 단면도이다.
도 15 및 도 16을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 회로 보드 패드(PDC)를 관통하는 핀 홀(P)을 포함하고, 회로 보드 패드(PDC)와 패드(PD)의 접합을 위한 레이저는 핀 홀(P) 내에 조사될 수 있다. 레이저는 핀 홀(P)을 통해 표시 기판(100)의 패드(PD) 상면에 직접 조사될 수 있고, 레이저 조사에 의한 흔적인 패턴(LIP)은 패드(PD) 상면에 형성될 수 있다.
복수의 핀 홀(P)들은 회로 보드(CB)의 개구홀(HP; HP1, HP2) 내에 형성될 수 있다. 핀 홀(P)은 개구홀(HP; HP1, HP2) 내에서 금속층(ML)과 회로 보드 패드(PDC)를 관통하도록 형성될 수 있다. 표시 기판(100)의 제1 기판(110) 상에 회로 보드(CB)가 배치되더라도, 제1 개구홀(HP1)와 제2 개구홀(HP2) 및 핀 홀(P)을 통해 패드(PD)의 패드 상부층(PU) 상면이 부분적으로 노출될 수 있다.
표시 장치(10_3)의 제조 공정에서 레이저는 핀 홀(P) 내에서 표시 기판(100)의 패드(PD)에 직접 조사될 수 있다. 패드(PD)에 조사된 레이저는 패드(PD)와 회로 보드 패드(PDC)를 용융시킬 수 있는 열을 전달할 수 있다. 패드(PD)와 회로 보드 패드(PDC)는 핀 홀(P)의 주변부가 용융되어 서로 일체화되거나 합금화될 수 있고, 패드(PD)의 패드 상부층(PU) 중 핀 홀(P)이 위치한 영역 내에는 레이저 조사에 의한 흔적인 패턴(LIP)이 형성될 수 있다. 본 실시예는 회로 보드 패드(PDC)와 접합되는 패드(PD)에 직접 레이저가 조사될 수 있고, 회로 보드(CB)의 다른 층들, 예컨대 금속층(ML)과 커버층(CL1, CL2)의 손상을 방지할 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 패드들과 회로 보드 패드들이 배치된 부분을 나타내는 단면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 회로 보드 패드(PDC)와 표시 기판(100)의 패드(PD) 사이에 배치된 솔더링 페이스트(SDP)를 더 포함할 수 있다. 솔더링 페이스트(SDP)는 도전성 유기 물질로 이루어질 수 있고, 회로 보드 패드(PDC)와 패드(PD)는 솔더링 페이스트(SDP)와 함께 용융되어 접합될 수 있다. 본 실시예는 회로 보드(CB)가 패드(PD)와 회로 보드 패드(PDC) 사이의 솔더링 페이스트(SDP)를 통해 표시 기판(100)과 접합될 수 있는 점에서 도 9의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하기로 한다.
도 18은 또 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 회로 보드(CB)가 제1 기판(110)의 하측에 배치되고, 비표시 영역(NDA)의 복수의 패드(PD; PD1, PD2)들이 제1 기판(110)을 관통하는 비아홀(VIA1, VIA2)들을 통해 회로 보드(CB)의 회로 보드 패드(PDC1, PDC2)와 전기적으로 연결될 수 있다. 본 실시예는 패드(PD)와 회로 보드 패드(PDC1, PDC2)들의 전기적 연결 방식과 패드 영역(PDA1, PDA2)들의 배치가 다른 점에서 도 4의 실시예와 차이가 있다.
표시 장치(10_5)는 비표시 영역(NDA)이 공통 전극 접속부(CPA)와 패드 영역(PDA)이 배치되는 공간 확보가 필요하다. 표시 장치(10_5)는 단위 면적 당 많은 수의 발광 소자(ED)들을 배치하여 초고해상도의 표시 장치 구현을 위해 비표시 영역(NDA)을 최소화하는 설계가 고려될 수 있다.
일 실시예에 따른 표시 장치(10_5)는 회로 보드(CB)가 제1 기판(110)의 하측에 배치되고, 복수의 패드(PD)들이 제1 기판(110)을 관통하는 비아홀(VIA1, VIA2)을 통해 회로 보드 패드(PDC)들과 전기적으로 연결될 수 있고, 복수의 패드(PD)들 중 일부가 공통 전극 접속부(CPA)의 내측에 배치될 수 있다. 복수의 패드(PD)들은 비표시 영역(NDA)에서 공통 전극 접속부(CPA)를 기준으로 내측과 외측으로 구분되어 배치될 수 있고, 공통 전극 접속부(CPA)의 외측 영역의 공간을 최소화할 수 있다. 표시 장치(10)는 제1 기판(110)의 비표시 영역(NDA) 중 공통 전극 접속부(CPA)의 외측 영역을 최소화할 수 있고, 표시 영역(DPA)이 상대적으로 많은 면적을 차지할 수 있다. 일 실시예에 따른 표시 장치(10)는 패드(PD)들이 제1 기판(110)을 관통하여 회로 보드(CB)의 회로 보드 패드(PDC)와 전기적으로 연결됨에 따라, 충분한 공간의 표시 영역(DPA) 확보가 가능하여 초고해상도 표시 장치의 구현에 유리한 이점이 있다.
표시 장치(10_5)는 비표시 영역(NDA)에 배치된 패드 영역(PDA; PDA1, PDA2)으로, 공통 전극 접속부(CPA)의 외측에 배치된 제1 패드 영역(PDA1), 및 공통 전극 접속부(CPA)의 내측에 배치된 제2 패드 영역(PDA2)을 포함할 수 있다. 공통 전극 접속부(CPA)를 기준으로, 제1 패드 영역(PDA1)은 외측 패드 영역이고 제2 패드 영역(PDA2)은 내측 패드 영역일 수 있다. 복수의 패드(PD; PD1, PD2)들은 제1 패드 영역(PDA1)과 제2 패드 영역(PDA2)에 각각 배치될 수 있다. 제1 패드(PD1)들과 제2 패드(PD2)들은 공통 전극(CE)을 기준으로 각각 외측과 내측에 배치될 수 있다. 제1 패드(PD1)는 제1 패드 기저층(PL1) 및 제1 패드 상부층(PU1)을 포함하고, 제2 패드(PD2)는 제2 패드 기저층(PL2) 및 제2 패드 상부층(PU2)을 포함할 수 있다. 각 패드(PD)들의 구조에 대한 설명은 상술한 바와 동일하다.
복수의 패드(PD; PD1, PD2)들은 제1 기판(110)에 형성된 복수의 비아홀(VIA; VIA1, VIA2), 및 패드 연결 전극(CEP; CEP1, CEP2)을 통해 각각 회로 보드(CB)의 회로 보드 패드(PDC; PDC1, PDC2)와 전기적으로 연결될 수 있다. 복수의 패드(PD1, PD2)들은 제1 기판(110)의 일 면 상에 배치되고, 회로 보드 패드(PDC1, PDC2)들은 회로 보드(CB)의 일 면 상에 배치될 수 있다. 일 실시예에 따르면, 복수의 비아홀(VIA; VIA1, VIA2)들은 비표시 영역(NDA) 중 제1 패드 영역(PDA1)에 형성된 제1 비아홀(VIA1)과 제2 패드 영역(PDA2)에 형성된 제2 비아홀(VIA2)을 포함한다. 복수의 패드 연결 전극(CEP)들은 제1 패드(PD1)와 제1 회로 보드 패드(PDC1)를 전기적으로 연결하는 제1 패드 연결 전극(CEP1) 및 제2 패드(PD2)와 제2 회로 보드 패드(PDC2)를 전기적으로 연결하는 제2 패드 연결 전극(CEP2)을 포함할 수 있다.
제1 비아홀(VIA1)은 제1 패드 영역(PDA1)에서 제1 패드(PD1)들에 각각 대응하여 형성되며, 제1 기판(110)을 관통할 수 있다. 제1 비아홀(VIA1)들은 제1 패드(PD1)들이 배치된 제1 기판(110)의 일 면으로부터 타 면까지 관통할 수 있다. 제1 비아홀(VIA1)들은 제1 패드(PD1)와 중첩하도록 배치되며, 제1 패드 기저층(PL1)은 제1 비아홀(VIA1) 상에 배치될 수 있다. 제1 패드 연결 전극(CEP1)은 일부분이 제1 비아홀(VIA1) 내에 배치되어 제1 패드(PD1) 및 제1 회로 보드 패드(PDC1)와 각각 전기적으로 연결될 수 있다. 제1 패드 연결 전극(CEP1)은 제1 비아홀(VIA1) 내에 배치된 제1 연결부(PC1), 및 제1 연결부(PC1)와 연결되어 제1 기판(110)의 하면에 배치된 제1 전극부(PE1)를 포함할 수 있다. 제1 연결부(PC1)는 제1 패드(PD1)의 제1 패드 기저층(PL1)과 직접 접촉하고, 제1 전극부(PE1)는 제1 기판(110)의 타 면에 배치되어 제1 회로 보드 패드(PDC1)와 직접 접촉할 수 있다.
제2 비아홀(VIA2)은 제2 패드 영역(PDA2)에서 제2 패드(PD2)들에 각각 대응하여 형성되며, 제1 기판(110)을 관통할 수 있다. 제2 비아홀(VIA2)들은 제2 패드(PD2)들이 배치된 제1 기판(110)의 일 면으로부터 타 면까지 관통할 수 있다. 제2 비아홀(VIA2)들은 제2 패드(PD2)와 중첩하도록 배치되며, 제2 패드 기저층(PL2)은 제2 비아홀(VIA2) 상에 배치될 수 있다. 제2 패드 연결 전극(CEP2)은 일부분이 제2 비아홀(VIA2) 내에 배치되어 제2 패드(PD2) 및 제2 회로 보드 패드(PDC2)와 각각 전기적으로 연결될 수 있다. 제2 패드 연결 전극(CEP2)은 제2 비아홀(VIA2) 내에 배치된 제2 연결부(PC2), 및 제2 연결부(PC2)와 연결되어 제1 기판(110)의 하면에 배치된 제2 전극부(PE2)를 포함할 수 있다. 제2 연결부(PC2)는 제2 패드(PD2)의 제2 패드 기저층(PL2)과 직접 접촉하고, 제2 전극부(PE22)는 제1 기판(110)의 타 면에 배치되어 제2 회로 보드 패드(PDC2)와 직접 접촉할 수 있다.
제1 기판(110)에 형성되는 각 비아홀(VIA1, VIA2)들은 제1 기판(110) 상에 배치된 패드(PD1, PD2)들이 패드 연결 전극(CEP)을 통해 회로 보드 패드(PDC)와 전기적으로 연결될 수 있는 경로를 제공할 수 있다. 제1 비아홀(VIA1)들은 제1 패드 영역(PDA1)에 배치되어 제1 패드(PD1)들과 대응되도록 형성될 수 있고, 제1 비아홀(VIA1)들의 평면 배치는 제1 패드(PD1)들의 평면 배치와 실질적으로 동일할 수 있다. 제2 비아홀(VIA2)들은 제2 패드 영역(PDA2)에 배치되어 제2 패드(PD2)들과 대응되도록 형성될 수 있고, 제2 비아홀(VIA2)들의 평면 배치는 제2 패드(PD2)들의 평면 배치와 실질적으로 동일할 수 있다.
패드 연결 전극(CEP)과 회로 보드 패드(PDC)는 반드시 제1 기판(110) 상에 배치된 패드(PD)들의 배치와 완전히 대응되지 않을 수 있다. 도면에서는 제1 패드 연결 전극(CEP1)과 제1 회로 보드 패드(PDC1)들이 각각 제1 패드(PD1) 및 제1 비아홀(VIA1)에 대응하여 배치되고, 제2 패드 연결 전극(CEP2)과 제2 회로 보드 패드(PDC2)들이 각각 제2 패드(PD2) 및 제2 비아홀(VIA2)에 대응하여 배치된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 각 패드(PD1, PD2)들과 회로 보드 패드(PDC1, PDC2)들은 서로 대응되지 않을 수 있고, 일부의 패드(PD1, DP2)들에 대응하여 회로 보드 패드(PDC1, PDC2)들이 배치될 수 있다. 패드 연결 전극(CEP1, CEP2)은 각 비아홀(VIA1, VIA2) 내에 배치되는 연결부(PC1, PC2)들은 각 비아홀(VIA1, VIA2)에 대응되므로 제1 기판(110) 상에 배치되는 패드(PD)들에 각각 대응하도록 배치되고, 전극부(PE1, PE2)들은 회로 보드 패드(PDC1, PDC2)와 접촉하므로 이에 대응하도록 배치될 수 있다. 패드 연결 전극(CEP) 및 회로 보드 패드(PDC1, PDC2)는 패드(PD) 설계 및 제1 기판(110)의 구조에 따라 다양하게 변형될 수 있다.
회로 보드(CB)는 제1 기판(110)의 하면과 대향하는 제1 면과, 제1 면의 반대편 타 면인 제2 면을 포함할 수 있다. 회로 보드(CB)의 제1 면은 제1 커버층(CL1)의 상면이고, 제2 면은 제2 커버층(CL2)의 하면일 수 있다. 회로 보드(CB)의 제1 커버층(CL1)은 제1 패드 영역(PDA1)에 배치된 제1 회로 보드 패드(PDC1)에 대응하여 형성된 제1 개구홀(HP1), 및 제2 패드 영역(PDA2)에 배치된 제2 회로 보드 패드(PDC2)에 대응하여 형성된 제3 개구홀(HP3)을 포함할 수 있다. 또한, 회로 보드(CB)의 제2 커버층(CL2)은 제1 패드 영역(PDA1)에 배치된 제1 회로 보드 패드(PDC1)에 대응하여 형성된 제2 개구홀(HP2), 및 제2 패드 영역(PDA2)에 배치된 제2 회로 보드 패드(PDC2)에 대응하여 형성된 제4 개구홀(HP4)을 포함할 수 있다. 제1 회로 보드 패드(PDC1)와 제2 회로 보드 패드(PDC2)는 각각 제1 개구홀(HP1) 및 제3 개구홀(HP3) 내에서 금속층(ML)의 일 면 상에 배치되고, 제2 개구홀(HP2)과 제4 개구홀(HP4)은 금속층(ML) 중 회로 보드 패드(PDC1, PDC2)들이 배치된 부분의 타 면을 부분적으로 노출할 수 있다. 회로 보드(CB)는 회로 보드 패드(PDC1, PDC2)들의 배치에 대응하여 서로 다른 패드 영역(PDA1, PDA2)에 각각 배치된 복수의 개구홀(HP1, HP2, HP3, HP4)들을 포함할 수 있다.
도면으로 도시하지 않았으나, 금속층(ML)의 타 면 중 제2 개구홀(HP2)과 제4 개구홀(HP4)에 의해 노출된 타 면에는 레이저 조사에 의한 패턴(도 9의 'LIP')들이 형성될 수 있다. 회로 보드(CB)와 제1 기판(110)의 접합 시 조사되는 레이저는 회로 보드(CB)의 제2 면으로부터 조사될 수 있고, 제2 개구홀(HP2) 및 제4 개구홀(HP4)에 의해 노출된 금속층(ML)에 조사될 수 있다.
조사된 레이저에 의해 회로 보드 패드(PDC1, PDC2)들과 패드 연결 전극(CEP1, CEP2)의 전극부(PE1, PE2)들은 서로 일체화되어 접합될 수 있다. 제1 회로 보드 패드(PDC1)는 제1 패드 연결 전극(CEP1)의 제1 전극부(PE1)와 일체화되고, 제2 회로 보드 패드(PDC2)는 제2 패드 연결 전극(CEP2)의 제2 전극부(PE2)와 일체화될 수 있다.
방열 기판(510)은 회로 보드(CB) 하부에 배치될 수 있다. 방열 기판(510)은 회로 보드(CB)의 하면, 또는 제2 커버층(CL2)의 하면과 직접 접촉할 수 있다. 방열 기판(510)은 회로 보드(CB)와 접촉하여 회로 보드(CB) 및 표시 기판(100)에서 발생하는 열을 함께 방출할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 기판(110)과 방열 기판(510) 사이에 배치된 방열층(TML)을 더 포함할 수 있다. 방열층(TML)은 표시 장치(10_6)에서 발생하는 열을 효과적으로 배출하기 위해, 열 전도율이 높은 재료를 포함하여 제1 기판(110)의 하측에 배치될 수 있다. 본 실시예의 표시 장치(10_6)는 방열층(TML)을 더 포함하는 점에서 도 17의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
방열층(TML)은 방열 기판(510)과 실질적으로 동일한 재료를 포함하며, 회로 보드(CB)와 제1 기판(110) 사이에 배치될 수 있다. 일 실시예에서, 방열층(TML)은 표시 영역(DPA)에 대응되는 영역에서 제1 기판(110)의 하면에 직접 배치될 수 있다. 방열층(TML)은 일 면이 제1 기판(110)의 하면에 직접 접촉하고, 타 면이 회로 보드(CB)의 일 면에 직접 접촉할 수 있다. 도면에 도시하지 않았으나, 방열층(TML)은 평면도 상 형상이 제1 기판(110)과 유사할 수 있고, 적어도 표시 영역(DPA)은 커버할 수 있을 정도의 면적을 가질 수 있다.
도 17의 실시예와 달리, 제1 기판(110)과 회로 보드(CB) 사이의 공간이 방열층(TML)에 의해 채워질 수 있고, 방열층(TML)을 통한 열 전도가 더 향상될 수 있다. 방열층(TML)은 제1 기판(110)과 직접 접촉함에 따라 표시 영역(DPA)에 배치된 발광 소자(ED)들 및 화소 회로부(PXC)에서 발생하는 열을 효과적으로 방출할 수 있다. 방열층(TML)은 표시 영역(DPA)에 배치된 복수의 발광 소자(ED)들 및 화소 회로부(PXC)에서 발생하는 열이 방열 기판(510)으로 전달되는 경로가 될 수 있다. 발광 소자(ED)들 및 화소 회로부(PXC)에서 발생하는 열들은 방열층(TML)으로 전달되고, 방열층(TML)은 상기 열을 회로 보드(CB) 및 방열 기판(510)을 통해 방출할 수 있다. 본 실시예는 표시 장치(10_1)가 방열층(TML)을 포함하여 표시 기판(100)에서 발생하는 열을 효과적으로 방출할 수 있고, 발광 소자(ED)들 및 화소 회로부(PXC)들의 열에 의한 손상을 방지하고, 구동 효율이 향상될 수 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 20 내지 도 22는 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 20은 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 21은 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 22는 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 20을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 23 및 도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10)가 투명 표시 장치에 적용되는 경우, 표시 장치(10)의 제1 기판(110), 방열 기판(510) 및 회로 보드(CB)는 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 표시 기판 110: 제1 기판
200: 색 변환 기판 210: 제2 기판
ED: 발광 소자
AE: 화소 전극 CE: 공통 전극
WCL: 컬러 제어 구조물
CF1, CF2, CF3: 컬러 필터 BNL: 뱅크층
PD: 패드 PL: 패드 기저층 PU: 패드 상부층
CB: 회로 보드 PDC: 회로 보드 패드
HP: 개구홀 LIP: 패턴
ML: 금속층 CL1, CL2: 커버층
CEP: 패드 연결 전극
510: 방열 기판
TML: 방열층

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 표시 영역에 배치된 복수의 발광 소자들;
    상기 비표시 영역에 배치된 복수의 패드들; 및
    상기 제1 기판의 일 면 상에 배치되고, 상기 패드들과 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드를 포함하고,
    상기 회로 보드는 상기 제1 기판과 대향하는 제1 커버층, 상기 제1 커버층 상에 배치되고 일 면 상에 상기 회로 보드 패드들이 배치된 금속층, 및 상기 금속층 상에 배치된 제2 커버층을 포함하고,
    상기 제1 커버층은 상기 회로 보드 패드에 대응하여 형성된 복수의 제1 개구홀들을 포함하고,
    상기 제2 커버층은 상기 금속층 중 상기 회로 보드 패드들이 배치된 부분의 타 면을 노출하는 복수의 제2 개구홀들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 패드는 패드 기저층, 및 상기 패드 기저층 상에 배치된 패드 상부층을 포함하고,
    상기 복수의 회로 보드 패드들은 각각 상기 복수의 패드들 중 어느 하나의 상기 패드 상부층과 일체화된 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 개구홀에 대응하여 배치되고 상기 금속층의 타 면 중 상기 회로 보드 패드들과 중첩하도록 형성된 복수의 패턴들을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    복수의 상기 제2 개구홀 내에는 각각 복수의 상기 패턴들이 배치된 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 개구홀에 대응하여 배치되고 상기 금속층의 타 면 상에 직접 배치된 열 전도 패턴을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 열 전도 패턴의 상면 중 상기 회로 보드 패드와 중첩하는 부분에 배치된 복수의 패턴들을 더 포함하는 표시 장치.
  7. 제2 항에 있어서,
    상기 제2 개구홀에 대응하여 배치되고 상기 금속층 및 상기 회로 보드 패드를 관통하는 복수의 핀 홀들을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 패드 상부층의 상면 중 상기 핀 홀과 중첩하는 부분에 형성된 패턴들을 포함하고,
    상기 패드와 상기 회로 보드 패드는 상기 핀 홀의 주변부가 서로 일체화된 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 기판 상에서 상기 비표시 영역에 배치되고 상기 발광 소자와 전기적으로 연결된 복수의 공통 전극들을 더 포함하고,
    상기 패드는 상기 비표시 영역 중 상기 공통 전극의 외측에 배치된 제1 패드, 및 상기 공통 전극의 내측에 배치된 제2 패드를 포함하고,
    상기 제1 기판은 일 면으로부터 타 면까지 관통하고 상기 제1 패드에 대응하여 형성된 제1 비아홀, 및 상기 제2 패드에 대응하여 형성된 제2 비아홀을 포함하며,
    상기 제1 패드 및 상기 회로 보드의 제1 회로 보드 패드와 각각 연결된 제1 패드 연결 전극, 및 상기 제2 패드 및 상기 회로 보드의 제2 회로 보드 패드와 각각 연결된 제2 패드 연결 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 회로 보드는 상기 제1 기판의 상기 타 면에 배치되고,
    상기 제1 패드 연결 전극은 상기 제1 비아홀에 배치된 제1 연결부, 및 상기 제1 기판의 상기 타 면에 배치된 제1 전극부를 포함하고,
    상기 제2 패드 연결 전극은 상기 제2 비아홀에 배치된 제2 연결부, 및 상기 제1 기판의 상기 타 면에 배치된 제2 전극부를 포함하며,
    상기 제1 회로 보드 패드는 상기 제1 전극부와 일체화되고 상기 제2 회로 보드 패드는 상기 제2 전극부와 일체화된 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 기판의 상기 발광 소자가 배치된 일 면의 반대편 타 면에 배치되어 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치된 방열 기판을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 회로 보드는 상기 제1 기판의 상기 타 면에 배치되고,
    상기 표시 영역에서 상기 제1 기판과 상기 회로 보드 사이에 배치된 방열층을 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 복수의 발광 소자들은 각각 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 제1 기판 상에 배치되며 일 면에 상기 발광 소자들의 상기 제2 반도체층이 배치된 제3 반도체층, 및
    상기 제2 반도체층의 일 면 상에 배치된 공통 전극(CE)을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 발광 소자들의 상기 제2 반도체층은 상기 제3 반도체층의 상기 일 면 상에서 상기 표시 영역 및 상기 비표시 영역에 배치된 베이스층을 통해 서로 연결되고,
    상기 표시 영역에서 상기 복수의 발광 소자들 각각과 상기 제1 기판 사이에 배치된 복수의 제1 연결 전극들, 및 상기 비표시 영역에서 상기 공통 전극과 상기 제2 반도체층 사이에 배치된 복수의 제2 연결 전극들을 포함하는 표시 장치.
  15. 복수의 발광 소자들이 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 비표시 영역에서 상기 표시 영역을 둘러싸며 서로 이격된 복수의 공통 전극들;
    상기 비표시 영역에서 상기 공통 전극과 이격되어 배치된 복수의 패드들; 및
    상기 제1 기판의 일 면 상에 배치되고 상기 패드들과 전기적으로 연결된 복수의 회로 보드 패드들을 포함하는 회로 보드;를 포함하고,
    상기 회로 보드는 복수의 커버층, 상기 커버층들 사이에 배치되고 일 면 상에 상기 복수의 회로 보드 패드들이 배치된 금속층, 및 상기 금속층의 타 면 상에 배치된 상기 커버층을 관통하여 상기 금속층 중 상기 회로 보드 패드가 배치된 부분의 상기 타 면을 노출하는 복수의 개구홀들을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 개구홀들 내에 배치되어 상기 회로 보드 패드와 중첩하도록 형성된 복수의 패턴들을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    하나의 상기 개구홀 내에 복수개의 상기 패턴들이 배치된 표시 장치.
  18. 제15 항에 있어서,
    상기 회로 보드는 상기 제1 기판 중 상기 발광 소자들이 배치된 일 면 상에 배치되고,
    상기 복수의 회로 보드 패드들은 각각 상기 복수의 패드들 중 어느 하나와 일체화된 표시 장치.
  19. 제15 항에 있어서,
    상기 회로 보드는 상기 제1 기판 중 상기 발광 소자들이 배치된 일 면의 반대편 타 면에 배치되고,
    상기 복수의 패드들은 상기 제1 기판을 관통하는 복수의 비아홀 내에 배치된 복수의 패드 연결 전극을 통해 상기 회로 보드 패드와 전기적으로 연결된 표시 장치.
  20. 제19 항에 있어서,
    상기 패드 연결 전극은 상기 비아홀 내에 배치된 연결부, 및 상기 연결부와 연결되고 상기 제1 기판의 상기 타 면에 배치된 전극부를 포함하고,
    상기 복수의 회로 보드 패드들은 각각 상기 패드 연결 전극들 중 어느 하나의 상기 전극부와 일체화된 표시 장치.
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