KR102599275B1 - 수직 적층 구조를 가지는 마이크로 디스플레이의 화소 - Google Patents

수직 적층 구조를 가지는 마이크로 디스플레이의 화소 Download PDF

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Abstract

마이크로 디스플레이의 단위 화소가 개시된다. 단위 화소는 청색, 녹색 및 적색광을 형성하는 각각의 서브 화소들이 성장 기판 상에서 수직으로 적층된다. 이를 통해 단위 화소의 면적은 감소될 수 있으며, 전사 공정이 용이해진다.

Description

수직 적층 구조를 가지는 마이크로 디스플레이의 화소{Pixel for Micro Display having Vertically Stacked Sub-Pixels}
본 발명은 마이크로 디스플레이의 화소 구조에 관한 것으로 더욱 상세하게는 하나의 화소에 서브 화소들이 수직으로 적층된 구조에 관한 것이다.
마이크로 디스플레이는 다수의 디스플레이 제조사들에 의해 활발하게 개발되고 있는 차세대 디스플레이 장치이다. 마이크로 디스플레이에서 각각의 화소는 서브 화소들로 이루어지며, 각각의 서브 화소들은 적색, 녹색 및 청색광을 형성한다. 고유의 컬러를 형성하는 서브 화소는 발광 다이오드의 구조를 가진다. 즉, 발광체가 고유의 컬러를 가지고, 액정 디스플레이와 비교할 때, 백 라이트가 필요없다는 장점이 있다. 이외, 서브 화소를 구성하는 발광 다이오드는 무기 재료이므로 매우 높은 신뢰성과 안정성을 가진다. 또한, OLED 에 비해 작은 소모 전력에서 매우 선명한 영상을 얻을 수 있으며, 기존의 MOCVD 공정 등을 이용하여 제조된 발광 다이오드를 조립하므로 다양한 형상의 디스플레이를 제작할 수 있으며, 디스플레이의 두께를 감소시키는데 매우 유리한 것으로 알려져 있다.
또한, 마이크로 디스플레이에서 하나의 화소가 풀 컬러를 구현하기 위해 서브 화소들은 기판 상에 상호 이격되게 배치되고, 적어도 3개의 서브 화소들이 동일 평면 상에 배치될 필요가 있다.
3개의 서브 화소들이 동일 평면 상에 배치되어 하나의 화소를 구성하는 방식은 전통적이며, LCD 및 OLED 등에서 사용 중인 기술이다. 또한, 마이크로 디스플레이에서도 적용이 될 것으로 예상되고 있다. 다만, 종래의 화소 형성 방식이 마이크로 디스플레이에 적용되기 위해서는 몇 가지 문제점이 있으며, 이는 마이크로 디스플레이를 구현하는데 매우 큰 장애요인이 된다.
첫째는 종래의 화소 형성 기술은 전사에 매우 불리한 구조를 가진다. 성장기판 상에 형성된 화합물 반도체는 개별화 공정을 통해 칩들로 분리되고, 디스플레이 기판으로 이동되어야 한다. 따라서, 마이크로 디스플레이를 제조하기 위해 pick and place 공정은 필수적이다. 이를 통칭하여 전사 공정이라 지칭한다. 종래 방식의 화소를 형성하기 위해 하나의 화소를 형성하기 위해서는 3회의 전사 공정이 요구된다. 즉, 적색 LED, 녹색 LED 및 청색 LED가 개별적으로 디스플레이 기판 상에 전사될 필요가 있다. 하나의 서브 화소는 약 10 um의 사이즈를 가질 필요가 있으며, 작은 사이즈의 발광체를 디스플레이 기판의 특정의 위치에 이동하고 고정하는 작업은 용이하기 않으며, 3회의 공정을 반복 실시하여야 하는 점은 매우 큰 부담이 된다.
둘째는 블랙 매트릭스의 문제이다. 블랙 매트릭스는 기존의 LCD 등에서도 사용되며, 컬러를 구현하는 서브 픽셀들 사이의 컬러 간섭을 방지하기 위해 사용된다. 마이크로 디스플레이의 서브 화소들에도 사용될 필요가 있다. 특히, 서브 화소는 발광 다이오드로 구성되며, 광을 형성하는 영역인 활성층 또는 다중양자우물 구조는 결정학적 특징으로 인해 측면으로 매우 높은 강도의 광을 배출한다. 따라서, 블랙 매트릭스가 사용되지 않는 경우, 매우 높은 광의 간섭으로 인해 원하는 컬러를 구현할 수 없다. 따라서, 서브 화소들 사이의 광의 간섭을 방지하기 위한 블랙 매트릭스의 도입은 필수적이라 할 수 있다. 그러나, 언급된 바대로 서브 화소인 발광 다이오드는 결정학적 특성으로 인해 활성층에서 형성된 광은 측면으로 높은 강도로 배출된다. 청색 LED의 경우, c축 방향에 수직한 방향으로 광이 배출되는 경향이 강하다. 이러한 현상은 발광 다이오드의 고유의 특성에 기인한다. 또한, 이러한 측면광은 LCD 또는 OLED 등의 다른 디스플레이에 비해 매우 강한 특징이 있다. 따라서, 인접한 서브 화소들 사이의 광의 간섭을 회피하기 위해서는 블랙 매트릭스가 두껍게 형성될 필요가 있으며, 두꺼운 매트릭스는 서브 화소들 사이의 간격을 증가시킴을 통해 달성될 수 있다. 서브 화소들 사이의 간격이 증가하며 화소의 사이즈가 증가하고, 증가된 화소의 사이즈는 디스플레이의 해상도를 감소시키는 원인이 된다.
셋째는, 서브 화소들이 동일 평면 상에 배치되어 하나의 단일 화소를 구성하는 방식의 경우, 백플레인(backplane)의 화소를 디스플레이 단일 화소당 한 개 이상을 사용해야 하는 단점이 있다. 즉, 백플레인의 화소를 디스플레이 단일 화소당 적어도 3개를 사용해야 하며, 보편적으로는 4개를 사용해야하는 문제가 있다.
따라서, 동일 평면 상에 서브 화소들을 배치하지 않으면서, 작은 사이즈의 화소를 용이하게 구현하여 높은 해상도를 구현할 수 있는 화소 구조는 매우 요청된다 할 것이다.
한국 특허출원 10-2005-0013593
본 발명이 이루고자 하는 기술적 과제는 상호간에 수직으로 적층된 서브 화소들을 가지는 마이크로 디스플레이의 화소 구조를 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명은, 성장 기판 상에 형성된 제1 서브 화소, 상기 제1 서브 화소 상에 형성된 제2 서브 화소, 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 형성된 공통 전극층, 상기 제2 서브 화소 상에 형성된 제3 서브 화소 및 상기 성장 기판과 상기 제1 서브 화소 사이에 형성되고, 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소와 각각 독립적으로 연결된 컨택 전극층을 포함한다.
상기 컨택 전극층은, 상기 성장 기판 상에 형성되고, 상기 제3 서브 화소와 연결된 제1 n형 컨택 전극층, 상기 제1 n형 컨택 전극층 상에 형성되고, 상기 제2 서브 화소와 연결된 제2 n형 컨택 전극층 및 상기 제2 n형 컨택 전극층 상에 형성되고, 상기 제1 서브 화소와 연결된 제3 n형 컨택 전극층을 포함할 수 있다.
상기 제1 n형 컨택 전극층과 상기 제2 n형 컨택 전극층 사이에 형성된 제1 전류 차단층 및 상기 제2 n형 컨택 전극층과 상기 제3 n형 컨택 전극층 사이에 형성된 제2 전류 차단층을 포함할 수 있다.
상기 제1 전류 차단층 및 상기 제2 전류 차단층은 p형 반도체 또는 절연물일 수 있다.
상기 공통 전극층과 상기 제1 서브 화소 사이에 형성된 제1 터널 접합층, 및 상기 공통 전극층과 상기 제2 서브 화소 사이에 형성된 제2 터널 접합층을 더 포함할 수 있다.
상기 제1 서브 화소는 제1 n형 반도체층, 제1 활성층 및 제1 p형 반도체층이 순차적으로 적층되고, 상기 제2 서브 화소는 제2 p형 반도체층, 제2 활성층 및 제2 n형 반도체층이 순차적으로 적층되며, 상기 제3 서브 화소는 제3 n형 반도체층, 제3 활성층 및 제3 p형 반도체층이 순차적으로 적층될 수 있다.
상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 형성된 제3 전류 차단층을 더 포함할 수 있다.
상기 제3 전류 차단층은 p형 반도체 또는 절연물일 수 있다.
상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층을 전기적으로 연결하는 제1 배선층, 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층을 전기적으로 연결하는 제2 배선층 및 상기 공통 전극층의 노출된 부위에 형성되고, 상기 제3 p형 반도체층을 커버하는 공통 양극을 포함할 수 있다.
상기 제1 배선층은 상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층의 노출된 부위에 형성되고, 상기 제2 배선층은 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층의 노출된 부위에 형성되되, 상기 제2 배선층은 상기 제3 n형 반도체층에서부터 상기 제1 n형 컨택 전극층까지 연장되어 형성될 수 있다.
상기 제1 서브 화소는 제1 n형 반도체층, 제1 활성층 및 제1 p형 반도체층이 순차적으로 적층되고, 상기 제2 서브 화소는 제2 p형 반도체층, 제2 활성층 및 제2 n형 반도체층이 순차적으로 적층되며, 상기 제3 서브 화소는 제3 p형 반도체층, 제3 활성층 및 제3 n형 반도체층이 순차적으로 적층될 수 있다.
상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 형성된 접합층을 더 포함할 수 있다.
상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층을 전기적으로 연결하는 제1 배선층, 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층을 전기적으로 연결하는 제2 배선층 및 상기 공통 전극층 및 상기 제3 p형 반도체층 상에 형성되고, 상기 제3 n형 반도체층을 커버하는 공통 양극을 포함하되, 상기 공통 양극은 상기 제3 n형 반도체층과는 서로 절연되도록 형성될 수 있다.
상기 제1 배선층은 상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층의 노출된 부위에 형성되고, 상기 제2 배선층은 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층의 노출된 부위에 형성되되, 상기 제2 배선층은 상기 제3 n형 반도체층에서부터 상기 제1 n형 컨택 전극층까지 연장되어 형성될 수 있다.
상기 제3 활성층은 AlInGaP을 포함할 수 있다.
상술한 본 발명에 따르면, 서로 다른 파장을 가지는 광을 형성하는 서브 화소들은 성장 기판 상에 수직으로 형성된다. 따라서, 마이크로 디스플레이의 단위 화소의 면적은 감소될 수 있다. 즉, 종래의 적색, 녹색, 청색의 서브 화소들이 디스플레이 기판 상에 수평하게 배치되어 이들의 조합으로 하나의 화소가 형성되는 것에 비해 단위 화소의 면적은 획기적으로 감소될 수 있다.
또한, 종래의 서브 화소들을 동일 평면 상에 배치할 경우, 백플레인의 화소를 디스플레이 단일 화소당 다수의 화소를 사용해야하는 단점을 극복할 수 있기 때문에 높은 해상도 구현이 가능하다.
또한, 성장 기판 상에 서브 화소들과 각각 연결되는 다수의 n형 컨택 전극층을 형성하고, 다수의 n형 컨택 전극층 상에 서브 화소들을 수직으로 형성함으로서, 제조가 용이하고, 단위 화소의 면적을 감소시킬 수 있다.
또한, 다수의 n형 컨택 전극층들 사이에 전류 차단층을 각각 형성함으로써, 서브 화소들의 개별적인 독립제어가 가능하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
도 2는 도 1에 도시한 마이크로 디스플레이의 화소의 등가회로를 간략히 나타낸 회로도이다.
도 3은 도 1에 도시한 마이크로 디스플레이의 화소에 인가되는 인가신호를 나타낸 도면이다.
도 4는 본 발명의 제2 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 마이크로 디스플레이의 화소는 컨택 전극층(100), 제1 서브 화소(200), 제2 서브 화소(300), 공통 전극층(400) 및 제3 서브 화소(500)를 포함한다.
성장 기판(101) 상에 컨택 전극층(100)이 형성될 수 있다. 상기 성장 기판(101)은 발광소자에 사용되는 모든 기판을 적용할 수 있으며, 구체적으로 예를 들어, 사파이어(Al2O3)기판, SiC기판, GaN기판, GaP 기판, GaAs기판, InP기판 또는 ZnO기판일 수 있으나, 이에 한정되지는 않는다.
컨택 전극층(100)은 성장 기판(101) 상에 형성되되, 외부로부터 마이크로 디스플레이 화소를 동작시키기 위한 펄스 전압이 컨택 전극층(100)으로 인가될 수 있다.
또한, 컨택 전극층(100)은 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)을 포함할 수 있다. 성장 기판(101) 상에 제1 n형 컨택 전극층(110)이 형성되고, 제1 n형 컨택 전극층(110) 상에 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)이 순차적으로 형성될 수 있다.
일예로, 제1 n형 컨택 전극층(110)은 제3 서브 화소(500)와 연결되고, 제2 n형 컨택 전극층(120)은 제2 서브 화소(300)와 연결될 수 있다. 또한, 제3 n형 컨택 전극층(130)은 제1 서브 화소(200)와 연결될 수 있다. 예컨대, 제1 n형 컨택 전극층(110)에 인가되는 펄스 전압에 의해 제3 서브 화소(500)가 광을 형성할 수 있고, 제2 n형 컨택 전극층(120)에 인가되는 펄스 전압에 의해 제2 서브 화소(300)가 광을 형성할 수 있다. 또한, 제3 n형 컨택 전극층(130)에 인가되는 펄스 전압에 의해 제1 서브 화소(200)가 광을 형성할 수 있다.
즉, 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)은 제1 서브 화소(200), 제2 서브 화소(300) 및 제3 서브 화소(500)의 개별적인 음극으로써 기능할 수 있다. 예컨대, 제1 서브 화소(200), 제2 서브 화소(300) 및 제3 서브 화소(500)는 후술할 공통 양극(600)을 통해 양극이 공통으로 연결되고, 공통으로 연결된 공통 양극(600)에서 독립적으로 분리된 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)으로 순방향 바이어스(forward bias)될 수 있다.
이러한 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)은 GaN 재질을 가짐이 바림직하고, 도판트로는 Si가 사용될 수 있다. 또한, 각각의 n형 컨택 전극층(110,120,130)은 각각 1 내지 2μm 두께로 형성하는 것이 바람직하다.
본 실시예에서는 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)이 각각 제3 서브 화소(500), 제2 서브 화소(300) 및 제1 서브 화소(200)와 연결되는 구성을 도시하였으나, 컨택 전극층(100)과 서브 화소간의 연결 구성은 서로 각각 독립적으로 연결되는 구성이면 어떤 구성도 가능하다.
또한, 제1 n형 컨택 전극층(110)과 제2 n형 컨택 전극층(120) 사이에는 제1 전류 차단층(10)이 형성될 수 있고, 제2 n형 컨택 전극층(120)과 제3 n형 컨택 전극층(130) 사이에는 제2 전류 차단층(20)이 형성될 수 있다.
제1 전류 차단층(10) 및 제2 전류 차단층(20)은 컨택 전극층들(110,120,130) 사이에 각각 형성되어, 컨택 전극층들(110,120,130) 사이의 누설 전류를 차단한다. 컨택 전극층들(110,120,130) 각각에 흐르는 전류가 차단되기 위해서는 제1 전류 차단층(10) 및 제2 전류 차단층(20)은 높은 저항을 가지거나, 접하는 컨택 전극층들(110,120,130)과 역바이어스로 설정될 필요가 있다. 예컨대, 제1 전류 차단층(10)은 제1 n형 컨택 전극층(110) 및 제2 n형 컨택 전극층(120)에 접하고, 제2 전류 차단층(20)은 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)에 접하므로, 상기 제1 전류 차단층(10) 및 제2 전류 차단층(20)은 p형 반도체층으로 설정되어 상하 방향으로 역바이어스를 형성할 수 있다. 또한, 전이 금속이 도판트로 포함된 GaN의 부도체 또는 절연물인 SiO2 로 제1 전류 차단층(10) 및 제2 전류 차단층(20)이 형성될 수 있다.
상기 제1 전류 차단층(10) 및 제2 전류 차단층(20)은 p형 반도체층으로는 Mg 도핑된 GaN 또는 Mg 도핑된 AlGaN이 될 수 있으며, 제1 전류 차단층(10) 및 제2 전류 차단층(20)이 절연층인 경우, 상기 제1 전류 차단층(10) 및 제2 전류 차단층(20)으로는 Fe 도핑된 GaN 또는 SiO2이 사용될 수 있다. Fe가 도핑된 경우, Fe 원자도 깊은 준위의 억셉터로 작용하며 매우 높은 값의 저항을 구현할 수 있다.
예컨대, Fe가 도핑된 GaN에서 1.7×1018 cm-3의 Fe 농도에서는 면저항이 200 ㏀/ 의 값을 보이며, 1.3×1019 cm-3의 Fe 농도에서는 면저항이 7×109 ㏀/ 의 값을 보인다. 따라서, 제1 전류 차단층(10) 및 제2 전류 차단층(20)에서 Fe의 도핑 농도는 1×1019 cm-3 이상임이 바람직하다. 제1 전류 차단층(10) 및 제2 전류 차단층(20)의 두께는 100 nm 이상이며, 1um 이하일 필요가 있다. 제1 전류 차단층(10) 및 제2 전류 차단층(20)의 두께가 100nm 미만이면, 충분한 저항값을 얻을 수 없으며, 1um를 상회하는 경우, 과도한 공정 시간으로 인한 생산성의 저하가 발생된다.
또한, 깊은 준위의 억셉터로 작용하는 도판트는 Fe 이외에도 Mn, Co, Ni 또는 Cu 등의 전이 금속들이 사용될 수 있다.
또한, 저항값 이외에 상기 제1 전류 차단층(10) 및 제2 전류 차단층(20)은 p형의 도전형을 가질 수 있다. 즉, 제1 전류 차단층(10)은 제1 n형 컨택 전극층(110)과 제2 n형 컨택 전극층(120)에 접하고, 제2 전류 차단층(20)은 제2 n형 컨택 전극층(120)과 제3 n형 컨택 전극층(130)에 접할 수 있다. 따라서, 각각의 컨택 전극층(110,120,130)으로부터 제1 전류 차단층(10) 및 제2 전류 차단층(20) 방향으로의 전류는 역바이어스에 의해 차단될 수 있다.
서브 화소(200,300,500)는 컨택 전극층(100) 상에 형성될 수 있다. 즉, 컨택 전극층(100) 상에 제1 서브 화소(200), 제2 서브 화소(300) 및 제3 서브 화소(500)가 형성될 수 있다.
여기서, 제2 서브 화소(300)는 제1 서브 화소(200) 상에 적층된 구조를 갖고, 제3 서브 화소(500)는 제2 서브 화소(300) 상에 적층된 구조를 가질 수 있다. 즉, 제1 서브 화소(200), 제2 서브 화소(300) 및 제3 서브 화소(500)는 순차적으로 적층된 구조를 가질 수 있다.
제1 서브 화소(200)는 제1 파장의 광을 형성하고, 제2 서브 화소(300)는 상기 제1 파장보다 긴 제2 파장의 광을 형성한다. 또한, 제3 서브 화소(500)는 상기 제2 파장보다 긴 제3 파장의 광을 형성한다. 일예로, 제1 서브 화소(200)는 청색이 발광될 수 있고, 제2 서브 화소(300)는 녹색이 발광될 수 있으며, 제3 서브 화소(500)는 적색이 발광될 수 있다.
제1 서브 화소(200)는 제3 n형 컨택 전극층(130) 상에 형성될 수 있다. 또한, 제1 서브 화소(200)는 제1 n형 반도체층(210), 제1 활성층(220) 및 제1 p형 반도체층(230)을 포함할 수 있고, 제2 서브 화소(300)는 제2 p형 반도체층(310), 제2 활성층(320) 및 제2 n형 반도체층(330)을 포함할 수 있다.
즉, 제1 서브 화소(200)는 제1 n형 반도체층(210), 제1 활성층(220) 및 제1 p형 반도체층(230)이 순차적으로 적층된 구조로 형성될 수 있고, 제2 서브 화소(300)는 제2 p형 반도체층(310), 제2 활성층(320) 및 제2 n형 반도체층(330)이 순차적으로 적층된 구조로 형성될 수 있다.
여기서, 제1 n형 반도체층(210) 및 제2 n형 반도체층(330)은 제1 활성층(220)과 제2 활성층(320)에 각각 전자를 제공하는 화합물 반도체층으로, Sn, Si, N, P, Ge 또는 Se 등의 n형 불순물이 첨가된 3족-5족 원소의 화합물 반도체층일 수 있다. 구체적으로 예를 들어, 상기 제1 n형 반도체층(210) 및 제2 n형 반도체층(330)은 n형 도핑된 GaN, AlGaN, InGaN, InAlGaN, AlN, InN, AlInN, GaAs, GaAsP 또는 AlGaAs일 수 있으나, GaN 재질을 가짐이 바람직하고, 도판트로는 Si가 사용될 수 있다.
이때, 제1 n형 반도체층(210)은 제3 n형 컨택 전극층(130)과 동일한 재질을 갖는 반도체층일 수 있다. 따라서, 제1 n형 반도체층(210) 및 제3 n형 컨택 전극층(130) 중 어느 하나의 층은 실시예에 따라 생략이 가능하다. 일예로, 제1 n형 반도체층(210)을 생략하면, 제3 n형 컨택 전극층(130)이 컨택 전극층뿐만 아니라, 제1 n형 반도체층(210)으로써의 기능도 수행될 수 있다.
제1 활성층(220) 및 제2 활성층(320)은 제1 n형 반도체층(210) 및 제2 n형 반도체층(330)에서 주입되는 전자와 제1 p형 반도체층(230) 및 제2 p형 반도체층(310)에서 주입되는 정공의 재결합에 의해 각각 발광하는 층으로, 구성성분에 따라 다양한 색의 광을 발광할 수 있으며, 통상의 활성층 소재를 모두 사용할 수 있다. 구체적으로 예를 들어, 상기 제1 활성층(220) 및 제2 활성층(320)은 InxAlyGa(1-x-y)N(0≤x<1, 0≤y<1 및 0≤x+y<1)인 InAlGaN층을 우물로 하고, InaAlbGa(1-a-b)N(0≤a<1, 0≤b<1 및 0≤a+b<1)인 InAlGaN층을 장벽층으로 하는 다중양자우물(multi-quantum well, MQW) 또는 단일양자우물 구조를 가질 수 있다. 여기서, 상기 a 및 b는, 상기 x 및 y와 무관하여 장벽 구조를 이루는 데에 목적이 있다. 또는, 제1 활성층(220) 및 제2 활성층(320)은 ZnMgO 또는 ZnCdO 등의 산화아연계 물질을 포함할 수 있으며, 실시예에 따라, 상기 제1 활성층(220) 및 제2 활성층(320)은 도핑된 화합물 반도체로 이루어질 수 있다. 다만, 제1 활성층(220)의 우물층의 밴드갭은 제2 활성층(320)의 우물층의 밴드갭보다 클 필요가 있으며, 이는 In 의 분율의 조절을 통해 구현될 수 있다.
제1 p형 반도체층(230) 및 제2 p형 반도체층(310)은 제1 활성층(220) 및 제2 활성층(320)에 각각 정공을 제공하는 화합물 반도체층으로, Mg, N, P, As, Zn, Li 또는 Cu 등의 p형 불순물이 첨가된 3족-5족 원소의 화합물 반도체층일 수 있다. 구체적으로 예를 들어, 제1 p형 반도체층(230) 및 제2 p형 반도체층(310)은 p형 도핑된 GaN, AlGaN, InGaN, InAlGaN, AlN, InN, AlInN, GaAs, GaAsP 또는 AlGaAs일 수 있으나, GaN 재질을 가짐이 바람직하고, 도판트로는 Mg가 사용될 수 있다.
계속해서, 제1 서브 화소(200)와 제2 서브 화소(300) 사이에는 공통 전극층(400)이 포함될 수 있다. 또한, 제1 서브 화소(200) 및 공통 전극층(400) 사이에는 제1 터널 접합층(240)이, 공통 전극층(400) 및 제2 서브 화소(300) 사이에는 제2 터널 접합층(340)이 더 포함될 수 있다.
여기서, 공통 전극층(400)은 n형 반도체일 수 있으며, 예를 들어 n-GaN일 수 있으나 그에 한정되는 것은 아니다.
제1 터널 접합층(240)은 공통 전극층(400)의 하면에 배치된다. 제1 터널 접합층(240)은 예를 들어 공통 전극층(400) 측으로부터 아래 방향으로 n++-GaN층(242)과 p++-GaN층(241)이 순차로 배치되거나, 또는 p++-GaN층(241)과 n++-GaN층(242)이 순차적으로 적층된 구조일 수 있다.
제2 터널 접합층(340)은 공통 전극층(400)의 상면에 배치된다. 제2 터널 접합층(340)은 예를 들어 공통 전극층(400) 측으로부터 위 방향으로 n++-GaN층(342)과 p++-GaN층(341)이 순차로 배치되거나, 또는 n++-GaN층(342)과 p++-GaN층(341)이 순차적으로 적층된 구조일 수 있다.
이러한 n-GaN과 같은 n형 반도체로 마련되는 공통 전극층(400)의 하면과 상면에 각각 제1 터널 접합층(240) 및 제2 터널 접합층(340)이 배치되어 공통 전극층(400)을 통해 제1 활성층(220)과 제2 활성층(320)으로 정공을 주입할 수 있기 때문에 2개의 서브 화소가 적층된 화소를 구현할 수 있다. 더구나, 이와 같은 본 발명의 마이크로 디스플레이의 화소 구조는 정공을 주입하는 공통 전극층(400)을 n형 반도체로 형성하는 것이 가능하기 때문에, 종래의 p형 반도체로 정공 주입층을 형성하는 것에 비해, 공통 전극층(400)에서의 전류 펼침이 잘 이루어져 발광 다이오드의 발광 효율을 향상 시킬 수 있다.
상술한 터널 접합층들(240,340)은 n++-GaN층과 p++-GaN층의 순차구조가 아닐 수도 있다. 즉, 2개의 터널 접합층들은 p++-GaN층으로만 구성될 수도 있다. 공통 전극층(400)의 상하부에 접합된 터널 접합층들(240,340)에 의해 전하 캐리어의 제너 항복(zener breakdown)이 발생되어야 한다. 따라서, 공통 전극도 고농도로 도핑될 수 있다. 제너 항복에 의해 n형 쪽의 전도대역과 p형 쪽의 가전자 대역의 에너지 상태가 같은 레벨에 있거나 p형 쪽의 가전자 대역이 n형 쪽의 전도대역보다 높은 에너지 상태가 되면, 인가되는 역바이어스에 의해 전자의 터널링이 발생된다. 이를 통해 n형인 공통 전극층(400)으로부터 활성층들로 정공이 공급되는 것으로 모델링된다.
특히, 공통 전극층(400)은 n형으로 도핑되므로 뛰어난 전류 확산 능력을 가진다. 따라서, 발광 동작이 수행되는 활성층들의 전체 면적에 고르게 전하 캐리어들이 분포되어 광 효율의 증가를 유도할 수 있다.
또한, 본 발명에서 공통 전극층(400)은 n형으로 도핑되며, 고농도로 도핑되어도 무방하다. 고농도로 도핑된다는 의미는 제1 n형 반도체층(210)보다 높은 도판트 농도를 가짐을 의미한다. 또한, n++도핑도 제1 n형 반도체층(210)보다 높은 도판트 농도를 가짐을 의미한다. 이외, p++도핑은 제1 p형 반도체층(230) 또는 제2 p형 반도체층(310)보다 높은 도판트 농도를 가짐을 의미한다. 이하, 도핑 레벨에 대해 n++ 도핑의 의미와 p++ 도핑의 의미는 동일하게 적용된다.
또한, 상기 성장 기판(101) 상에 형성되는 층들은 공지된 증착방법을 통해 형성할 수 있으며, 예를 들어, 금속유기화학 기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화물 기상성장법(Hydride Vapor Phase Epitaxy, HVPE), 분자선 성장법(Molecular Beam Epitaxy, MBE), 플라즈마 레이저 증착법(Plasma Laser Deposition, PLD), 또는, 스퍼터링법(Sputtering) 등의 증착방법을 통해 수행할 수 있으나, 이에 한정되지는 않는다.
제2 서브 화소(300) 상에는 제3 전류 차단층(30)이 형성될 수 있다. 제3 전류 차단층(30)은 p형 반도체 또는 절연층으로 형성될 수 있다. p형 반도체로는 p형 GaN 또는 p형 AlGaN이 사용되며, 절연층으로는 Fe가 도핑된 GaN 또는 SiO2가 사용될 수 있다.
특히, 제3 전류 차단층(30)이 SiO2 재질을 가지는 경우, 전류 차단층 상에 화합물 반도체의 성장이 용이하지 않다. 따라서, SiO2를 전류 차단층으로 이용하는 경우, 상부 및 하부의 서브 화소들을 SiO2를 매개로 하여 웨이퍼를 접합하는 공정이 사용될 수 있다. 또한, 제3 전류 차단층(30)이 p형 반도체 또는 Fe가 도핑된 GaN 인 경우, 제3 전류 차단층(30) 상에 화합물 반도체의 성장이 가능하다.
제3 전류 차단층(30) 상에는 제3 서브 화소(500)가 형성된다. 제3 서브 화소(500)는 제3 n형 반도체층(510), 제3 활성층(520) 및 제3 p형 반도체층(530)을 포함할 수 있다.
제3 n형 반도체층(510)은 제3 전류 차단층(30) 상에 형성되고, Si으로 도핑된 GaN일 수 있다. 이외, Si으로 도핑된 AlInGaP일 수도 있다. 만일, 제3 n형 반도체층(510)이 AlInGaP 재질이라면, 하부의 제3 전류 차단층(30) 상에서의 화합물 반도체의 단결정 성장이 불가능하다. 따라서, 제3 서브 화소(500)가 AlInGaP 재질을 가지는 경우, 제3 서브 화소(500)는 제3 전류 차단층(30) 상에 접합되는 공정이 이용될 수 있다. 또한, 제3 n형 반도체층(510)이 GaN 재질을 가지면, 제3 n형 반도체층(510)은 하부의 제3 전류 차단층(30) 상을 성장의 모재로 이용하여 용이하게 성장된다.
제3 n형 반도체층(510) 상에는 제3 활성층(520)이 형성된다. 상기 제3 활성층(520)은 제2 파장보다 긴 제3 파장의 광을 형성한다. 예컨대, 상기 제3 활성층(520)은 적색광을 형성할 수 있다. 제3 활성층(520)은 GaN 재질을 기반으로 하여 In의 분율을 조절하는 기술을 사용하여 형성될 수 있다. 만일, 제3 n형 반도체층(510)이 AlInGaP 재질을 가진다면, 상기 제3 활성층(520)은 In이 분율을 조절하는 기술을 이용하여 형성될 수 있다.
제3 활성층(520) 상에는 제3 p형 반도체층(530)이 형성된다. 제3 p형 반도체층(530)은 제3 활성층(520)에 정공을 공급한다. 이를 위해 상기 제3 p형 반도체층(530)은 Mg로 도핑될 수 있다.
제3 p형 반도체층(530) 상에는 공통 양극(600)이 형성되고, 공통 양극(600)은 제3 p형 반도체층(530)을 커버한다. 또한, 공통 양극(600)은 접지와 연결될 수 있다. 상기 공통 양극(600)은 금속 재질이며, 제2 서브 화소(300) 및 제3 서브 화소(500)의 측면을 커버한다. 다만, 공통 양극(600)이 제2 서브 화소(300) 및 제3 서브 화소(500)의 측면을 커버할 경우, 다른 기능성 막질과의 전기적 연결이 이루어질 수 있으므로 제2 서브 화소(300) 및 제3 서브 화소(500)의 측면과 공통 양극(600) 사이에는 절연층(610)이 개입될 수 있다.
또한, 상기 공통 양극(600)은 공통 전극층(400)의 일부 노출된 표면 상에도 형성된다. 즉, 공통 양극(600)은 제1 서브 화소(200) 및 제2 서브 화소(300)에 공통으로 연결된 공통 전극층(400) 및 제3 p형 반도체층(530)에 전기적으로 연결된다. 당업계에서 양극은 p형 반도체층의 표면 일부 또는 전체에만 형성되는 것으로 알려져 있다. 그러나, 본 발명에서는 각각의 서브 화소들에 전류를 고르게 공급하고, 각각의 기능성 막질들에 균일한 전류를 공급하기 위해 공통 양극(600)은 높은 전도도를 가진 n형의 공통 전극층(400)에 연결된다. 또한, 공통 양극(600)은 제3 p형 반도체층(530)의 전체에 걸쳐 형성되므로 제3 p형 반도체층(530)에도 고르게 전류를 공급할 수 있다. 이를 통해 각각의 활성층들에서 국부적으로 전류가 집중되는 현상은 방지된다.
제1 배선층(620)은 제2 n형 컨택 전극층(120)의 노출된 부위와 제2 n형 반도체층(330)의 노출된 부위에 형성되며, 제3 n형 컨택 전극층(130), 제1 서브 화소(200), 공통 전극층(400) 및 제2 서브 화소(300)의 측면을 커버함으로써 제2 n형 컨택 전극층(120)과 제2 n형 반도체층(330)을 전기적으로 연결시킬 수 있다. 다만, 제1 배선층(620)이 제3 n형 컨택 전극층(130), 제1 서브 화소(200), 공통 전극층(400) 및 제2 서브 화소(300)의 측면을 커버할 경우 다른 기능성 막질과의 전기적 연결이 이루어질 수 있으므로 사이에 절연층(610)이 개입될 수 있다. 따라서, 제2 n형 컨택 전극층(120)의 일측을 통해 제2 서브 화소(300)의 광을 형성하기 위한 전압이 인가되면, 제1 배선층(620)을 통해 제2 서브 화소(300)의 제2 n형 반도체층(330)까지 전달될 수 있다.
제2 배선층(630)은 식각 등을 통해 노출된 제3 n형 반도체층(510)과 제1 n형 컨택 전극층(110) 상에 형성되되, 제2 배선층(630)은 제3 n형 반도체층(510)에서 제1 n형 컨택 전극층(110)까지 연장되도록 형성될 수 있다. 즉, 제3 n형 반도체층(510)은 제2 배선층(630)을 통해 제1 n형 컨택 전극층(110)과 전기적으로 연결될 수 있다. 다만, 제2 배선층(630)의 연장되는 부위는 다른 기능성 막질과의 전기적 연결이 이루어질 수 있으므로 절연층(610)으로 커버될 수 있다. 따라서, 제1 n형 컨택 전극층(110)의 일측을 통해 제3 서브 화소(500)의 광을 형성하기 위한 펄스 전압이 인가되면, 제2 배선층(630)을 통해 제3 서브 화소(500)의 제3 n형 반도체층(510)까지 전달될 수 있다.
상술한 구조에서 하나의 공통 양극(600)과 제1 배선층(620) 및 제2 배선층(630)이 구성된다. 즉, 제1 서브 화소(200) 및 제2 서브 화소(300)는 공통 전극층(400)을 통해, 제3 서브 화소(500)는 제3 p형 반도체층(530)을 통해 공통 양극(600)과 연결된다. 또한, 제1 서브 화소(200)의 제1 n형 반도체층(210)은 제3 n형 컨택 전극층(130)과 연결되고, 제2 서브 화소(300)의 제2 n형 반도체층(330)은 제1 배선층(620)을 통해 제2 n형 컨택 전극층(120)과 연결되며, 제3 서브 화소(500)의 제3 n형 반도체층(510)은 제2 배선층(630)을 통해 제1 n형 컨택 전극층(110)과 연결된다. 따라서, 공통 양극(600)과 개별적으로 형성된 컨택 전극층들(110,120,130) 사이에 전압차가 인가되면, 각각의 서브 화소들(200,300,500)은 발광 동작을 개시한다.
제3 n형 컨택 전극층(130)으로 흐르는 제1 전류에 상응하여 제1 파장의 광이 제1 활성층(220)에서 형성되고, 제2 n형 컨택 전극층(120)으로 흐르는 제2 전류에 상응하여 제1 파장보다 긴 제2 파장의 광이 제2 활성층(320)에서 형성된다. 제2 n형 컨택 전극층(120)과 제3 n형 컨택 전극층(130)에 흐르는 제1 전류 및 제2 전류는 제1 전류 차단층(10)에 의해 상호간에 간섭이 차단된다.
또한, 제1 n형 컨택 전극층(110)으로 흐르는 제3 전류에 상응하여 제2 파장보다 긴 제3 파장의 광이 제3 활성층(520)에 형성된다. 제1 n형 컨택 전극층(110)과 제2 n형 컨택 전극층(120)에 흐르는 제2 전류 및 제3 전류는 제2 전류 차단층(20)에 의해 상호간에 간섭이 차단된다. 즉, 제1 전류 차단층(10) 및 제2 전류 차단층(20)에 의해 제1 전류, 제2 전류 및 제3 전류는 상호 독립적으로 작용될 수 있다.
형성된 제1 파장의 광, 제2 파장의 광 및 제3 파장의 광은 성장 기판(101)을 향할 수 있고, 성장 기판(101)의 반대 방향을 향할 수 있다. 다만, 성장 기판(101)의 반대 방향으로 진행되는 광은 제3 p형 반도체층(530)의 전면에 형성된 공통 양극(600)에 의해 반사되어 성장 기판(101)을 향한다. 따라서, 형성된 3 종류의 광들은 성장 기판(101)을 향하여 배출된다. 이를 통해 특정의 컬러가 구현된다.
도 2는 도 1에 도시한 마이크로 디스플레이의 화소의 등가회로를 간략히 나타낸 회로도이다.
도 3은 도 1에 도시한 마이크로 디스플레이의 화소에 인가되는 인가신호를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 제1 서브 화소(200), 제2 서브 화소(300) 및 제3 서브 화소(500)는 접지와 연결된 공통 양극(600)과 연결되고, 각각의 서브 화소(200,300,500)는 공통으로 연결된 공통 양극(600)에서 독립적으로 분리된 제1 n형 컨택 전극층(110), 제2 n형 컨택 전극층(120) 및 제3 n형 컨택 전극층(130)으로 순방향 바이어스 된다. 따라서, 인가되는 펄스는 포지티브 또는 네거티브 펄스일 수 있고, 밝기를 높이기 위해 더 어두운 색상을 더 오래 또는 여러 번 사용할 수 있다. 또한, 각각의 서브 화소는 단일 전압 크기를 갖는 것도 가능하다.
제2 실시예
도 4는 본 발명의 제2 실시예에 따른 마이크로 디스플레이의 화소의 단면도이다.
도 4를 참조하면, 성장 기판(101) 상에 컨택 전극층(100), 제1 서브 화소(200), 제2 서브 화소(300), 공통 전극층(400) 및 제3 서브 화소(700)가 형성된다. 컨택 전극층(100), 제1 서브 화소(200), 제2 서브 화소(300) 및 공통 전극층(400)은 상기 도 1에서 설명된 바와 동일하다. 다만, 제3 서브 화소(700)의 배치 및 구성은 도 1과 상이하다. 따라서, 제3 서브 화소(700)를 중심으로 설명이 진행된다.
제3 서브 화소(700)는 제3 p형 반도체층(710), 제3 활성층(720) 및 제3 n형 반도체층(730)이 순차적으로 배치된다. 또한, 제2 서브 화소(300) 상에는 접합층(40)이 형성되고, 접합층(40) 상에 제3 서브 화소(700)가 배치된다. 제3 서브 화소(700)는 제1 서브 화소(200) 및 제2 서브 화소(300)가 형성된 성장 기판(101) 이외의 별도의 기판에서 성장된다. 예컨대 상기 제3 서브 화소(700)는 GaAs 기판 상에 형성되고, 접합층(40)을 통해 제2 서브 화소(300)와 접합된다. 또한, 제3 서브 화소(700)의 성장을 위해 사용된 GaAs 기판은 산 용액 등에 의해 용이하게 제거될 수 있다. 상기 접합층(40)은 투광성 재질이라면 어느 것이나 바람직할 것이나, 접착성을 가진 고분자 재질임이 바람직하다.
제3 p형 반도체층(710)은 AlInGaP 재질로 Mg가 도판트로 이용된다. 또한, 활성층은 AlInGaP 재질로 In의 분율 조절을 통한 양자우물 구조를 가짐이 바람직하다. 제3 n형 반도체층(730)도 AlInGaP 재질을 가지며, Si이 도판트로 이용된다.
제3 n형 반도체층(730) 상에는 공통 양극(800)이 형성되고, 공통 양극(800)은 제3 n형 반도체층(730)을 커버한다. 또한, 공통 양극(800)은 접지와 연결될 수 있다. 다만, 공통 양극(800)과 제3 n형 반도체층(730) 사이에는 절연층(810)이 개입된다. 상기 공통 양극(800)은 금속 재질이며, 제2 서브 화소(300) 및 제3 서브 화소(700)의 측면을 커버한다. 다만, 공통 양극(800)과 제2 서브 화소(300) 및 제3 서브 화소(700)의 측면 사이에도 공통 양극(800)이 다른 기능성 막질들의 측면과 연결되는 것을 방지하기 위해 절연층(810)이 개입된다.
또한, 상기 공통 양극(800)은 제3 p형 반도체층(710) 및 공통 전극층(400)의 일부 노출된 표면 상에도 형성된다. 즉, 공통 양극(800)은 제1 서브 화소(200) 및 제2 서브 화소(300)에 공통으로 연결된 공통 전극층(400) 및 제3 p형 반도체층(710)에 전기적으로 연결된다.
제1 배선층(620)은 상기 도 1에서 설명된 바와 동일하다. 다만, 제2 배선층(820)은 식각 등을 통해 노출된 제3 n형 반도체층(730)과 제1 n형 컨택 전극층(110) 상에 형성되되, 제3 활성층(720) 및 제3 p형 반도체층(710)을 거쳐 제1 n형 컨택 전극층(110)까지 연장되어 형성될 수 있다. 또한, 제2 배선층(820)의 연장되는 부위는 다른 기능성 막질과의 전기적 연결이 이루어질 수 있으므로 절연층(810)으로 커버될 수 있다.
제2 실시예에 따른 구조에서도 하나의 공통 양극(800)과 제1 배선층(620) 및 제2 배선층(820)이 구성된다. 즉, 제1 서브 화소(200) 및 제2 서브 화소(300)는 공통 전극층(400)을 통해, 제3 서브 화소(700)는 제3 p형 반도체층(710)을 통해 공통 양극(800)과 연결된다. 또한, 제1 서브 화소(200)의 제1 n형 반도체층(210)은 제3 n형 컨택 전극층(130)과 연결되고, 제2 서브 화소(300)의 제2 n형 반도체층(330)은 제1 배선층(620)을 통해 제2 n형 컨택 전극층(120)과 연결되며, 제3 서브 화소(700)의 제3 n형 반도체층(730)은 제2 배선층(820)을 통해 제1 n형 컨택 전극층(110)과 연결된다. 따라서, 공통 전극과 개별적으로 형성된 컨택 전극층들 사이에 전압차가 인가되면, 각각의 서브 화소들은 발광 동작을 개시한다.
상술한 바와 같이, 본 실시예에서 서로 다른 파장을 형성하는 3개의 서브 화소들은 성장 기판으로부터 수직한 방향으로 적층된다. 또한, 서브 화소들에는 하나의 공통 양극이 형성되고, 서브 화소들 하부에서 형성된 컨택 전극층들을 통해 전류들이 인가된다. 상호간에 독립적으로 공급되는 전류들에 의해 각각의 서브 화소들은 발광 동작을 수행하며 각각의 서브 화소들에서 형성된 광들은 혼합되어 특정의 컬러를 형성한다.
본 발명에서 서로 다른 파장을 가지는 광을 형성하는 서브 화소들은 성장 기판 상에 수직으로 형성된다. 따라서, 마이크로 디스플레이의 단위 화소의 면적은 감소될 수 있다. 즉, 종래의 적색, 녹색, 청색의 서브 화소들이 디스플레이 기판 상에 수평하게 배치되어 이들의 조합으로 하나의 화소가 형성되는 것에 비해 단위 화소의 면적은 획기적으로 감소될 수 있다.
또한, 서브 화소들을 동일 평면상에 수평으로 배치하는 경우, 마이크로 디스플레이의 제작을 위해 픽 엔 플레이스(pick and place) 공정은 반드시 요구된다. 이를 당업자들은 전사공정이라 지칭한다. 전사공정은 성장 기판(101) 상에 형성된 서브 화소들을 디스플레이 기판으로 배치하는 공정을 지칭한다. 만일, 종래 기술에 따를 경우, 적색 서브 화소의 전사, 녹색 서브 화소의 전사 및 청색 서브 화소의 전사가 연속적으로 수행되어야 한다. 즉, 최소 3회의 전사공정이 요구된다. 그러나, 본 발명에서는 수직으로 적층된 3개의 서브 화소들이 하나의 화소를 구성하므로, 전사공정을 거치지 않고 단일 웨이퍼 상에 수직 적층을 통해 구현될 수 있다. 또한, 수평으로 서브 화소들을 배치하는 경우에 비해 본 발명에서는 서브 화소들이 수직으로 배치되므로 컬러의 혼합이 용이하며 디스플레이의 구현이 매우 용이해진다.
더 나아가, 성장 기판 상에 서브 화소들과 각각 연결되는 다수의 n형 컨택 전극층을 형성하고, 다수의 n형 컨택 전극층 상에 서브 화소들을 수직으로 형성함으로서, 제조가 용이하고, 단위 화소의 면적을 감소시킬 수 있으며, 다수의 n형 컨택 전극층들 사이에 전류 차단층을 각각 형성함으로써, 서브 화소들의 개별적인 독립제어가 가능하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10 : 제1 전류 차단층 20 : 제2 전류 차단층
30 : 제3 전류 차단층 40 : 접합층
100 : 컨택 전극층 101 : 성장 기판
110 : 제1 n형 컨택 전극층 120 : 제2 n형 컨택 전극층
130 : 제3 n형 컨택 전극층 200 : 제1 서브 화소
210 : 제1 n형 반도체층 220 : 제1 활성층
230 : 제1 p형 반도체층 240 : 제1 터널 접합층
241,341 : p++-GaN층 242,342 : n++-GaN층
300 : 제2 서브 화소 310 : 제2 p형 반도체층
320 : 제2 활성층 330 : 제2 n형 반도체층
340 : 제2 터널 접합층 400 : 공통 전극층
500,700 : 제3 서브 화소 510,730 : 제3 n형 반도체층
520,720 : 제3 활성층 530,710 : 제3 p형 반도체층
600,800 : 공통 양극 610,810 : 절연층
620 : 제1 배선층 630,820 : 제2 배선층

Claims (15)

  1. 성장 기판 상에 형성된 제1 서브 화소;
    상기 제1 서브 화소 상에 형성된 제2 서브 화소;
    상기 제1 서브 화소와 상기 제2 서브 화소 사이에 형성된 공통 전극층;
    상기 제2 서브 화소 상에 형성된 제3 서브 화소; 및
    상기 성장 기판과 상기 제1 서브 화소 사이에 형성되고, 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소와 각각 독립적으로 연결된 컨택 전극층을 포함하고,
    상기 컨택 전극층은,
    상기 성장 기판 상에 형성되고, 상기 제3 서브 화소와 연결된 제1 n형 컨택 전극층;
    상기 제1 n형 컨택 전극층 상에 형성되고, 상기 제2 서브 화소와 연결된 제2 n형 컨택 전극층; 및
    상기 제2 n형 컨택 전극층 상에 형성되고, 상기 제1 서브 화소와 연결된 제3 n형 컨택 전극층을 포함하는 마이크로 디스플레이의 단위 화소.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 n형 컨택 전극층과 상기 제2 n형 컨택 전극층 사이에 형성된 제1 전류 차단층; 및
    상기 제2 n형 컨택 전극층과 상기 제3 n형 컨택 전극층 사이에 형성된 제2 전류 차단층을 포함하는 마이크로 디스플레이의 단위 화소.
  4. 제3항에 있어서,
    상기 제1 전류 차단층 및 상기 제2 전류 차단층은 p형 반도체 또는 절연물인 것인 마이크로 디스플레이의 단위 화소.
  5. 제1항에 있어서,
    상기 공통 전극층과 상기 제1 서브 화소 사이에 형성된 제1 터널 접합층; 및
    상기 공통 전극층과 상기 제2 서브 화소 사이에 형성된 제2 터널 접합층을 더 포함하는 마이크로 디스플레이의 단위 화소.
  6. 제1항에 있어서,
    상기 제1 서브 화소는 제1 n형 반도체층, 제1 활성층 및 제1 p형 반도체층이 순차적으로 적층되고,
    상기 제2 서브 화소는 제2 p형 반도체층, 제2 활성층 및 제2 n형 반도체층이 순차적으로 적층되며,
    상기 제3 서브 화소는 제3 n형 반도체층, 제3 활성층 및 제3 p형 반도체층이 순차적으로 적층되는 것인 마이크로 디스플레이의 단위 화소.
  7. 제6항에 있어서,
    상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 형성된 제3 전류 차단층을 더 포함하는 마이크로 디스플레이의 단위 화소.
  8. 제7항에 있어서,
    상기 제3 전류 차단층은 p형 반도체 또는 절연물인 것인 마이크로 디스플레이의 단위 화소.
  9. 제6항에 있어서,
    상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층을 전기적으로 연결하는 제1 배선층;
    상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층을 전기적으로 연결하는 제2 배선층; 및
    상기 공통 전극층의 노출된 면에 형성되고, 상기 제3 p형 반도체층을 커버하는 공통 양극을 포함하는 마이크로 디스플레이의 단위 화소.
  10. 제9항에 있어서,
    상기 제1 배선층은 상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층의 노출된 부위에 형성되고,
    상기 제2 배선층은 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층의 노출된 부위에 형성되되, 상기 제2 배선층은 상기 제3 n형 반도체층에서부터 상기 제1 n형 컨택 전극층까지 연장되어 형성되는 것인 마이크로 디스플레이의 단위 화소.
  11. 제1항에 있어서,
    상기 제1 서브 화소는 제1 n형 반도체층, 제1 활성층 및 제1 p형 반도체층이 순차적으로 적층되고,
    상기 제2 서브 화소는 제2 p형 반도체층, 제2 활성층 및 제2 n형 반도체층이 순차적으로 적층되며,
    상기 제3 서브 화소는 제3 p형 반도체층, 제3 활성층 및 제3 n형 반도체층이 순차적으로 적층되는 것인 마이크로 디스플레이의 단위 화소.
  12. 제11항에 있어서,
    상기 제2 서브 화소 및 상기 제3 서브 화소 사이에 형성된 접합층을 더 포함하는 마이크로 디스플레이의 단위 화소.
  13. 제11항에 있어서,
    상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층을 전기적으로 연결하는 제1 배선층;
    상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층을 전기적으로 연결하는 제2 배선층; 및
    상기 공통 전극층 및 상기 제3 p형 반도체층 상에 형성되고, 상기 제3 n형 반도체층을 커버하는 공통 양극을 포함하되,
    상기 공통 양극은 상기 제3 n형 반도체층과는 서로 절연되도록 형성되는 것인 마이크로 디스플레이의 단위 화소.
  14. 제13항에 있어서,
    상기 제1 배선층은 상기 제2 n형 반도체층과 상기 제2 n형 컨택 전극층의 노출된 부위에 형성되고,
    상기 제2 배선층은 상기 제3 n형 반도체층과 상기 제1 n형 컨택 전극층의 노출된 부위에 형성되되, 상기 제2 배선층은 상기 제3 n형 반도체층에서부터 상기 제1 n형 컨택 전극층까지 연장되어 형성되는 것인 마이크로 디스플레이의 단위 화소.
  15. 제11항에 있어서,
    상기 제3 활성층은 AlInGaP을 포함하는 마이크로 디스플레이의 단위 화소.
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