KR20180115677A - 방사선 방출 반도체 칩의 제조 방법 및 방사선 방출 반도체 칩 - Google Patents
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Abstract
본 발명에서는 방사선 방출 반도체 칩의 제조 방법이 제시되며, 상기 방법은 하기의 단계들을 포함한다: - 성장 기판(1)을 제공하는 단계, - 상기 성장 기판(1) 상에 버퍼층(3)을 에피택셜 성장시키는 단계, 이 경우 상기 버퍼층(3) 내에는 다수의 V-피트(4)가 형성되고, - 상기 버퍼층(3) 상에 방사선 발생 활성 반도체 층 시퀀스(5)를 에피택셜 성장시키는 단계, 이 경우 상기 V-피트들의 구조물은 상기 활성 반도체 층 시퀀스(5)로 이어지며, - 상기 활성 반도체 층 시퀀스(5) 상에 추가 층 시퀀스(9)를 에피택셜 성장시키는 단계, 이 경우 상기 V-피트(4)의 구조물은 상기 추가 층 시퀀스(9)로 이어지고, - 상기 V-피트(4)의 패싯(8)들로부터 상기 추가 층 시퀀스(8)를 선택적으로 제거하는 단계, 이 경우 상기 추가 층 시퀀스(9)는 상기 활성 반도체 층 시퀀스(5)의 주 표면(12) 상에서 유지되며, 그리고 - 상기 V-피트(4)들을 완전히 또는 부분적으로 채우는 p형 도핑된 반도체 층(15)을 에피택셜 성장시키는 단계. 또한, 본 발명에서는 상기 방법으로 제조할 수 있는 반도체 칩이 제시된다.
Description
본 발명에서는 방사선 방출 반도체 칩의 제조 방법 및 방사선 방출 반도체 칩이 제시된다.
방사선 방출 반도체 칩의 제조 방법은 예를 들면, 문서 WO 2011/080219호에 제시된다.
본 출원의 과제는 향상된 효율을 갖는 방사 방출 반도체 칩 그리고 이와 같은 반도체 칩의 제조 방법을 제시하는 것이다.
상기 과제들은 청구항 1의 단계들을 갖는 방법 그리고 청구항 9의 특징들을 갖는 방사선 방출 반도체 칩에 의해서 해결된다.
상기 방법 및 반도체 칩의 바람직한 실시 형태들과 개선예들은 각각 종속항들에 제시되어 있다.
방사선 방출 반도체 칩의 제조 방법에서는 먼저 성장 기판이 제공된다. 상기 성장 기판은 예를 들면, 사파이어, SiC, GaN, AlN 또는 규소를 포함하거나 이들 재료 중 하나로 이루어질 수 있다.
본 발명에 따른 방법의 일 실시 형태에 따르면, 성장 기판 상에 버퍼층이 에피택셜 성장된다. 이 경우 상기 버퍼층에는 다수의 V-피트(V-pit)가 형성된다.
예를 들어, 상기 버퍼층은 1㎛ 이상 15㎛ 이하의 두께를 갖는다.
에피택셜 성장 층의 리세스들은 V-피트 또는 V-결함부로 지칭되며, 상기 리세스들은 각뿔(pyramid) 또는 각뿔대(truncated pyramid) 형태로 형성되어 있다. 이 경우 상기 각뿔 또는 각뿔대는 바람직하게는 직선 각뿔 또는 직선 각뿔대로서 형성되어 있다. 상기와 같은 결함부들은 단면도에서 V자 형상을 갖는다. 결함부의 명칭은 상기와 같은 형상으로부터 유래한다. 특히 바람직하게 V-피트는 6각형베이스 면적 및 6개의 패싯(facet)으로 이루어진 측면적(lateral area)을 갖는다. 또한, V-피트들은 예를 들어 12개의 패싯을 갖는 측면적을 가질 수도 있다. V-피트의 패싯 수는 6의 배수가 될 수 있다.
추가 실시 형태에 따르면, V-피트의 패싯은 각각 연속적인 표면뿐만 아니라 서로 각도를 이루는 2개 이상의 표면으로부터 형성되어 있으며, 그 결과 각각의 패싯이 하나 이상의 구부러진 부분을 갖는다. 이러한 V-피트들은 단면도를 갖고, 이 경우 상기 V-피트의 적어도 하나의 레그가 상이한 피치를 갖는 2개 이상의 부분 섹션을 갖는다.
예를 들어, 바람직하게는 최대 개방된 V-피트에서, V-피트들의 베이스 면적은 20㎚ 이상 1000㎚ 이하의 지름을 갖는다.
V-피트의 높이는 바람직하게는 15㎚ 이상 800㎚ 이하, 특히 바람직하게는 100㎚ 이상 400㎚ 이하이다.
본 발명에 따른 방법의 일 실시 형태에 따르면, 방사선 발생 활성 반도체 층 시퀀스는 버퍼층 상에 에피택셜 성장된다. 이 경우 V-피트의 구조물이 상기 활성 반도체 층 시퀀스로 이어진다. 이 경우에는 V-피트의 패싯들이 일반적으로 추가 방사선 발생 활성 반도체 층 시퀀스의 재료에 의해 덮인다. 그러나 V-피트들의 패싯들 상에서 방사선 발생 활성 반도체 층 시퀀스는 버퍼층의 주 표면보다 작은 두께를 갖는다. 예를 들어 V-피트들의 패싯들 상에서 활성 반도체 층 시퀀스는 패싯들의 표면에 수직으로 버퍼층의 주 표면보다 50% 작은 두께를 갖는다. 대안적으로 또는 추가로, 활성 반도체 층 시퀀스는 V-피트들의 패싯들 상에서 계속해서 버퍼층의 주 표면처럼 변경된 조성물을 포함할 수 있다.
또 다른 실시 형태에 따르면, 활성 반도체 층 시퀀스 상에는 추가 층 시퀀스가 에피택셜 성장되고, 상기 추가 층 시퀀스에서는 마찬가지로 V-피트들의 구조물이 계속된다. 이 경우에도 V-피트들의 패싯들은 추가 층 시퀀스의 재료에 의해 덮인다. 그러나 이러한 경우에도 V-피트들의 패싯 상의 추가 층 시퀀스는 바람직하게 활성 반도체 층 시퀀스의 주 표면 상에서보다 현저히 더 작은 두께 및/또는 다른 조성물을 갖는다.
추가 층 시퀀스는 특히 바람직하게는 전자 차단 층 시퀀스로서 형성되어 있다. 바꾸어 말하면 추가 층 시퀀스는 전자에 대한 배리어를 형성하여, 최종 반도체 칩 내에서 전자들이 방사선 발생 층 시퀀스의 추가 층 시퀀스로 손실되는 것을 방지해야 한다.
특히 바람직한 일 실시 형태에 따르면, 다음 단계에서 추가 층 시퀀스는 V-피트들의 패싯들로부터 선택적으로 제거되고, 이 경우 상기 추가 층 시퀀스는 활성 반도체 층 시퀀스의 주 표면 상에서 유지된다. 특히 바람직하게는, 추가 층 시퀀스는 제거 후에도 활성 반도체 층 시퀀스의 주 표면을 완전히 덮는다. 그러나 패싯들로부터 추가 층 시퀀스를 선택적으로 제거할 때, 추가 층 시퀀스의 주 표면을 통해 실질적으로 균일한 재료 제거가 이루어질 수 있다. 특히 바람직하게는 추가 층 시퀀스의 재료가 V-피트의 패싯들로부터 완전히 제거되며, 결국 방사선 발생 활성 반도체 층 시퀀스의 반도체 재료가 노출된다.
다음 단계에서는 p형 도핑된 반도체 층이 에피택셜 성장되는데, 상기 반도체 층은 V-피트를 완전히 또는 부분적으로 채울 수 있다. 이 경우에 p형 도핑된 반도체 층의 재료는 특히 V-피트들 내 활성 반도체 층 시퀀스의 재료와 직접 접촉한다.
이 경우 p형 도핑된 반도체 층은 특히 바람직하게는 추가 시퀀스 층의 주 표면을 완전히 덮고 상기 추가 층 시퀀스로부터 소정의 두께를 형성하도록 에피택셜 성장된다. 예를 들어, p형 도핑된 층은 추가 층 시퀀스의 주 표면으로부터 시작하여, 1㎚ 이상 500㎚ 이하의 두께를 갖는다.
특히 바람직하게 상기 버퍼 층, 방사선 발생 활성 반도체 층 시퀀스, 추가 층 시퀀스 및 p형 도핑된 반도체 층은 질화물 화합물 반도체 재료를 포함하거나 질화물 화합물 반도체 재료로 이루어진다. 질화물 화합물 반도체 재료들은 InxAlyGa1 -X-YN 계통의 재료와 같이 질소를 함유하는 화합물 반도체 재료이며, 이 경우 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1이다. 질화물 화합물 반도체 재료: GaN, InGaN, AlGaN.
일 실시 형태에 따르면 활성 반도체 층 시퀀스는 배리어 층에 의해 서로 분리된 다수의 양자 박막(quantum film)을 갖는다. 바람직하게는 상기 양자 박막들과 배리어 층들은 교대로 배치되어 있다. 특히 바람직하게는 양자 박막들은 InGaN을 포함하거나 InGaN으로 이루어지는 반면, 배리어 층들은 GaN을 포함하거나 GaN으로 이루어진다.
대안적으로 배리어 층들은 AlGaN을 포함하거나 AlGaN으로 이루어질 수도 있다.
양자 박막들은 바람직하게는 예를 들어, 양자 점(quantum dot), 양자 선(quantum wire) 또는 양자 우물(quantum well)과 같은 방사선 발생 양자 구조를 갖는다.
일 실시 형태에 따르면, 추가 층 시퀀스는 교대로 배치된 AlGaN 층들과 InGaN 층들로 또는 교대로 배치된 AlGaN 층들과 GaN 층들로 또는 교대로 배치된 InGaN 층들과 GaN 층들로 형성되어 있다.
본 발명에 따른 방법의 특히 바람직한 실시 형태에 따르면, 추가 층 시퀀스의 두께는 V-피트들의 패싯들 상에서 활성 반도체 층 시퀀스의 주 표면보다 얇게 형성된다. 특히 바람직하게는, V-피트들의 패싯들 상에서의 추가 층 시퀀스는 5㎚ 200㎚의 두께를 갖는다. 활성 반도체 층 시퀀스의 주 표면 상에서, 에피택셜 성장 후 및 선택적 제거 이전에 추가 층 시퀀스는 10㎚ 이상 400㎚ 이하의 두께를 갖는다.
일반적으로 활성 반도체 층 시퀀스의 주 표면과 다른 형태(morphology) 및 표면 재구성을 갖기 때문에, V-피트들의 패싯들 상에서 추가 층 시퀀스를 더 얇게 형성할 수 있다. 예를 들어, 에피택셜 층들은 (0001)-배향을 갖는 사파이어 기판의 주 표면 상에서 성장된다. 이러한 사파이어 기판의 주 표면은 c-표면으로도 지칭된다.
상응하게는, 예를 들어 활성 반도체 층 시퀀스의 주 표면과 같이 그 위에 형성된, 후속 에피택셜 성장 층들의 주 표면은 (0001)-배향된 주 표면을 갖는다. 패싯들의 상이한 형태 및 표면 재구성은 일반적으로 V-피트들의 패싯들 상에서 에피택시(epitaxy) 동안 상기 층 시퀀스의 재료는 활성 반도체 층 시퀀스의 주 표면 상에서보다 얇거나, 그리고/또는 활성 반도체 층 시퀀스의 주 표면 상과 다른 조성물로 형성된다는 사실로 이어진다.
질화물 화합물 반도체 재료에서 (0001)-주 표면은 일반적으로 상기와 같은 반도체 재료의 결정 구조 때문에 극성이다. 이와 같이 성장된 질화물 화합물 반도체 재료에서 V-피트들의 패싯들은 일반적으로 {1-101}-배향을 가지며, 따라서 반극성으로 형성되어 있다.
일 실시 형태에 따르면, 각각의 V-피트는 비극성 또는 반극성 표면에 의해, 바람직하게는 반극성 {10-11}-표면에 의해 형성된 6개의 패싯에 의해 경계가 정해진다.
V-피트들의 패싯들과 주 표면 사이의 형태와 표면 재구성 차이로 인해, V-피트들의 패싯들 상에 제공되는 추가 층 시퀀스의 알루미늄 함량 및/또는 알루미늄 함량은 활성 층 시퀀스의 주 표면 상에 제공되는 추가 층 시퀀스의 알루미늄 함량에 비해 변경되고, 바람직하게는 감소될 수 있다.
예를 들어, V-피트들의 패싯들 상에서의 인듐 함량 값은 0.1% 이상 60% 이하, 바람직하게는 0.5% 이상 10% 이하의 값을 갖는 반면, 활성 반도체 층 시퀀스의 주 표면 상에서 추가 층 시퀀스의 인듐 함량은 바람직하게는 1% 이상 30% 이하의 값을 갖는다.
예를 들어, V-피트들의 패싯들 상에서의 알루미늄 함량 값은 1% 이상 100% 이하, 바람직하게는 5% 이상 25% 이하의 값을 갖는 반면, 활성 반도체 층 시퀀스의 주 표면 상에서 추가 층 시퀀스의 알루미늄 함량은 바람직하게는 1% 이상 100% 이하의 값을 갖는다.
본 발명에 따른 방법의 특히 바람직한 실시 형태에 따르면, 추가 층 시퀀스는 에피택시 반응기 내 원위치에서 에칭에 의해 V 피치들의 패싯들로부터 선택적으로 제거된다. 바꾸어 말하면, 성장된 버퍼층과 성장된 활성 반도체 층 시퀀스뿐 그리고 성장된 추가 층 시퀀스를 갖는 성장 기판은 에피택시 반응기에서 에칭에 의해 제거된다. 특히 바람직하게 이러한 경우 가공품은 에피택시 반응기에서 성장 공정과 에칭 공정 사이에서 유지된다. 이것은 반도체 칩의 제조를 단순화한다.
에칭 공정 동안 에피택시 반응기에서의 추가 층 시퀀스로부터의 재료 제거를 달성하기 위해, 에피택시 반응기에서의 공정 파라미터는 성장 공정과 비교해서 상응하여 변경된다. 예를 들어, 에칭 동안의 수소 함량은 에피택시 반응기 내에서 에피택셜 성장 동안 수소 함량보다 증가된다. 예를 들어, 에피택시 반응기 내에서 에피택셜 성장 동안 수소 함량은 O 이상 (수소에 상응하지 않는) 혼합물(hybrid)의 합의 4배 이상의 값을 갖는 반면, 에칭 동안 에피택셜 반응기 내에서 수소 함량은 0 내지 (수소에 상응하지 않는) 혼합물의 합의 적어도 1/10의 값을 갖는다.
질화물 화합물 반도체 재료들의 에피택셜 증착을 위해 에피택시 반응기 내에는 일반적으로 가스 형태의 전구체 재료들이 있으며, 이러한 전구체 재료 중 하나의 전구체 재료는 질소를 포함하고, 또 다른 전구체 재료는 예를 들면, 갈륨, 알루미늄 또는 인듐과 같은 주기율표의 Ⅲ 족 원소를 포함한다. 본 발명에 따른 방법의 일 실시예에 따르면, 에칭 공정 동안 Ⅲ 족 원소에 대한 질소 비율은 성장 공정에 비해 감소된다. 예를 들어, 에피택셜 공정 동안 표면 상에서 성장에 사용될 수 있는 Ⅲ 족 원소에 대한, 성장에 사용될 수 있는 질소 비율은 0.2 이상, 바람직하게는 1 이상의 값을 갖는 반면, 에칭 동안 질소는 1 이하, 바람직하게는 0.1 이상의 값을 갖는다.
온도 및 압력 매칭 또한, 성장 대신에 추가 층 시퀀스의 제거가 이루어지는 방식으로 에피택시 반응기 내에서의 조건들을 변경할 수 있다.
또한, 추가 층 시퀀스에서 V-피트들의 개구들의 가장자리에 바로 인접하는 추가 층 시퀀스의 영역들은 상기 추가 층 시퀀스의 선택적인 제거 동안 상기 V-피트들의 반도체 패싯들로부터 비스듬하게 제거될 수 있으며, 그 결과 추가 층 시퀀스에 의해 형성된 영역에서 상기 V-피트들의 패싯들이 나머지 패싯보다 활성 반도체 층 시퀀스의 주 표면의 법선에 대해 더 큰 경사를 갖는다.
일 실시 형태에 따르면, 방사선 방출 반도체 칩은 에피택셜 성장 기판, 활성 방사선 발생 층 시퀀스 및 추가 층 시퀀스를 포함한다.
또한, 반도체 칩은 바람직하게는 p형 도핑된 반도체 층을 포함하며, 이 경우 다수의 V-피트는 추가 층 시퀀스로부터 시작하여, 추가 층 시퀀스와 방사선 발생 반도체 층 시퀀스에 걸쳐 연장된다. 이 경우 V-피트들은 추가 층 시퀀스로부터 시작하여 방사선 발생 층 시퀀스를 관통하여 점점 가늘어진다.
이 경우 p형 도핑된 반도체 층의 재료는 V-피트들을 특히 바람직하게는 완전히 또는 부분적으로 채우고, 상기 V-피트들의 패싯들 상에서 방사선 발생 반도체 층 시퀀스와 직접 접촉한다.
특히 바람직하게는, 버퍼층이 에피택셜 성장되는 성장 기판의 주 표면은 구조화되어 있다. 이와 같은 성장 기판의 구조화는 예를 들면, 돔형의 둥근 천장부로서 형성된 구조물 요소를 포함할 수 있다. 상기 돔형의 둥근 천장부들은 가장 바람직하게는 0.4㎛ 이상 3.9㎛ 이하의 지름을 갖는 베이스를 갖는다. 둥근 천장부들의 높이는 특히 바람직하게는 0.5㎛ 내지 3㎛이다.
반도체 칩의 특히 바람직한 일 실시 형태에 따르면, 버퍼층은 적어도 활성 반도체 층 시퀀스에 인접한 영역에서 n형으로 도핑되어 형성되어 있다.
본 출원의 아이디어는, 일반적으로 p형 도핑된 층과 방사선 발생 반도체 층 시퀀스 사이에서 전자를 차단하기 위해 배치되어 있고, 또한 정공들의 주입을 방지하는 추가 층 시퀀스를 V-피트들의 패싯들로부터 완전히 제거하고, 따라서 p형 도핑된 반도체 층으로부터 방사선 발생 영역으로의 정공들의 향상된 주입을 가능하게 하는 것이다. 따라서 활성 반도체 층 시퀀스의 양자 박막들에는 그들의 메인 연장 방향에 수직으로 균일하게 정공들이 공급된다. 특히, p형 도핑된 층에 대해 더 큰 간격을 갖는 양자 박막들에는 정공들이 더욱 양호하게 공급된다. 이러한 방식으로, 반도체 칩의 특정 방사선 수율을 달성하기 위해 필요한 전류 밀도가 유리하게 감소된다. 특히, 개별 양자 박막들의 전류 밀도가 감소되어, 공칭 전류에서 활성 방사선 발생 반도체 층 시퀀스의 전하 캐리어의 비-방사 손실 공정의 확률이 감소된다. 상기 공칭 전류는 예를 들어, 적어도 5 A/cm2의 전류 밀도를 갖는다. 이는 반도체 칩의 효율을 증가시킨다.
또한, V-피트들의 패싯들로부터 추가 층 시퀀스를 제거하면, 양자 우물에 정공들을 주입하기 위한 직렬 저항이 낮아지고 결과적으로 순방향 전압이 낮아진다.
본 발명에서 방법과 관련하여서만 설명된 특징들 및 실시 형태들은 기술적으로 의미가 있는 한, 반도체 칩에도 형성될 수 있으며, 그 반대로도 가능하다.
본 발명의 바람직한 추가 실시 형태들 및 개선예들은 도면과 관련하여 하기에 기술되는 실시예들로부터 드러난다.
도 1 내지 6의 개략적인 단면도들을 참조하여서는 방법 실시예들이 상세하게 설명된다.
도 7은 일 실시예에 따른 반도체 칩의 개략적인 단면도를 도시한다.
도 8은 추가 층 시퀀스의 에칭된 표면의 원자간력 현미경(scanning force microscope) 사진의 개략도를 예시로 도시한다.
도 9는 라인 AA'를 따라 도 8의 사진의 높이 프로파일을 예로서 도시한다.
도 1 내지 6의 개략적인 단면도들을 참조하여서는 방법 실시예들이 상세하게 설명된다.
도 7은 일 실시예에 따른 반도체 칩의 개략적인 단면도를 도시한다.
도 8은 추가 층 시퀀스의 에칭된 표면의 원자간력 현미경(scanning force microscope) 사진의 개략도를 예시로 도시한다.
도 9는 라인 AA'를 따라 도 8의 사진의 높이 프로파일을 예로서 도시한다.
도면들에서 동일한, 동일한 형태의 또는 동일하게 작용을 하는 요소들에는 동일한 도면 부호가 제공되었다. 도면들 그리고 도면들에 도시된 요소들의 상호 크기 비율은 척도에 맞는 것으로 간주될 수 없다. 오히려 개별 요소들은 개관을 명확히 할 목적으로 그리고/또는 이해를 도울 목적으로 과도하게 크게 도시될 수 있다.
도 1 내지 도 6의 실시예에 따른 방법의 제1 단계에서는 예를 들어, 사파이어로 이루어진 성장 기판(1)이 제공된다(도 1). 사파이어 기판(1)의 제1 주 표면은 상세 설명의 일반적인 부분에 이미 설명된 바와 같이, 예를 들면, 돔형 구조물 요소(2)들로 구조화되어 있다.
도 2에 개략적으로 도시된 다음 단계에서는, 성장 기판(1) 상에 버퍼층(3)이 에피택셜 증착된다. 본 경우 상기 버퍼층(3)은 GaN을 포함하거나 또는 GaN으로 형성되어 있다. 버퍼층(3) 내에는, 에피택셜 성장 동안 다수의 V-피트(4)들이 형성된다. 개관의 용이함을 위해, 도 2에는 단 하나의 V-피트(4)가 단면도로 예시적으로 도시되어 있다.
이 경우 버퍼층(3)은 적어도 성장 기판(1)으로부터 떨어져서 마주보는 영역에서 n형으로 도핑되어 형성되어 있다. V-피트(4)들은 버퍼층(3)을 통해 성장 기판(1)까지 연장될 수 있거나, 또는 이 경우 도 2에 개략적으로 도시된 바와 같이 버퍼층(3)의 부분 영역만을 관통할 수 있다.
다음 단계에서는, 방사선 발생 활성 반도체 층 시퀀스(5)가 버퍼층(3) 상에 에피택셜 증착된다(도면에 도시되지 않음). 이 경우 상기 방사선 발생 반도체 층 시퀀스(5)는 교대로 배치된 배리어 층(6)들과 양자 박막(7)들로 형성되어 있다. 이때 상기 배리어 층(6)들은 GaN, AlGaN으로의 InGaN 또는 AlInGaN으로 형성되어 있거나 이들 재료 중 하나를 포함하고, 반면에 상기 양자 박막(7)들은 InGaN을 포함하거나 InGaN으로 이루어진다.
활성 방사선 발생 반도체 층 시퀀스(5)의 에피택셜 성장 동안 V-피트(4)들은 방사선 발생 반도체 층 시퀀스(5) 내로 제공된다. 이 경우 V-피트들의 패싯(8)들은 마찬가지로 활성 반도체 층 시퀀스(5)의 양자 박막(6)들과 배리어 층(7)들로 완전히 덮인다.
도 3에 개략적으로 도시된 후속 단계에서는, 추가 층 시퀀스(9)가 방사선 발생 반도체 층 시퀀스(5) 상에 에피택셜 증착된다. 이 경우 상기 추가 층 시퀀스(5)는 교대로 배치된 AlGaN 층(10)들과 InGaN 층(11)들로 형성되어 있다. AlGaN 또는 InGaN 층들(11) 대신에, GaN 층들도 사용될 수 있다. 이 경우 추가 층 시퀀스(9)는 전자 차단 층 시퀀스이다.
추가 층 시퀀스(9)도 마찬가지로 에피택셜 성장 동안 V-피트(4)들의 패싯(8)들 상에 증착된다. 그러나 상기 추가 층 시퀀스(9)는 V-피트(4)들의 패싯(8)들에서 상대적으로 낮은 알루미늄 함량뿐만 아니라 활성 방사선 발생 반도체 층 시퀀스(5)의 주 표면(12) 상에서보다 작은 두께를 가질 수 있다.
도 4에 개략적으로 도시된 후속 단계에서는, 추가 층 시퀀스(9)가 V-피트(4)들의 패싯(8)들로부터 다시 제거되고, 반면에 추가 층 시퀀스(9)는 방사선 발생 반도체 층 시퀀스(5)의 주 표면(12) 상에서 유지된다. 이 경우 방사선 발생 반도체 층 시퀀스(5)의 주 표면(12) 상에서 추가 층 시퀀스(9)의 두께가 감소할 수 있다
V-피트(4)들의 패싯(8)들로부터의 추가 층 시퀀스(9) 제거는 예를 들면, 반응기에서 공정 파라미터들을 변경하여 에피택시 반응기 내 원위치에서 이루어질 수 있다.
계속해서 도 5에 도시 한 바와 같이, 추가 층 시퀀스(9) 내에 있는 V-피트(4)들의 개구의 가장자리에 직접 인접하는 추가 층 시퀀스(9)의 영역(13)들은 V-피트(4)들의 패싯(8)들로부터 추가 층 시퀀스를 선택적으로 제거할 때 상당히 제거될 수 있으며, 그 결과 추가 층 시퀀스(9)에 형성된 영역(14) 내에서 V-피트(4)들의 패싯(8)들이 활성 반도체 층 시퀀스(5)의 주 표면(12)의 법선에 대해 패싯의 나머지보다 큰 경사를 갖는다.
도 6에 개략적으로 도시된 다음 단계에서는 p형 도핑된 반도체 층(15)이 추가 반도체 층 시퀀스(9) 상에 에피택셜 성장된다. 이 경우 상기 p형 도핑된 반도체 층(15)은 V-피트(4)들을 완전히 채운다. 추가 층 시퀀스(9)의 재료가 V-피트(4)들의 패싯(8)으로부터 제거되었으므로, 이 경우 상기 p형 도핑된 반도체 층(15)의 재교가 방사선 발생 반도체 층 시퀀스(5)와 직접 접촉한다. 계속해서 p형 도핑된 반도체 층(15)은 방사선 발생 층 시퀀스(5) 위에서 소정의 두께를 갖는다.
도 7의 실시예에 따른 반도체 칩은 예를 들어 사파이어로 형성된 성장 기판(1)을 갖는다. 전술한 바와 같이 구조화되어 형성될 수 있는 상기 성장 기판(1)의 주 표면(16) 상에는 GaN을 포함하는 버퍼층(3)이 적용된다. 상기 버퍼층(3)은 적어도 성장 기판(1)의 주 표면(16)으로부터 떨어져서 마주보는 영역 내에 n형으로 도핑되어 형성된다.
버퍼층(3) 상에는 교대로 배치된 양자 박막(6)들과 배리어 층(7)들을 갖는 방사선 발생 활성 반도체 층 시퀀스(5)가 형성되어 있다. 상기 배리어 층(7)들은, 예를 들면 GaN으로 형성되어 있고, 반면에 상기 양자 박막(6)들은 InGaN으로 형성되어 있다.
활성 방사선 발생 반도체 층 시퀀스(5) 추가 층 시퀀스(9)가 배치되어 있으며, 상기 추가 층 시퀀스는 교대되는 AlGaN 층(10)들과 InGaN 또는 GaN 층(11)들로 형성되어 있다.
도 7의 실시예에 따른 반도체 칩은 다수의 V-피트(4)들 및 p형 도핑된 반도체 층(15)을 포함하며, 이때 상기 p형 도핑된 반도체 층의 재료는 상기 V-피트(4)들을 완전히 채운다. V-피트(4)들은 이 경우 추가 층 시퀀스(9) 및 방사선 발생 층 시퀀스(5)를 완전히 관통하고, 버퍼층(3)을 부분적으로 관통하며, 이 경우 상기 V-피트(4)들의 패싯들은 상기 p형 도핑된 층(15)으로부터 버퍼층(3)으로 갈수록 각각 연속적으로 가늘어진다.
이 경우 p형 도핑된 반도체 층(15)의 재료는 V-피트(4)들의 패싯(8)들 상에서 방사선 발생 반도체 층 시퀀스(5)와 직접 접촉한다. 도 7의 화살표는 정공(+)들을 갖는 활성 반도체 층 시퀀스(5) 내에서 p형 도핑된 층(15)으로부터 양자 박막(6)들의 공급 개선을 개략적으로 상징한다.
도 8은 예시적으로 다수의 V-피트(4) 영역에서 추가 층 시퀀스(9)의 표면의 원자간력 현미경 사진을 개략도로 도시하고, 반면에 도 9는 예시적으로 도 8의 라인 AA'를 따라 취해진 높이 프로파일을 나타낸다. 이 경우 도 8의 화살표는 도 9의 높이 프로파일의 화살표와 같이 원자간력 현미경 사진의 표면 상의 동일한 위치를 나타낸다. 이때 도 8의 사진에서 둥근 원으로 표시된 영역은 이미 도 5를 참조하여 설명된 바와 같이 V-피트(4) 주변에서 층 시퀀스(9)의 측면 제거 영역들을 도시한다.
본 출원서는 독일 출원 DE 102016103346.4호의 우선권을 주장하며, 상기 우선권 문서의 공개 내용은 인용의 방식으로 본 출원서에 포함된다.
본 발명은 실시예들에 기초한 상기 설명에 의해 제한되는 것은 아니다. 오히려 본 발명은 각각의 새로운 특징뿐만 아니라 특히 청구항들의 특징들의 각각의 조합을 내포하는 각각의 특징 조합을 포함하며, 이는 비록 상기 특징들 또는 상기 조합 자체가 청구의 범위 또는 실시예에 명시되어 있지 않더라도 마찬가지다.
1: 성장 기판
2: 구조물 요소
3: 버퍼층
4: V-피트
5: 방사선 발생 반도체 층 시퀀스
6: 양자 박막
7: 배리어 층
8: V-피트의 패싯
9: 추가 층 시퀀스
10: AlGaN 층
11: InGaN 층
12: 활성 층 시퀀스의 주 표면
13: 추가 층 시퀀스의 영역
14: 패싯의 영역
15: p형 도핑된 반도체 층
16: 기판의 주 표면
+: 정공
2: 구조물 요소
3: 버퍼층
4: V-피트
5: 방사선 발생 반도체 층 시퀀스
6: 양자 박막
7: 배리어 층
8: V-피트의 패싯
9: 추가 층 시퀀스
10: AlGaN 층
11: InGaN 층
12: 활성 층 시퀀스의 주 표면
13: 추가 층 시퀀스의 영역
14: 패싯의 영역
15: p형 도핑된 반도체 층
16: 기판의 주 표면
+: 정공
Claims (13)
- - 성장 기판(1)을 제공하는 단계,
- 상기 성장 기판(1) 상에 버퍼층(3)을 에피택셜 성장시키는 단계, 이때 상기 버퍼층(3) 내에는 다수의 V-피트(V-pit)(4)가 형성되고,
- 상기 버퍼층(3) 상에 방사선 발생 활성 반도체 층 시퀀스(5)를 에피택셜 성장시키는 단계, 이때 상기 V-피트들의 구조물은 상기 활성 반도체 층 시퀀스(5)로 이어지며,
- 상기 활성 반도체 층 시퀀스(5) 상에 추가 층 시퀀스(9)를 에피택셜 성장시키는 단계, 이때 상기 V-피트(4)들의 구조물은 상기 추가 층 시퀀스(9)로 이어지고,
- 상기 V-피트(4)들의 패싯(facet)(8)들로부터 상기 추가 층 시퀀스(8)를 선택적으로 제거하는 단계, 이때 상기 추가 층 시퀀스(9)는 상기 활성 반도체 층 시퀀스(5)의 주 표면(12) 상에서 유지되며, 그리고
- 상기 V-피트(4)들을 완전히 또는 부분적으로 채우는 p형 도핑된 반도체 층(15)을 에피택셜 성장시키는 단계를 포함하는,
방사선 방출 반도체 칩의 제조 방법. - 제1항에 있어서,
- 상기 활성 반도체 층 시퀀스(5)가 배리어 층(7)들에 의해 서로 분리된 다수의 양자 박막(quantum film)(6)을 포함하고, 그리고
- 상기 양자 박막(6)들이 InGaN을 포함하고, 상기 배리어 층(7)들이 GaN 또는 AlGaN을 포함하는,
방사선 방출 반도체 칩의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 추가 층 시퀀스(9)가 상기 V-피트(4)들의 패싯(8)들로부터 완전히 제거되어 상기 p형 도핑된 반도체 층(15)이 상기 패싯(8)들 상에서 상기 활성 반도체 층 시퀀스(5)와 직접 접촉하는,
방사선 방출 반도체 칩의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 추가 층 시퀀스(9)가 교대로 배치된 AlGaN 층(10)들과 InGaN 층(11)들로 형성되거나, 또는 교대로 배치된 AlGaN 층들과 교대로 배치된 InGaN 층들과 GaN 층들로 이루어진 GaN 층들로 형성된,
방사선 방출 반도체 칩의 제조 방법. - 제4항에 있어서,
상기 V-피트(4)들의 패싯(8)들 상에서 상기 추가 층 시퀀스(9)의 두께가 상기 활성 반도체 층 시퀀스(5)의 주 표면(12)보다 얇게 형성된,
방사선 방출 반도체 칩의 제조 방법. - 제4항 또는 제5항에 있어서,
상기 V-피트(4)들의 패싯(8)들 상에 제공되는 추가 층 시퀀스(9)의 알루미늄 함량 및/또는 인듐 함량이 상기 활성 반도체 층 시퀀스(5)의 주 표면(12) 상에 제공되는 추가 층 시퀀스(9)의 알루미늄 함량 및/또는 인듐 함량에 비해 낮아지는,
방사선 방출 반도체 칩의 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
에피택시 반응기 내 원위치에서 에칭에 의해 상기 추가 층 시퀀스(9)가 상기 V-피트(4)들의 패싯(8)들로부터 제거되는,
방사선 방출 반도체 칩의 제조 방법. - 제7항에 있어서,
상기 에칭 공정 동안의 수소 함량이 상기 에피택시 반응기 내에서 에피택셜 성장 공정 동안 수소 함량에 비해 증가되는,
방사선 방출 반도체 칩의 제조 방법. - - 에피택셜 성장 기판(1),
- 활성 방사선 발생 층 시퀀스(5),
- 상기 방사선 발생 층 시퀀스(5) 상의 추가 층 시퀀스(9), 및
- p형 도핑된 반도체 층(15)을 포함하고, 이때
- 다수의 V-피트(4)는 상기 추가 층 시퀀스(9)로부터 시작하여 추가 층 시퀀스(9)와 방사선 발생 층 시퀀스(9)에 걸쳐 연장되고, 상기 추가 층 시퀀스(9)로부터 시작하여 상기 방사선 발생 층 시퀀스(5)를 관통하여 점점 가늘어지며, 그리고
- 상기 p형 도핑된 반도체 층(15)의 재료가 V-피트(4)들을 완전히 또는 부분적으로 채우고, 상기 V-피트(4)들의 패싯(8)들 상에서 상기 방사선 발생 반도체 층 시퀀스(5)와 직접 접촉하는,
방사선 방출 반도체 칩. - 제9항에 있어서,
상기 버퍼층(3)이 에피택셜 성장되는 성장 기판(1)의 주 표면(16)이 구조화된,
방사선 방출 반도체 칩. - 제9항 또는 제10항에 있어서,
상기 성장 기판(1)이 사파이어, SiC, GaN, AlN 또는 규소를 포함하는
방사선 방출 반도체 칩. - 제9항 내지 제11항 중 어느 한 항에 있어서,
- 각각의 V-피트(4)가 6의 배수에 이르는 개수의 패싯(8)들에 의해 제한되고, 그리고
- 각각의 패싯(8)들이 비극성 또는 반극성 표면으로 형성된,
방사선 방출 반도체 칩. - 제9항 내지 제12항 중 어느 한 항에 있어서,
상기 버퍼층(3)이 적어도 상기 활성 반도체 층 시퀀스(5)에 인접하는 영역에서 n형으로 도핑되어 형성된,
방사선 방출 반도체 칩.
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