KR102335105B1 - 발광 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 발광 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재되고 다수의 V-피트를 갖는 활성층을 포함하는 발광 소자가 제공된다. 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 상기 V-피트와 실질적으로 동일한 크기와 모양의 V-피트를 갖는 막질 개선층이 더 포함되고, 상기 막질 개선층은 Al 또는 In을 포함하는 III족-V족 반도체층이다. 본 발명의 발광 소자는 막질 특성이 개선되어 발광 특성이 개선되는 효과가 있다.

Description

발광 소자 및 그의 제조 방법{Light emitting device and method of fabricating the same}
본 발명은 발광 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 막질 특성이 개선되어 발광 특성이 개선된 발광 소자 및 그의 제조 방법에 관한 것이다.
반도체 발광 소자는 전류가 가해지면 제1 및 제2 도전형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광 소자는 필라멘트에 기초한 발광 소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 최근에는, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 Ⅲ족 질화물 반도체가 각광을 받고 있다.
이러한 반도체 발광 소자의 경우, 일반적으로, 제1 및 제2 도전형 반도체층 사이에 활성층이 배치된 구조가 이용된다. 활성층을 성장시킬 때 입자의 뭉침 현상 등 활성층의 막질 저하가 생긴다면 발광 소자의 광 특성이 저하될 수 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 막질 특성이 개선되어 발광 특성이 개선된 발광 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 막질 특성이 개선되어 발광 특성이 개선된 발광 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재되고 다수의 V-피트(pit)를 갖는 활성층을 포함하는 발광 소자를 제공한다. 여기서, 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 상기 V-피트와 실질적으로 동일한 크기와 모양의 V-피트를 갖는 막질 개선층이 더 포함되고, 상기 막질 개선층은 Al 또는 In을 포함할 수 있다.
특히, 상기 막질 개선층은 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)일 수 있다. 또한, 상기 막질 개선층은 상기 제1도전형 반도체층과 상기 활성층 사이에 배치될 수 있다. 또한, 상기 막질 개선층 내의 Al의 농도는 실질적으로 일정할 수 있다.
또, 상기 V-피트 외부의 평탄면에 있어서, 상기 막질 개선층과 상기 제1도전형 반도체층의 계면에서의 상기 제1도전형 반도체층의 표면의 조도(roughness)에 비하여, 상기 제1도전형 반도체층이 위치하는 쪽의 반대쪽의 상기 막질 개선층의 표면의 조도가 실질적으로 더 작을 수 있다. 특히, 원자힘 현미경(atomic force microscope, AFM)으로 측정하였을 때, 상기 제1도전형 반도체층이 위치하는 쪽의 반대 쪽의 상기 막질 개선층의 표면의 조도는 상기 막질 개선층과 상기 제1도전형 반도체층의 계면에서의 상기 제1도전형 반도체층의 표면의 조도의 60% 이하일 수 있다.
또, 상기 제1도전형 반도체층과 상기 막질 개선층 사이에 V-피트 생성층을 더 포함할 수 있다. 이 때, 상기 막질 개선층은 상기 V-피트 생성층과 상기 활성층 사이에 위치할 수 있다.
또, 상기 V-피트 생성층은 상기 활성층의 다수의 V-피트를 가져오도록 하는 다수의 V-피트들을 갖고, 상기 막질 개선층은 상기 V-피트 생성층의 상부 표면을 따라 제공될 수 있다. 상기 막질 개선층은 상기 V-피트 생성층의 V-피트의 적어도 일부를 채울 수 있다. 또, 상기 막질 개선층과 상기 활성층 사이에 초격자층이 더 포함될 수 있다.
또한, 상기 막질 개선층의 V-피트는 상기 V-피트 생성층의 V-피트 내로 리세스되고, 상기 초격자층은 상기 막질 개선층의 V-피트 내로 리세스되는 V-피트를 가질 수 있다. 또, 상기 활성층의 V-피트는 상기 초격자층의 V-피트 내로 리세스될 수 있다.
또, 상기 발광 소자는 상기 막질 개선층이 GaN 층과 MxGa1 - xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 또는 상기 발광 소자는 상기 막질 개선층이 GaN와 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자 층을 가질 수 있다.
선택적으로, 상기 막질 개선층은 상기 활성층과 상기 제2도전형 반도체층 사이에 배치될 수 있다. 이 때, 상기 막질 개선층의 V-피트가 상기 제2도전형 반도체층에 의하여 매립될 수 있다.
이 때, 상기 활성층과 상기 제1도전형 반도체층 사이에 초격자층을 더 포함하고, 상기 활성층의 V-피트는 상기 초격자층의 내부까지 연장될 수 있다.
본 발명의 다른 태양은, 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재되는 활성층을 포함하는 발광 소자를 제공한다. 이 때, 상기 발광 소자는 상기 제1도전형 반도체층과 상기 활성층 사이에 V-피트 생성층을 더 포함하고, 상기 V-피트 생성층은 상기 활성층을 향하는 쪽의 표면에 Al의 농도가 증가된 영역을 갖는다.
이 때, 상기 V-피트 생성층은 GaN층이고, 상기 Al의 농도가 증가된 영역은 AlxGa1-xN(여기서, 0.01≤x≤0.3)의 조성을 갖는다. 특히, 상기 Al의 농도가 증가된 영역의 두께는 상기 V-피트 생성층의 두께의 약 5% 내지 약 20%일 수 있다.
본 발명의 다른 태양은 패키지 기판; 상기 인쇄 회로 기판 위에 실장된, 위에서 설명한 상기 발광 소자; 상기 발광 소자를 봉지하는 봉지재를 포함하는 발광 패키지를 제공한다.
본 발명은 두 번째 기술적 과제를 이루기 위하여 기판 위에 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 V-피트를 갖는 V-피트 생성층을 형성하는 단계; 상기 V-피트 생성층 위에 막질 개선층을 형성하는 단계; 상기 막질 개선층 상부에 활성층을 형성하는 단계; 및 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하는 발광 소자의 제조 방법을 제공한다.
상기 막질 개선층을 형성하는 단계는, 상기 V-피트 생성층을 형성하는 단계에 비하여 증착 온도를 약 100℃ 내지 약 150℃ 승온시키는 단계; 및 M 전구체(여기서, M은 Al 또는 In)를 추가 공급하는 단계를 포함할 수 있다.
선택적으로, 상기 막질 개선층을 형성하는 단계는, 상기 V-피트 생성층을 형성하는 단계에 비하여 증착 온도를 약 100℃ 내지 약 150℃ 승온시키는 단계; M 전구체(여기서, M은 Al 또는 In)를 추가 공급하는 단계; 및 상기 M 전구체의 추가 공급을 중단하는 단계를 포함할 수 있다. 이 때, 상기 M 전구체(여기서, M은 Al 또는 In)를 추가 공급하는 단계; 및 상기 M 전구체의 추가 공급을 중단하는 단계는 원하는 두께의 막질 개선층이 얻어질 때까지 반복될 수 있다.
본 발명의 발광 소자는 막질 특성이 개선되어 발광 특성이 개선되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 나타낸 측단면도이다.
도 2a, 도 3a, 및 도 4a는 본 발명의 상이한 실시예들에 따른 발광 소자들을 나타낸 측단면도들이다.
도 2b, 도 3b, 및 도 4b는 각각 도 2a, 도 3a, 및 도 4a의 B 부분을 상세하게 나타낸 부분 상세도들이다.
도 5 및 도 6은 본 발명의 상이한 실시예들에 따른 발광 소자를 나타낸 측단면도들이다.
도 7은 본 발명의 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 흐름도이다.
도 8 및 도 9는 본 발명의 상이한 실시예들에 따른 막질 개선층의 제조 방법을 더욱 상세하게 나타낸 흐름도들이다.
도 10은 활성층을 형성하기 직전에 초격자층을 형성하는 단계를 더 포함하는 경우를 나타내는 흐름도이다.
도 11a 내지 도 11f는 상기 제조 방법에 따라 제조되는 발광 소자를 나타낸 측단면도들이다.
도 12는 실시예 1, 비교예 1 및 2의 구조물의 상부 표면의 조도를 측정한 결과를 나타낸 그래프이다.
도 13 및 도 14는 본 발명의 상이한 실시예들에 따른 발광 패키지를 나타낸 측단면도들이다.
도 15는 본 발명의 기술적 사상에 의한 실시예에 따른 발광 소자에서 방사되는 광에 대한 색온도 스펙트럼을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 기술적 사상에 의한 실시예에 따른 발광 소자에 사용될 수 있는 양자점(QD) 구조를 예시적으로 보여주는 도면이다.
도 17은 본 발명의 기술적 사상에 의한 실시예에 따른 발광 소자에 있어서, 청색 발광 소자를 사용한 백색 발광 장치의 응용 분야별 형광체 종류를 예시적으로 보여준다.
도 18 및 도 19는 본 발명의 실시예에 의한 발광 소자를 이용한 조명 시스템이 적용되는 홈 네트워크의 예를 보여준다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 발광 소자(100)를 나타낸 측단면도이다.
도 1을 참조하면, 기판(101) 위에 제1도전형 반도체층(110), V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 활성층(150) 및 제2도전형 반도체층(160)이 순차 적층된 발광 소자(100)가 제공된다. 여기서, 상기 제1도전형 반도체층(110), V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 활성층(150) 및 제2도전형 반도체층(160)은 발광 적층체로 통칭될 수 있다.
상기 기판(101)은 제1도전형 반도체층(110)의 하부에 배치되어 상기 제1도전형 반도체층(110)을 지지할 수 있다. 상기 기판(101)은 상기 제1도전형 반도체층(110)으로부터 열을 전달받을 수 있으며, 전달받은 열을 외부로 방출할 수 있다. 또한, 상기 기판(101)은 광투과적 성질을 가질 수 있다. 상기 기판(101)은 광투과성 물질을 사용하거나 또는 일정 두께 이하로 형성하는 경우 광투과적 성질을 가질 수 있다. 상기 기판(101)은 광추출 효율을 증대시키기 위하여 상기 제1도전형 반도체층(110)보다 작은 굴절률을 가질 수 있다.
상기 기판(101)으로는 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 상기 기판(101)은 사파이어 (Al2O3), 질화갈륨 (GaN), 실리콘(Si), 저매늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘저매늄(SiGe), 실리콘카바이드 (SiC), 산화 갈륨 (Ga2O3), 산화리튬갈륨 (LiGaO2), 산화리튬알루미늄 (LiAlO2), 또는 산화마그네슘알루미늄 (MgAl2O4)일 수 있다. GaN 물질의 에피성장을 위해서는 동종 기판인 GaN 기판이 좋으나, GaN 기판은 그 제조상의 어려움으로 생산단가가 높은 문제가 있다.
이종 기판으로는 사파이어, 실리콘 카바이드(SiC), 실리콘 기판 등이 주로 사용되고 있으며. 가격이 비싼 실리콘 카바이드 기판에 비해 사파이어 또는 실리콘 기판이 더 많이 활용되고 있다. 이종 기판을 사용할 때는 기판 물질과 박막 물질 사이의 격자상수의 차이로 인해 전위(dislocation) 등 결함이 증가한다. 또한, 기판 물질과 박막 물질 사이의 열팽창계수의 차이로 인해 온도 변화시 휨이 발생하고, 휨은 박막 균열(crack)의 원인이 된다. 기판(101)과 GaN계인 제1도전형 반도체층(110) 사이의 버퍼층(102)을 이용해 이러한 문제를 감소시킬 수도 있다.
상기 기판(101)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝하는 경우도 있다.
예를 들어, 사파이어 기판인 경우는 레이저를 기판을 통해 반도체층과의 계면에 조사하여 기판을 분리할 수 있으며, 실리콘이나 실리콘 카바이드 기판은 연마(polishing)/에칭 등의 방법에 의해 제거할 수 있다.
또한, 상기 기판 제거 시에는 다른 지지 기판을 사용하는 경우가 있으며 지지 기판은 원 성장 기판의 반대쪽에 LED 칩의 광효율을 향상시키기 위해서, 반사 금속을 사용하여 접합하거나 반사구조를 접합층의 중간에 삽입할 수 있다.
기판 패터닝은 기판의 주면(표면 또는 양쪽면) 또는 측면에 LED 구조 성장 전 또는 후에 요철 또는 경사면을 형성하여 광 추출 효율을 향상시킨다. 패턴의 크기는 5nm ~ 500㎛ 범위에서 선택될 수 있으며 규칙 또는 불규칙적인 패턴으로 광 추출 효율을 좋게 하기 위한 구조면 가능하다. 모양도 기둥, 산, 반구형, 다각형 등의 다양한 형태를 채용할 수 있다.
상기 사파이어 기판의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001과 4.758이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로서 주로 사용된다.
상기 기판의 다른 물질로는 Si 기판을 들 수 있으며, 대구경화에 보다 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다. (111)면을 기판 면으로 갖는 Si 기판이 GaN와의 격자 상수의 차이가 17% 정도로 격자 상수의 차이로 인한 결정 결함의 발생을 억제하는 기술이 필요하다. 또한, 실리콘과 GaN 간의 열팽창률의 차이는 약 56%정도로, 이 열팽창률 차이로 인해서 발생한 웨이퍼 휨을 억제하는 기술이 필요하다. 웨이퍼 휨으로 인해, GaN 박막의 균열을 가져올 수 있고, 공정 제어가 어려워 동일 웨이퍼 내에서 발광 파장의 산포가 커지는 등의 문제를 발생시킬 수 있다.
상기 실리콘(Si) 기판은 GaN계 반도체에서 발생하는 빛을 흡수하여 발광소자의 외부 양자 효율이 낮아지므로, 필요에 따라 상기 기판을 제거하고 반사층이 포함된 Si, Ge, SiAl, 세라믹, 또는 금속 기판 등의 지지 기판을 추가로 형성하여 사용할 수 있다.
상기 Si 기판과 같이 이종 기판 상에 GaN 박막을 성장시킬 때, 기판 물질과 박막 물질 사이의 격자 상수의 불일치로 인해 전위(dislocation) 밀도가 증가하고, 열팽창 계수 차이로 인해 균열(crack) 및 휨이 발생할 수 있다. 발광 적층체의 전위 및 균열을 방지하기 위한 목적으로 기판(101)과 발광 적층체 사이에 버퍼층(102)이 배치될 수 있다. 상기 버퍼층(102)은 활성층 성장시 기판의 휘는 정도를 조절해 웨이퍼의 파장 산포를 줄이는 기능도 한다.
상기 버퍼층(102)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1), 특히 GaN, AlN, AlGaN, InGaN, 또는 InGaNAlN를 사용할 수 있으며, 필요에 따라 ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 사용할 수 있다. 또한, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
Si 기판은 GaN와 열팽창 계수 차이가 크기 때문에, 실리콘 기판에 GaN계 박막 성장시, 고온에서 GaN 박막을 성장시킨 후, 상온으로 냉각시 기판과 박막 간의 열팽창 계수의 차이에 의해 GaN 박막에 인장 응력이 가해져 균열이 발생하기 쉽다. 균열을 막기 위한 방법으로 성장 중에 박막에 압축 응력이 걸리도록 성장하는 방법을 이용해 인장 응력을 보상한다.
실리콘(Si)은 GaN와의 격자 상수 차이로 인해, 결함 발생 가능성도 크다. Si 기판을 사용하는 경우는 결함 제어뿐만 아니라 휨을 억제하기 위한 응력 제어를 동시에 해줘야 하기 때문에 복합 구조의 버퍼층을 사용한다.
예를 들어, 먼저 기판(101) 상에 AlN를 형성한다. Si와 Ga 반응을 막기 위해 Ga을 포함하지 않은 물질을 사용하는 것이 좋다. AlN 뿐만 아니라 SiC 등의 물질도 사용할 수 있다. Al 소스와 N 소스를 이용하여 400℃ ~ 1300℃ 사이의 온도에서 성장시킨다. 필요에 따라, 복수의 AlN 층 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
제1도전형 반도체층(110) 및 제2도전형 반도체층(160)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 다만, 이에 제한되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 예를 들어, 제1도전형 반도체층(110) 및 제2도전형 반도체층(160)은 3족 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
한편, 제1도전형 반도체층(110) 및 제2도전형 반도체층(160)은 단층 구조로 이루어질 수 있지만, 이와 달리, 필요에 따라 서로 다른 조성이나 두께 등을 갖는 다층 구조를 가질 수 있다. 예를 들어, 제1도전형 반도체층(110) 및 제2도전형 반도체층(160)은 각각 전자 및 정공의 주입 효율을 개선할 수 있는 캐리어 주입층을 구비할 수 있으며, 또한, 다양한 형태의 초격자 구조를 구비할 수도 있다.
상기 발광 소자(100)는 상기 제1도전형 반도체층(110)의 상부에 V-피트 생성층(120)을 더 포함할 수 있다. 일부 실시예에서, 상기 V-피트 생성층(120)은 상기 제1도전형 반도체층(110)에 인접할 수 있다. 상기 V-피트 생성층(120)은, 예를 들면, 약 1 x 108 cm-2 내지 약 5 x 109 cm-2의 결함밀도를 가질 수 있다. 일부 실시예에서, 상기 V-피트 생성층(120)은 약 200 nm 내지 약 800 nm의 두께를 가질 수 있다. 또, 상기 V-피트(121)의 입구의 폭(D)은 약 200 nm 내지 약 800 nm일 수 있다.
상기 V-피트 생성층(120)에 생성된 V-피트(121)는 대략 20도 내지 90도 정도의 꼭지각(θ)을 가질 수 있다. 다시 말해, 상기 V-피트(121)를 그의 꼭지점을 지나는 수직 평면으로 잘랐을 때 상기 수직 평면과 만나는 두 경사면이 이루는 각이 대략 20도 내지 90도일 수 있다.
일 실시예에서 상기 V-피트 생성층(120)은 GaN, 또는 불순물이 도핑된 GaN 층일 수 있다.
상기 V-피트 생성층(120)에서 V-피트(121)가 생성되는 위치는 성장 온도에 의하여 조절될 수 있다. 즉, 성장 온도가 상대적으로 낮으면 더 낮은 위치에서 V-피트(121)의 생성이 시작될 수 있다. 반대로, 성장 온도가 상대적으로 높으면 더 높은 위치에서 V-피트(121)의 생성이 시작될 수 있다.
동일 높이의 V-피트 생성층(120)을 가정한다면, V-피트(121)의 생성이 더 낮은 위치에서 시작하는 경우 V-피트(121)의 상부 폭이 더 커질 수 있다.
상기 V-피트(120)의 상부에는 막질 개선층(130)이 제공된다. 상기 막질 개선층(130)은 MxGa1 - xN의 조성을 가질 수 있다. 여기서, M은 Al 또는 In이고, 0.01≤x≤0.3이다. 또는 x는 0.02≤x≤0.08의 범위를 가질 수 있다. 만일 상기 x의 값이 너무 작으면 막질 개선의 효과가 미흡할 수 있다. 반대로 상기 x의 값이 너무 크면 발광 특성이 저하될 수 있다.
상기 막질 개선층(130) 내에서 상기 x의 값은 일정할 수 있다.
선택적으로 상기 막질 개선층(130)은 GaN 층과 MxGa1 - xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 선택적으로, 상기 막질 개선층(130)은 GaN와 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자층일 수 있다. 상기 막질 개선층(130)의 두께는 약 20 nm 내지 약 100 nm일 수 있다.
상기 막질 개선층(130)은 상기 V-피트 생성층(120) 상부 표면을 따라 전면에 형성될 수 있다. 또, 상기 막질 개선층(130)은 상기 V-피트 생성층(120) 상부 표면의 수직 방향으로 대략 일정한 두께를 가질 수 있다.
또, 막질 개선층(130)은 상기 V-피트 생성층(120)의 V-피트(121)의 내부를 소정의 두께로 덮음으로써 상기 V-피트(121)를 적어도 부분적으로 채울 수 있다. 상기 막질 개선층(130)의 V-피트(131)는 상기 V-피트 생성층(120)의 V-피트(121) 내로 리세스될 수 있다. 상기 막질 개선층(130)의 상기 V-피트 생성층(120) 상부 표면에 수직인 방향으로의 두께는 상기 V-피트 생성층(120)의 두께의 약 5% 내지 약 20%일 수 있다.
상기 막질 개선층(130)에 형성되는 V-피트(131)는 상기 V-피트 생성층(120)의 V-피트(121)와 대략 동일 또는 유사한 치수(dimension)를 가질 수 있다.
또, 상기 막질 개선층(130)의 상부 표면(133)은 상기 V-피트 생성층(120)의 상부 표면(123)과 대비하여 개선된 표면 조도(roughness)를 가질 수 있다. 예를 들면, 상기 막질 개선층(130)의 상부 표면(133)의 표면 조도는 상기 V-피트 생성층(120)의 상부 표면(123)의 표면 조도의 60% 이하일 수 있다. 이러한 표면 조도는 원자힘 현미경(atomic force microscope, AFM)으로 측정될 수 있다. 또한, 상기 표면 조도는 V-피트(121, 131)를 제외한 상부 표면에 대하여 측정된 것을 기준으로 한다. 또한 상기 표면 조도는 계면의 균일도(평탄도)를 측정하여 판단할 수도 있다. 예를 들면 상기 V-피트 생성층(120)과 그에 인접한 계면의 균일도보다 상기 막질 개선층(130)과 그에 인접한 계면의 균일도가 우수할 수 있다.
이와 같이 막질 개선층(130)의 상부 표면(133)의 표면 조도가 개선됨으로써 그 위에 배치되는 활성층(150) 내의 배리어층과 양자우물층의 표면 조도가 함께 개선될 수 있다. 그 결과 전자와 홀(hole) 사이의 비발광 재결합이 감소될 수 있어 발광 특성이 현저히 향상될 수 있다.
상기 발광 소자(100)는 상기 제1도전형 반도체층(110)의 상부에 상기 활성층(150)과 인접하여 초격자층(140)을 더 포함할 수 있다. 상기 초격자층(140)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N층(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1)이 반복해서 적층되는 구조 또는 절연 물질 층이 부분적으로 형성될 수 있다. 상기 초격자층(140)은 전류의 확산을 촉진하여 넓은 면적에서 고루 발광이 일어나도록 할 수 있다.
상기 초격자층(140)에도 상기 막질 개선층(130)에 형성된 V-피트(131)에 대응되는 V-피트(141)가 형성될 수 있다.
상기 초격자층(140)은 상기 막질 개선층(130)의 V-피트(131)의 내부를 소정 두께로 덮음으로써 상기 V-피트(131)를 적어도 부분적으로 채울 수 있다. 상기 초격자층(140)의 V-피트(141)는 상기 막질 개선층(130)의 V-피트(131) 내로 리세스될 수 있다.
상기 제2 도전형 반도체층(160)은 활성층(150)과 인접한 부분에 전자 차단층을 더 포함할 수 있다. 상기 전자차단층은 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N를 적층한 구조 또는 AlyGa(1-y)N로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(150)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(160)으로 전자가 넘어가는 것을 방지한다.
상기 제1도전형 반도체층(110), 활성층(150) 및 제2도전형 반도체층(160)은 MOCVD 장치를 사용하여 제조될 수 있는데, 기판(101)을 설치한 반응 용기 내에 반응 가스로 유기 금속 화합물 가스(예, 트리메틸 갈륨 (TMG), 트리메틸알루미늄(TMA) 등)와 질소 함유 가스(암모니아(NH3) 등)를 공급하고, 기판의 온도를 900℃~1100℃의 고온으로 유지하고, 기판 상에 질화 갈륨계 화합물 반도체를 성장하면서, 필요에 따라 불순물 가스를 공급해, 질화 갈륨계 화합물 반도체를 언도프, n형, 또는 p형으로 적층한다. n형 불순물로는 Si이 잘 알려져 있고, p 형 불순물으로서는 Zn, Cd, Be, Mg, Ca, Ba 등이 있으며, 주로 Mg, Zn이 사용될 수 있다.
또한, 상기 제1도전형 반도체층(110) 및 제2도전형 반도체층(160) 사이에 배치된 활성층(150)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있다.
상기 활성층(150)에도 상기 초격자층(140)에 형성된 V-피트(141)에 대응되는 V-피트(151)가 형성될 수 있다. 상기 활성층(150)은 상기 초격자층(140)의 V-피트(141)의 내부를 소정 두께로 덮음으로써 상기 V-피트(141)를 적어도 부분적으로 채울 수 있다. 상기 활성층(150)의 V-피트(151)는 상기 초격자층(140)의 V-피트(141) 내로 리세스될 수 있다. 또한 상기 활성층(150)의 V-피트(151)는 상기 제2도전형 반도체층(160)에 의하여 매립될 수 있다.
이상에서 설명한 V-피트들(121, 131, 141, 151)은 서로 대응되는 위치에 제공될 수 있으며, 크기 또는 모양 등에 있어서 실질적으로 서로 동일할 수 있다. 선택적으로, 상기 V-피트들(121, 131, 141, 151)은 제조 순서에 따라 나중에 생성된 V-피트가 먼저 생성된 V-피트에 비하여 경사면이 더 완만할 수 있다. 선택적으로, 상기 V-피트들(121, 131, 141, 151)은 제조 순서에 따라 나중에 생성된 V-피트가 먼저 생성된 V-피트에 비하여 더 작은 개구부 크기를 가질 수 있다.
상기 발광 소자(100)는 상기 제2도전형 반도체층(160)의 상부에 오믹 콘택층(170)을 더 포함할 수 있다. 상기 오믹 콘택층(170)은 불순물 농도를 상대적으로 높게 해서 오믹 컨택 저항을 낮추어 소자의 동작 전압을 낮추고 소자 특성을 향상시킬 수 있다. 상기 오믹 컨택층(170)은 GaN, InGaN, ZnO, 또는 그래핀층으로 구성 될 수 있다.
상기 발광 소자(100)는 전원을 공급하기 위한 제1전극(182) 및 제2전극(184)을 더 포함할 수 있다. 상기 제1전극(182) 및 제2전극(184)으로는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다.
도 1에 도시된 LED 칩은 하나의 예로 제1전극(182) 및 제2전극(184)이 광추출면과 동일한 면을 향하고 있는 구조이나 광추출면과 반대 방향으로 되는 플립칩 구조, 제1 전극 및 제2 전극을 상호 반대되는 면에 형성된 수직구조, 전류 분산의 효율 및 방열 효율을 높이기 위한 구조로 칩에 여러 개의 비아를 형성하여 전극 구조를 채용한 수직수평 구조 등 다양한 구조로 구현될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 갖는 LED 칩(1600)을 나타낸 측단면도이다. 도 2b는 도 2a의 B 부분을 상세하게 나타낸 부분 상세도이다.
조명용으로 고출력을 위한 대면적 발광소자 칩을 제조하는 경우, 전류 분산의 효율 및 방열 효율을 높이기 위한 구조로 도 2a에 도시된 발광 소자가 있을 수 있다.
도 2a에 도시된 바와 같이, LED 칩(1600)은 순차적으로 적층된 제1 도전형 반도체층(1604), 활성층(1605), 제2 도전형 반도체층(1606), 제2 전극층(1607), 절연층(1602), 제1 전극층(1608) 및 기판(1601)을 포함한다. 이 때 제1 전극층(1608)은 제1 도전형 반도체층(1604)에 전기적으로 접속하기 위하여 제2 도전형 반도체층(1606) 및 활성층(1605)과는 전기적으로 절연되어 제1 전극층(1608)의 일면으로부터 제1 도전형 반도체층(1604)의 적어도 일부 영역까지 연장된 하나 이상의 콘택 홀(H)을 포함한다. 상기 제1 전극층(1608)은 본 실시예에서 필수적인 구성요소는 아니다.
상기 콘택홀(H)은 제1 전극층(1608)의 계면에서부터 제2 전극층(1607), 제2 도전형 반도체층(1606) 및 활성층(1605)을 통과하여 제1 도전형 반도체층(1604) 내부까지 연장된다. 적어도 활성층(1605) 및 제1 도전형 반도체층(1604)의 계면까지는 연장되고, 바람직하게는 제1 도전형 반도체층(1604)의 일부까지 연장된다. 다만, 콘택홀(H)은 제1 도전형 반도체층(1604)의 전기적 연결 및 전류분산을 위한 것이므로 제1 도전형 반도체층(1604)과 접촉하면 목적을 달성하므로 제1 도전형 반도체층(1604)의 외부표면까지 연장될 필요는 없다.
제2 도전형 반도체층(1606) 상에 형성된 제2 전극층(1607)은, 광 반사 기능과 제2 도전형 반도체층(1606)과 오믹 컨택 기능을 고려하여 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중에서 선택하여 사용할 수 있으며, 스퍼터링이나 증착 등의 공정을 이용할 수 있다.
상기 콘택홀(H)은 상기 제1 도전형 반도체층(1604)에 연결되도록 제2 전극층(1607), 제2 도전형 반도체층(1606) 및 활성층(1605)을 관통하는 형상을 갖는다. 이러한 콘택홀(H)은 식각 공정, 예컨대, ICP-RIE 등을 이용하여 실행될 수 있다.
상기 콘택홀(H)의 측벽과 상기 제2 도전형 반도체층(1606) 표면을 덮도록 절연층(1602)를 형성한다. 이 경우, 상기 콘택홀(H)의 저면에 해당하는 제1 도전형 반도체층(1604)은 적어도 일부가 노출될 수 있다. 상기 절연층(1602)는, 예를 들면, SiO2, SiOxNy, SixNy과 같은 절연 물질을 증착시켜 형성될 수 있다. 상기 절연층(1602)는 CVD 공정을 통하여 약 500℃ 이하에서 약 0.01㎛ 내지 약 3㎛ 두께로 증착될 수 있다.
상기 콘택홀(H) 내부에는 도전 물질을 충전되어 형성된 도전성 비아를 포함한 제2 전극층(1608)이 형성된다. 상기 비아는 하나의 발광 소자 영역에 복수 개 형성될 수 있다. 복수의 비아가 제1 도전형 반도체층(1604)의 제1 도전형 반도체와 접촉하는 영역의 평면 상에서 차지하는 면적은 발광 소자 영역의 면적의 약 0.5% 내지 약 20%의 범위가 되도록 비아 개수 및 접촉 면적이 조절될 수 있다. 비아의 제1 도전형 반도체와 접촉하는 영역의 평면 상의 반경은 예를 들어, 약 1㎛ 내지 약 50 ㎛의 범위일 수 있으며, 비아의 개수는 발광 소자 영역의 넓이에 따라, 발광 소자 영역 당 1개 내지 약 48000개일 수 있다. 상기 비아는 발광 소자 영역의 넓이에 따라 다르지만 바람직하게는 3개 이상일 수 있으며, 각 비아 간의 거리는 약 5㎛ 내지 약 500㎛ 범위의 행과 열을 가지는 매트릭스 구조일 수 있으며, 더욱 바람직하게는 약 50㎛ 내지 약 450㎛ 범위일 수 있다. 각 비아 간의 거리가 약 5㎛보다 작으면 비아의 개수가 증가하게 되고 상대적으로 발광면적이 줄어들어 발광 효율이 작아지며, 거리가 약 500㎛보다 커지면 전류 확산이 어려워 발광 효율이 떨어지는 문제점이 있을 수 있다. 콘택홀(H)의 깊이는 제2도전형 반도체층(1606) 및 활성층(1605)의 두께에 따라 다르나, 약 0.5 ㎛ 내지 약 10.0 ㎛의 범위일 수 있다.
이어 제2 전극층(1608) 상에 기판(1601)을 형성한다. 이러한 구조에서, 기판(1601)은 제1 도전형 반도체층(1604)과 접속되는 도전성 비아에 의해 전기적으로 연결될 수 있다.
상기 기판(1601)은 Au, Ni, Al, Cu, W, Si, Se, GaAs, SiAl, Ge, SiC, AlN, Al2O3, GaN, AlGaN 중 어느 하나를 포함하는 물질로 이루어질 수 있으며, 도금, 스퍼터링, 증착 또는 접착 등의 공정으로 형성될 수 있다. 그러나, 상기 기판(1601)의 물질과 형성 방법이 여기에 한정되는 것은 아니다.
상기 콘택홀(H)은 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 및 제2 도전형 반도체층(1604, 1606)과의 접촉 면적 등이 적절히 조절될 수 있으며, 행과 열을 따라 다양한 형태로 배열됨으로써 전류 흐름이 개선될 수 있다.
도 2b를 참조하면, 제1도전형 반도체층(1604), V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 활성층(1605), 및 제2 도전형 반도체층(1606)이 순차적으로 적층된다.
도 2b에서는 도 1에서와는 달리 성장 방향이 위에서 아래로 향하기 때문에 V 피트들(121, 131, 141, 151)의 방향이 도 1에서와 반대일 수 있다.
제1도전형 반도체층(1604) 및 제2도전형 반도체층(1606)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 다만, 이에 제한되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 예를 들어, 제1도전형 반도체층(1604) 및 제2도전형 반도체층(1606)은 3족 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 및 활성층(1605)에 대해서는 도 1을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자(1700)를 나타낸 측단면도이다. 도 3b는 도 3a의 B 부분을 상세하게 나타낸 부분 상세도이다.
LED 조명 장치는 방열 특성이 개선된 특징을 제공하고 있으나, 전체적인 방열 성능 측면에서 볼 때에, 조명장치에 채용되는 LED 칩 자체를 발열량이 적은 LED 칩으로 사용하는 것이 바람직하다. 이러한 요건을 만족하는 LED칩으로서, 나노 구조체를 포함한 LED 칩(이하, "나노 LED 칩"이라 함)이 사용될 수 있다.
이러한 나노 LED 칩으로 코어(core)/셸(shell)형 나노 LED 칩이 있으며, 특히, 결합 밀도가 작아서 상대적으로 열 발생이 작을 뿐만 아니라, 나노 구조체를 활용하여 발광면적을 늘려 발광 효율을 높일 수 있으며, 비극성 활성층을 얻을 수 있어 분극에 의한 효율저하를 방지할 수 있으므로, 드룹(droop) 특성을 개선할 수 있다.
도 3a에 도시된 바와 같이, 나노 LED칩(1700)은 기판(1701) 상에 형성된 다수의 나노 발광 구조체(N)를 포함한다. 본 예에서 나노 발광 구조체(N)는 코어-셀(core-shell) 구조로서 로드구조로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조와 같은 다른 구조를 가질 수 있다.
상기 나노 LED 칩(1700)은 기판(1701) 상에 형성된 베이스층(1702)을 포함한다. 상기 베이스층(1702)은 나노 발광 구조체(N)의 성장면을 제공하는 층으로서 제1 도전형 반도체일 수 있다. 상기 베이스층(1702) 상에는 나노 발광 구조체(N)(특히, 코어) 성장을 위한 오픈영역을 갖는 마스크층(1703)이 형성될 수 있다. 상기 마스크층(1703)은 SiO2 또는 SiNx와 같은 유전체 물질일 수 있다.
상기 나노 발광 구조체(N)는 오픈영역을 갖는 마스크층(1703)을 이용하여 제1 도전형 반도체를 선택 성장시킴으로써 제1 도전형 나노 코어(1704)를 형성하고, 상기 나노 코어(1704)의 표면에 셸 층으로서 활성층(1705) 및 제2 도전형 반도체층(1706)을 형성한다. 이로써, 나노 발광 구조체(N)는 제1 도전형 반도체가 나노 코어가 되고, 나노 코어를 감싸는 활성층(1705) 및 제2 도전형 반도체층(1706)이 쉘층이 되는 코어-쉘(core-shell) 구조를 가질 수 있다.
본 예에 따른 나노 LED 칩(1700)은 나노발광 구조체(N) 사이에 채워진 충전물질(1707)을 포함한다. 상기 충전물질(1707)은 나노 발광 구조체(N)를 구조적으로 안정화시킬 수 있다. 상기 충전물질(1707)은 이에 한정되지는 않으나, SiO2와 같은 투명한 물질로 형성될 수 있다. 상기 나노 발광 구조체(N) 상에는 제2 도전형 반도체층(1706)에 접속되도록 오믹콘택층(1708)이 형성될 수 있다. 상기 나노 LED 칩(1700)은 제1 도전형 반도체로 이루어진 상기 베이스층(1702)과 상기 오믹콘택층(1708)에 각각 접속된 제1 및 제2 전극(1709a, 1709b)을 포함한다.
나노 발광 구조체(N)의 직경 또는 성분 또는 도핑 농도를 달리 하여 단일 소자에서 2 이상의 다른 파장의 광을 방출할 수 있다. 다른 파장의 광을 적절히 조절하여 단일 소자에서 형광체를 사용하지 않고도 백색광을 구현할 수 있으며, 이러한 소자와 함께 다른 LED 칩을 결합하거나 또는 형광체와 같은 파장변환 물질을 결합하여 원하는 다양한 색깔의 광 또는 색온도가 다른 백색광을 구현할 수 있다.
도 3b를 참조하면, 제1도전형 반도체로 된 제1도전형 나노 코어(1704), V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 활성층(1705), 및 제2 도전형 반도체층(1706)이 순차적으로 적층된다.
도 3b에서는 제1도전형 나노 코어(1704)를 형성한 후, 그 표면에 각 층들을 형성하기 때문에 상기 제1도전형 나노 코어(1704)의 표면으로부터 외부를 향하는 방향으로 각 층들이 순차 적층된다. 또한, 제1도전형 나노 코어(1704)의 표면에 형성된 V-피트 생성층(120)도 그와 동일한 방향으로 성장하기 때문에 V-피트(121)의 개구부도 외부를 향하게 되고, 그에 따라 다른 V-피트들(131, 141, 151)도 동일한 방향으로 생성된다.
제1도전형 나노 코어(1704) 및 제2도전형 반도체층(1706)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 다만, 이에 제한되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 예를 들어, 제1도전형 나노 코어(1704) 및 제2도전형 반도체층(1706)은 3족 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 및 활성층(1605)에 대해서는 도 1을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자(1800)를 나타낸 측단면도이다. 도 4b는 도 4a의 B 부분을 상세하게 나타낸 부분 상세도이다.
도 4a에는 상술된 광원 패키지에 채용될 수 있는 광원으로서, 실장 기판(1820) 상에 실장된 LED 칩(1810)을 갖는 반도체 발광 소자(1800)가 도시되어 있다.
도 4a에 도시된 반도체 발광소자(1800)는 실장 기판(1820)과 실장 기판(1820)에 탑재된 LED 칩(1810)을 포함한다. 상기 LED 칩(1810)은 앞서 설명된 예와 다른 LED 칩으로 제시되어 있다.
상기 LED 칩(1810)은 기판(1801)의 일면 상에 배치된 발광 적층체(S)와, 상기 발광 적층체(S)를 기준으로 상기 기판(1801) 반대쪽에 배치된 제1 및 제2 전극 (1808a, 1808b)을 포함한다. 또한, 상기 LED 칩(1810)은 상기 제1 및 제2 전극(1808a, 1808b)을 덮도록 형성되는 절연부(1803)를 포함한다.
상기 제1 및 제2 전극(1808a, 1808b)은 제1 및 제2 전기연결부(1809a, 1809b)에 의해 제1 및 제2 전극 패드(1819a, 1819b)에 연결될 수 있다.
상기 발광 적층체(S)는 기판(1801) 상에 순차적으로 배치되는 제1 도전형 반도체층(1804), 활성층(1805) 및 제2 도전형 반도체층(1806)을 포함할 수 있다. 상기 제1 전극(1808a)은 상기 제2 도전형 반도체층(1806) 및 활성층(1805)을 관통하여 상기 제1 도전형 반도체층(1804)과 접속된 도전성 비아로 제공될 수 있다. 상기 제2 전극(1808b)은 제2 도전형 반도체층(1806)과 접속될 수 있다.
상기 비아는 하나의 발광 소자 영역에 복수 개 형성될 수 있다. 복수의 비아들이 제1 도전형 반도체과 접촉하는 영역의 평면 상에서 차지하는 면적은 발광 소자 영역의 면적의 약 0.5 % 내지 약 20 %의 범위가 되도록 비아 개수 및 접촉 면적이 조절될 수 있다. 비아의 제1 도전형 반도체와 접촉하는 영역의 평면 상의 반경은 예를 들어, 약 1㎛ 내지 약 50 ㎛의 범위일 수 있으며, 비아의 개수는 발광 소자 영역의 넓이에 따라, 발광 소자 영역 당 1개 내지 약 48000개일 수 있다. 상기 비아는 발광 소자 영역의 넓이에 따라 다르지만 바람직하게는 3개 이상일 수 있으며, 각 비아 간의 거리는 약 5㎛ 내지 약 500㎛ 범위의 행과 열을 가지는 매트릭스 구조일 수 있으며, 더욱 바람직하게는 약 150㎛ 내지 약 450㎛ 범위일 수 있다. 각 비아간의 거리가 약 100㎛보다 작으면 비아의 개수가 증가하게 되고 상대적으로 발광면적이 줄어들어 발광 효율이 작아지며, 거리가 약 500㎛보다 커지면 전류 확산이 어려워 발광 효율이 떨어지는 문제점이 있을 수 있다. 비아의 깊이는 제2반도체층 및 활성층의 두께에 따라 다르나, 약 0.5 ㎛ 내지 약 5.0 ㎛의 범위일 수 있다.
상기 발광적층체 상에 도전성 오믹 물질을 증착하여 제1 및 제2 전극(1808a, 1808b)을 형성한다. 제1 및 제2 전극(1808a, 1808b)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, Ti, W, Rh, Ir, Ru, Mg, Zn 또는 이들을 포함하는 합금물질 중 적어도 하나를 포함하는 전극일 수 있다. 예들 들면 제2전극(1808b)은 제2도전형 반도체층을 기준으로 Ag층의 오믹전극이 적층된다. 상기 Ag 오믹전극은 광의 반사층의 역할도 한다. 상기 Ag층 상에 선택적으로 Ni, Ti, Pt, W의 단일층 혹은 이들의 합금층이 교대로 적층 될 수 있다. 구체적으로 Ag층 아래에 Ni/Ti층, TiW/Pt층 혹은 Ti/W이 적층되거나 또는 이들 층이 교대로 적층될 수 있다.
제1전극(1808a)은 제1도전형 반도체층을 기준으로 Cr층이 적층되고 상기 Cr층 상에 Au/Pt/Ti층이 순서대로 적층되거나 혹은 제2도전형 반도체층을 기준으로 Al층이 적층되고 상기 Al층 상에 Ti/Ni/Au층이 순서대로 적층 될 수 있다.
상기 제1 및 제2 전극(1808a, 1808b)은 오믹 특성 또는 반사 특성을 향상시키기 위해 상기 실시예 외에 다양한 재료 또는 적층구조를 적용 할 수 있다.
상기 절연부(1803)는 상기 제1 및 제2 전극(1808a, 1808b)의 적어도 일부를 노출시키도록 오픈 영역을 구비하며, 상기 제1 및 제2 전극 패드(1819a, 1819b)는 상기 제1 및 제2 전극(1808a, 1808b)과 접속될 수 있다. 절연층(1803)은 SiO2 및/또는 SiN이 CVD 공정을 통해 500℃ 이하에서 약 0.01㎛ 내지 약 3㎛ 두께로 증착될 수 있다.
제1 및 제2 전극(1808a, 1808b)은 서로 동일한 방향으로 배치될 수 있으며, 후술하는 바와 같이, 리드 프레임 등에 소위, 플립 칩(flip-chip) 형태로 실장될 수 있다. 이 경우, 제1 및 제2 전극(1808a, 1808b)은 서로 동일한 방향을 향하도록 배치될 수 있다.
특히, 상기 제1 전극(1808a)은 상기 제2 도전형 반도체층(1806) 및 활성층(1805)을 관통하여 상기 발광 적층체(S) 내부에서 상기 제1 도전형 반도체층(1804)에 연결된 도전성 비아를 갖는 제1 전극(1808a)에 의해 제1 전기연결부(1809a)가 형성될 수 있다.
도전성 비아와 상기 제1 전기 연결부(1809a)는 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 도전형 반도체층(1804)과의 접촉 면적 등이 적절히 조절될 수 있으며, 상기 도전성 비아와 상기 제1 전기 연결부(1809a)는 행과 열을 이루어 배열됨으로써 전류 흐름이 개선될 수 있다.
다른 한편의 전극구조는, 상기 제2 도전형 반도체층(1806) 상에 직접 형성되는 제2 전극(1808b)과 그 상부에 형성되는 제2 전기연결부(1809b)를 포함할 수 있다. 상기 제2 전극(1808b)은 상기 제2 도전형 반도체층(1806)과의 전기적 오믹을 형성하는 기능 외에 광 반사 물질로 이루어짐으로써, LED 칩(1810)을 플립칩 구조로 실장된 상태에서, 활성층(1805)에서 방출된 빛을 기판(1801) 방향으로 효과적으로 방출시킬 수 있다. 물론, 주된 광방출 방향에 따라, 상기 제2 전극(1808b)은 투명 전도성 산화물과 같은 광투과성 도전 물질로 이루어질 수도 있다.
상기 설명된 2개의 전극 구조는 절연부(1803)에 의하여 서로 전기적으로 분리될 수 있다. 절연부(1803)는 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있으며, 전기 절연성을 갖는 물체라면 어느 것이나 채용 가능하지만, 광흡수율이 낮은 물질을 사용하는 것이 바람직하다. 예를 덜어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 이용할 수 있을 것이다. 필요에 따라, 광투과성 물질 내에 광 반사성 필러를 분산시켜 광반사 구조를 형성할 수 있다.
상기 제1 및 제2 전극패드(1819a, 1819b)는 각각 제1 및 제2 전기연결부(1809a, 1809b)와 접속되어 LED 칩(1810)의 외부 단자로 기능할 수 있다. 예를 들어, 상기 제1 및 제2 전극 패드(1819a, 1819b)는 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융(eutectic) 금속일 수 있다. 이 경우에, 실장 기판(1820)에 실장시 공융 금속을 이용하여 접합될 수 있으므로, 플립 칩 본딩 시 일반적으로 요구되는 별도의 솔더 범프를 사용하지 않을 수 있다. 솔더 범프를 이용하는 경우에 비하여 공융 금속을 이용한 실장 방식에서 방열 효과가 더욱 우수한 장점이 있다. 이 경우, 우수한 방열 효과를 얻기 위하여 제1 및 제2 전극 패드(1819a, 1819b)는 넓은 면적을 차지하도록 형성될 수 있다.
상기 기판(1801) 및 상기 발광 적층체(S)는 반대되는 설명이 없는 한 앞서 설명된 내용을 참조하여 이해될 수 있다. 또한, 구체적으로 도시하지는 않았으나, 상기 발광구조물(S)과 기판(1801) 사이에는 버퍼층이 형성될 수 있으며, 버퍼층은 질화물 등으로 이루어진 언도프 반도체층으로 채용되어, 그 위에 성장되는 발광구조물의 격자 결함을 완화할 수 있다.
상기 기판(1801)은 서로 대향하는 제1 및 제2 주면을 가질 수 있으며, 상기 제1 및 제2 주면 중 적어도 하나에는 요철 구조가 형성될 수 있다. 상기 기판(1801)의 일면에 형성된 요철 구조는 상기 기판(1801)의 일부가 식각되어 상기 기판과 동일한 물질로 이루어질 수 있으며, 상기 기판(1801)과 다른 이종 물질로 구성될 수도 있다.
본 예와 같이, 상기 기판(1801)과 상기 제1 도전형 반도체층(1804)의 계면에 요철 구조를 형성함으로써, 상기 활성층(1805)으로부터 방출된 광의 경로가 다양해 질 수 있으므로, 빛이 반도체층 내부에서 흡수되는 비율이 감소하고 광 산란 비율이 증가하여 광 추출 효율이 증대될 수 있다.
구체적으로, 상기 요철 구조는 규칙 또는 불규칙적인 형상을 갖도록 형성될 수 있다. 상기 요철을 이루는 이종 물질은 투명 전도체나 투명 절연체 또는 반사성이 우수한 물질을 사용할 수 있으며, 투명 절연체로는 SiO2, SiNx, Al2O3, HfO, TiO2 또는 ZrO와 같은 물질을, 투명 전도체는 ZnO나 첨가물(Mg, Ag, Zn, Sc, Hf, Zr, Te, Se, Ta, W, Nb, Cu, Si, Ni, Co, Mo, Cr, Sn)이 함유된 인듐 산화물(indium oxide) 등과 같은 투명 전도성 산화물(TCO)을, 반사성 물질로는 Ag, Al, 또는 굴절율이 서로 다른 다층막의 DBR을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 기판(1801)은 상기 제1 도전형 반도체층(1804)으로부터 제거될 수 있다. 기판 제거에는 레이저를 이용한 LLO (Laser Lift Off) 공정 또는 식각, 연마 공정을 사용할 수 있다. 또한 기판의 제거 후, 제1 도전형 반도체 층의 표면에 요철을 형성할 수 있다.
도 4a에 도시된 바와 같이, 상기 LED칩(1810)은 실장 기판(1820)에 탑재되어 있다. 상기 실장 기판(1820)은 기판 본체(1811) 상면 및 하면에 각각 상부 및 하부 전극층(1812b, 1812a)이 형성되고, 상기 상부 및 하부 전극층(1812b, 1812a)을 연결하도록 상기 기판 본체(1811)를 관통하는 비아(1813)를 포함한다. 상기 기판 본체(1811)는 수지, 세라믹 또는 금속일 수 있으며, 상기 상부 또는 하부 전극층(1812b, 1812a)은 Au, Cu, Ag, Al와 같은 금속층일 수 있다.
물론, 상술된 LED 칩(1810)이 탑재되는 기판은 도 4a에 도시된 실장 기판(1820)의 형태에 한정되지 않으며, LED 칩(1810)을 구동하기 위한 배선 구조가 형성된 기판이라면 어느 것이나 적용 가능하다. 예를 들어, 한 쌍의 리드 프레임을 갖는 패키지 본체에 LED 칩이 실장된 패키지 구조로도 제공될 수 있다.
도 4b를 참조하면, 기판(1801) 위에 제1도전형 반도체층(1804), V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 활성층(1805), 및 제2 도전형 반도체층(1806)이 순차적으로 적층된다.
도 4b에서는 도 1에서와는 달리 성장 방향이 위에서 아래로 향하기 때문에 V 피트들(121, 131, 141, 151)의 방향이 도 1에서와 반대일 수 있다.
제1도전형 반도체층(1804) 및 제2도전형 반도체층(1806)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 다만, 이에 제한되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 예를 들어, 제1도전형 반도체층(1804) 및 제2도전형 반도체층(1806)은 3족 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
V-피트 생성층(120), 막질 개선층(130), 초격자층(140), 및 활성층(1605)에 대해서는 도 1을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 5는 본 발명의 다른 실시예에 따른 발광 소자(200)를 나타낸 측단면도이다.
도 5를 참조하면, 기판(101) 위에 제1도전형 반도체층(210), 막질 개선층(130), 초격자층(140), 활성층(150) 및 제2도전형 반도체층(160)이 순차 적층된 발광 소자(200)가 제공된다. 여기서, 상기 제1도전형 반도체층(210), 막질 개선층(130), 초격자층(140), 활성층(150) 및 제2도전형 반도체층(160)은 발광 적층체로 통칭될 수 있다.
기판(101)과 버퍼층(102)은 도 1을 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 제1도전형 반도체층(210) 및 제2도전형 반도체층(160)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으며, 다만, 이에 제한되는 것은 아니고 반대로 각각 p형 및 n형 반도체층이 될 수도 있다. 예를 들어, 제1도전형 반도체층(210) 및 제2도전형 반도체층(160)은 3족 질화물 반도체, 예컨대, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있다. 물론, 이에 한정되지 않으며, AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
한편, 제1도전형 반도체층(210) 및 제2도전형 반도체층(160)은 단층 구조로 이루어질 수 있지만, 이와 달리, 필요에 따라 서로 다른 조성이나 두께 등을 갖는 다층 구조를 가질 수 있다. 예를 들어, 제1도전형 반도체층(210) 및 제2도전형 반도체층(160)은 각각 전자 및 정공의 주입 효율을 개선할 수 있는 캐리어 주입층을 구비할 수 있으며, 또한, 다양한 형태의 초격자 구조를 구비할 수도 있다.
예를 들면, 상기 제1도전형 반도체층(210)은 n형 GaN 콘택층 및 n형 도펀트로서 실리콘(Si)이 2x1018 ㎝-3 내지 9x1019 ㎝- 3 의 농도로 도핑되며 두께가 1 ㎛ 내지 5 ㎛인 n형 GaN 콘택층을 포함할 수 있다. 상기 제2도전형 반도체층(160)은 전자차단층을 더 포함할 수 있다. 상기 전자차단층은 활성층에서의 광 방출이 필요한 경우에 바람직하지 않을 수 있는, 제2도전형 반도체층(160)에서의 전자-정공 재결합을 최소화하는 데 기여할 수 있다.
한편, 도 5의 실시예에 따른 발광 소자(200)에서는 별도의 V-피트 생성층 없이 상기 제1도전형 반도체층(210)으로부터 직접 V-피트(221)가 형성될 수 있다. 이를 위하여 V-피트 생성층(130) 근방의 상기 제1도전형 반도체층(210)은 제조시에 V-피트 형성 시기를 고려하여 도펀트 농도, 증착 온도 등이 조절될 수 있다.
상기 V-피트(221)가 형성된 상기 제1도전형 반도체층(210)의 상부에는 막질 개선층(130)이 제공될 수 있다. 상기 막질 개선층(130)은 MxGa1 - xN의 조성을 가질 수 있다. 여기서, M은 Al 또는 In이고, 0.01≤x≤0.3이다. 또는 x는 0.02≤x≤0.08의 범위를 가질 수 있다. 만일 상기 x의 값이 너무 작으면 막질 개선의 효과가 미흡할 수 있다. 반대로 상기 x의 값이 너무 크면 발광 특성이 저하될 수 있다.
상기 막질 개선층(130)은 상기 V-피트 생성층(120) 상부 전면에 형성될 수 있다. 또, 상기 막질 개선층(130)은 상기 V-피트 생성층(120) 상부 표면의 수직 방향으로 대략 일정한 두께를 가질 수 있다.
상기 막질 개선층(130)의 상부에 제공되는 초격자층(140), 활성층(150), 제2도전형 반도체층(160) 및 오믹 콘택층(170)은 도 1을 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 6은 본 발명의 다른 실시예에 따른 발광 소자(300)를 나타낸 측단면도이다.
도 6을 참조하면, 기판(101) 위에 제1도전형 반도체층(110), V-피트 생성층(120), 초격자층(140), 활성층(150), 막질 개선층(130’), 및 제2도전형 반도체층(160)이 순차 적층된 발광 소자(300)가 제공된다. 여기서, 상기 제1도전형 반도체층(110), V-피트 생성층(120), 초격자층(140), 활성층(150) 막질 개선층(130’), 및 제2도전형 반도체층(160)은 발광 적층체로 통칭될 수 있다.
기판(101)과 버퍼층(102)은 도 1을 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 6의 실시예에서 막질 개선층(130’)은 도 1의 실시예에서와는 달리 활성층(150)의 상부에 배치될 수 있다.
상기 막질 개선층(130’)은 MxGa1 - xN의 조성을 가질 수 있다. 여기서, M은 Al 또는 In이고, 0.01≤x≤0.3이다. 또는 x는 0.02≤x≤0.08의 범위를 가질 수 있다. 만일 상기 x의 값이 너무 작으면 막질 개선의 효과가 미흡할 수 있다. 반대로 상기 x의 값이 너무 크면 발광 특성이 저하될 수 있다.
선택적으로 상기 막질 개선층(130’)은 GaN 층과 MxGa1 - xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 선택적으로, 상기 막질 개선층(130’)은 GaN와 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자층일 수 있다. 상기 막질 개선층(130’)의 두께는 약 20 nm 내지 약 100 nm일 수 있다.
상기 막질 개선층(130’)은 상기 활성층(150) 상부 전면에 형성될 수 있다. 또, 상기 막질 개선층(130’)은 상기 활성층(150) 상부 표면의 수직 방향으로 대략 일정한 두께를 가질 수 있다. 앞서 언급한 바와 같이, 막질 개선층(130’)이 활성층(150)의 상부에 배치되기 때문에, 상기 막질 개선층(130’)은 그에 대응되는 활성층(150)의 V-피트(151)를 적어도 부분적으로 채울 수 있다.
또한 상기 막질 개선층(130’)의 V-피트(131)는 상기 제2도전형 반도체층(160)에 의하여 매립될 수 있다.
도 7은 본 발명의 일 실시예에 따른 발광 소자의 제조 방법을 나타낸 흐름도이다. 도 11a 내지 도 11f는 상기 제조 방법에 따라 제조되는 발광 소자를 나타낸 측단면도들이다.
도 7 및 도 11a를 참조하면, 기판(101) 위에 제1도전형 반도체층(110)을 형성할 수 있다(S1). 상기 기판(101) 및 제1도전형 반도체층(110)의 구체적인 구성에 대해서는 도 1을 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 제1도전형 반도체층(110)이 n-GaN층인 경우 기판이 장입된 반응 챔버 내에 갈륨 전구체, 질소 전구체, n-형 도펀트의 전구체 및 캐리어 가스가 반응 챔버 내로 공급될 수 있다. 제1도전형 반도체층(110)의 형성은, 예를 들면, 유기금속 화학기상증착(MOCVD)에 의하여 수행될 수 있다. 그러나, 이러한 증착 방법에 한정되는 것은 아니다.
갈륨 전구체는, 예를 들면, 트리메틸갈륨(trimethylgallium, TMG), 트리에틸갈륨(triethylgallium, TEG), 염화디에틸갈륨(diethylgallium chloride) 등일 수 있다. 상기 질소 전구체는, 예를 들면, 암모니아, 질소, 암모니아 및/또는 질소의 플라즈마 여기된 종일 수 있다. 일부 실시예들에 있어서, n-형 도펀트는 실리콘이고, 그의 전구체는 실란일 수 있다.
도 7 및 도 11b를 참조하면, 상기 제1도전형 반도체층(110) 위에 V-피트(121)를 갖는 V-피트 생성층(120)을 형성한다(S2).
상기 V-피트 생성층(120)은 갈륨 전구체, 질소 전구체, 및 캐리어 가스를 반응 챔버에 공급함으로써 수행될 수 있다. 또한 V-피트의 생성 시점은 반응 온도를 통하여 적절히 제어될 수 있다. 상기 V-피트 생성층(120)의 높이(H)는 약 250 nm 내지 500 nm일 수 있다.
도 7 및 도 11c를 참조하면, 상기 V-피트 생성층(120) 위에 막질 개선층(130)을 형성한다(S3).
도 8은 상기 막질 개선층(130)의 제조 방법을 더욱 상세하게 나타낸 흐름도이다.
도 8을 참조하면, 상기 V-피트 생성층(120)의 생성 시에 비하여 약 100℃ 내지 약 150℃ 상승된 온도에서 증착이 수행될 수 있다(S31). 또한 금속 M의 전구체를 추가 공급할 수 있다(여기서, M은 Al 또는 In)(S32).
알루미늄 전구체는, 예를 들면, 트리메틸알루미늄, 트리에틸알루미늄, 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), AlMe2H, [Al(OsBu)3]4, Al(CH3COCHCOCH3)3, AlCl3, AlBr3, AlI3, Al(OiPr)3, [Al(NMe2)3]2, Al(iBu)2Cl, Al(iBu)3, Al(iBu)2H, AlEt2Cl, Et3Al2(OsBu)3, Al(THD)3, H3AlNMe3, H3AlNEt3, H3AlNMe2Et, 및 H3AlMeEt2로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 여기에 한정되는 것은 아니다.
인듐 전구체는, 예를 들면, 트리메틸인듐(Trimethylindium), 트리에틸인듐(Triethylindium), 트리이소프로필인듐(Triisopropylindium), 트리부틸인듐(Tributylindium), 트리터셜리부틸인듐(Tritertiarybutylindium), 트리메톡시인듐(Trimethoxyindium), 트리에톡시인듐(Triethoxyindium), 트리이소프록시인듐(Triisopropoxyindium), 다이메틸이소프록시인듐(Dimethylisopropoxyindium), 다이에틸이소프록시인듐(Diethylisopropoxyindium), 다이메틸에틸인듐(Dimethylethylindium), 다이에틸메틸인듐(Diethylmethylindium), 다이메틸이소프로필인듐(Dimethylisopropylindium), 다이에틸이소프로필인듐(Diethylisopropylindium), 및 다이메틸터셜리부틸인듐(dimethyl-tert-butylindium)으로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 여기에 한정되는 것은 아니다.
도 8에서는 증착온도를 승온시킨 후에 금속(M) 전구체를 추가투입하는 것으로 도시되었지만, 그 순서가 반대가 되어도 무방하며, 동시에 수행되어도 무방하다.
도 9는 본 발명의 다른 실시예에 따른 막질 개선층의 형성 방법을 나타낸 흐름도이다.
도 9를 참조하면, 반복 단계들의 횟수를 카운트하기 위한 카운터를 리셋한다(S31a).
그런 다음, 챔버 내의 반응 온도를 상기 V-피트 생성층(120)의 생성 시에 비하여 약 100℃ 내지 약 150℃ 상승된 온도로 상승시킬 수 있다(S32a).
또한, 금속(M) 전구체의 공급(S33a)과 금속(M) 전구체의 공급 중단(S34a)을 소정 횟수가 될 때까지 반복한다(S35a, S36a). 즉, 금속(M) 전구체의 공급(S33a)과 금속(M) 전구체의 공급 중단(S34a)이 1회 반복될 때마다 카운터를 1씩 증가시켜(S35a) 카운터가 소정 횟수에 도달하면 다음 단계로 넘어가고 그렇지 않으면 금속(M) 전구체의 공급(S33a) 및 금속(M) 전구체의 공급 중단(S34a)을 반복한다(S36a).
다시 도 7 및 도 11d를 참조하면, 상기 막질 개선층(130)의 상부에 활성층(150)을 형성한다(S4). 도 10은 상기 활성층(150)을 형성하기 직전에 초격자층(140)을 형성하는 단계를 더 포함하는 경우를 나타내는 흐름도이다. 도 10을 참조하면, 막질 개선층(130)을 형성한 이후, 그리고 활성층(150)을 형성하기 이전에 초격자층(140)을 형성할 수 있다.
상기 초격자층(140)은 막질 개선층(130)의 성장 온도 이하의 온도로 초격자층(140)을 성장시킴으로써 얻을 수 있다. 초격자층(140)의 성장 온도는 약 600℃ 내지 약 1000℃일 수 있다.
상기 활성층(150)이 InGaN 우물층과 GaN 장벽층을 포함하는 다중 양자 우물인 경우, 장벽층을 형성하기 위해 반응 챔버 내에 갈륨 소스 가스 및 질소 소스 가스를 공급할 수 있고, 또한 우물층을 형성하기 위해 반응 챔버 내에 인듐 소스 가스를 더 공급할 수 있다. 상기 장벽층 및 우물층을 형성하기 위한 소스 가스는 반응 챔버 내에 동시에 공급될 수도 있고 또는 교대 방식으로 순차적으로 공급될 수 있다.
도 7 및 도 11e를 참조하면, 상기 활성층(150) 위에 제2도전형 반도체층(160)을 형성할 수 있다.
상기 제2도전형 반도체층(160)이 p-GaN층인 경우, 상기 반응 챔버 내에 갈륨 전구체, 질소 전구체를 공급함으로써 반응이 수행될 수 있다. p-형 도펀트의 전구체는, 예를 들면, Cp2Mg가 이용될 수 있지만 여기에 한정되는 것은 아니다.
도 11f를 참조하면, 상기 제2도전형 반도체층(160) 위에 오믹 콘택층(170)을 형성한 후 메사를 형성하여 상기 제1도전형 반도체층(110)을 노출시킨다. 그런다음, 상기 제1도전형 반도체층(110) 및 상기 제2도전형 반도체층(160) 위에 각각 제1전극(182) 및 제2전극(184)을 형성할 수 있다.
이하, 구체적인 실시예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 실시예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
<비교예 1>
기판 위에 제1도전형 반도체층을 형성하고, 상기 제1도전형 반도체층 위에 V-피트 생성층을 형성하였다.
<비교예 2>
V-피트 생성층을 형성할 때, V-피트 생성층의 최상부층 부분이 형성될 때 온도를 100℃ 승온시킨 점을 제외하면 비교예 1에서와 동일한 방법으로 V-피트 생성층을 제조하였다.
<실시예 1>
V-피트 생성층을 형성할 때, V-피트 생성층의 최상부층 부분이 형성될 때 온도를 100℃ 승온시킴과 동시에 알루미늄 전구체로서 트리메틸알루미늄을 공급한 점을 제외하면 비교예 1에서와 동일한 방법으로 V-피트 생성층을 제조하였다. 증착 온도의 승온과 함께 트리메틸알루미늄을 공급한 후로 생성된 층이 막질 개선층이다.
상기 실시예 1, 비교예 1 및 2에서 얻어진 구조물의 상부 표면에 대하여 AFM을 이용하여 조도(roughness)를 RMS(root mean square) 기준으로 측정하였다. 이 때, V-피트는 측정되지 않도록 하였다.
그 결과 도 12에서 보는 바와 같이 엣지 부분에 대해서는 조도(roughness)가 절반 이하로 감소하였고, 센터 부분에 대해서도 조도가 상당한 폭으로 감소함이 확인되었다. 특히, 온도만을 상승시키고 Al을 첨가하지 않은 비교예 2의 경우도, 온도를 승온시키지 않을 뿐만 아니라 Al을 첨가하지 않은 비교예 1과 대비하여 조도 개선 효과가 어느 정도 있는 것으로 보이지만, 온도를 승온시키는 것에 더하여 Al을 첨가하는 실시예 1의 효과가 현저히 더 큰 것으로 확인되었다. 여기서 표면 조도를 기준으로 측정하여 설명하였으나 단면에서의 각 층간의 계면(경계면)의 평탄도를 측정하여도 유사한 결과를 얻었다.
<실시예 2>
V-피트 생성층을 형성할 때, V-피트 생성층의 최상부층 부분이 형성될 때 온도를 100℃ 승온시킴과 동시에 인듐 전구체로서 트리메틸인듐을 공급한 점을 제외하면 비교예 1에서와 동일한 방법으로 V-피트 생성층을 제조하였다.
그 결과 비교예 1과 대비하여 60%의 조도 감소 효과가 있는 것이 확인되었다.
실시예 1, 실시예 2, 및 비교예 1의 구조물에 대하여 활성층을 추가로 적층하고, 활성층의 두께 편차를 측정하였다. 활성층의 두께 편차를 측정하기 위하여 X-선 회절법(XRD)을 이용하였다.
그 결과 두께 편차가 다음 표 1과 같이 확인되었다.
Figure 112014109943881-pat00001
상기 표 1에서 보는 바와 같이 본원 발명에 따라 제조된 활성층의 두께에 있어서, 센터와 엣지 사이의 편차가 크게 감소한 것이 확인되었다. 즉, 비교예 1에서는 센터-엣지 사이의 차가 0.23 ㎛ 이었지만, 실시예들의 경우 각각 0.03 ㎛, 0.08 ㎛이었다.
또한 실시예 1의 구조물 및 비교예 1의 구조물에 대하여 각각 발광 장치를 제조한 후 광 특성을 조사하였다. 비교예 1보다 실시예 1의 발광 장치가 630㎛ x 970㎛의 BLU에서 칩파워 기준으로 1.5 mW가 더 향상된 것이 확인되었다. 따라서, 막질 개선층을 통해 발광 특성이 개선되는 것이 확인되었다.
도 13은 본 발명의 일 실시예에 따른 발광 패키지(60)를 나타낸 측단면도이다.
도 13을 참조하면, 기판(61)은 절연 기판으로서 상면에 동박에 의하여 형성된 회로 패턴(61_1, 61_2)이 형성되며, 하면에 절연물질로 얇게 코팅처리된 절연박막(63)이 형성된다. 이 때 코팅 방법은 스퍼터링이나 스프레이 등의 다양한 방법이 이용될 수 있다. 또한, 기판(61)의 상면과 하면에는 발광 패키지(60)에서 발생하는 열을 방출하는데 사용되는 상하부 열확산판(64, 66)이 형성되며, 특히 상부 열확산판(64)은 회로 패턴(61_1)과 직접 접촉된다. 예로서, 절연박막(63)으로 사용된 절연물질은 열패드에 비해 열전도가 매우 낮지만 두께를 매우 얇게 형성하여 열패드에 비해 낮은 열저항을 구현할 수 있다. 발광 패키지 (60)에서 발생한 열은 상부 열확산판(64)을 거쳐 하부 열확산판(66)으로 전도되어 새시(63_1)로 방출될 수 있다.
기판(61)과 상하부 열확산판(64, 66)에는 기판(61)과 수직하도록 2개의 관통공(65)이 형성될 수 있다. LED 패키지는 위에서 설명한 발광 소자를 포함하는 LED 칩(67), LED 전극(68_1, 68_2), 플라스틱 몰딩 케이스(62) 및 렌즈(69) 등을 포함할 수 있다. 상기 회로 기판(61)은 절연기판으로 세라믹 또는 에폭시 수지 계열인 FR4-코어(core) 위에 동박을 입히고 식각공정을 통해 회로패턴이 형성 될 수 있다.
발광 패키지(60)는 적색빛을 내는 LED, 녹색빛을 내는 LED, 그리고 청색빛을 내는 LED 중 적어도 하나 이상이 실장될 수 있으며 상기 청색 LED 상면에는 적어도 한 종류의 형광물질이 도포될 수 있다.
상기 형광 물질은 입자형태의 분말이 수지에 혼합된 상태로 도포될 수도 있으며 형광체 분말이 소성되어 세라믹 플레이트 형상의 층으로 LED 상면에 위치할 수도 있다. 상기 분말 형광물질의 사이즈는 1㎛~50㎛, 또는 5㎛~20㎛일 수 있으며, 나노 형광체일 경우 1nm~500nm 또는 10nm~50nm 크기의 양자점일 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 발광 패키지(80)를 나타낸 측단면도이다.
도 14를 참조하면, 회로 기판(80)은 메탈기판(81)에 형성된 절연수지(83)와, 절연수지(83)에 형성된 회로패턴(84_1, 84_2)과, 회로패턴(84_1, 84_2)과 전기적으로 연결되도록 실장되는 LED 칩을 포함한다. 여기서, 절연수지(83)는 200㎛ 이하의 두께를 가지며, 고상의 필름형태로 상기 금속 기판에 라미네이션(lamination)되거나 액상형태로 스핀코팅이나 블레이드를 이용한 주조방식으로 상기 메탈 기판에 형성될 수 있다. 상기 절연 회로 패턴이 형성된 절연 수지층의 크기는 메탈 기판과 같거나 작을 수 있다. 또한, 회로패턴(84_1, 84_2)은 절연수지(83)에 음각된 회로패턴의 문양에 구리 등의 금속물질이 충진되어 형성된다.
도 14를 참조하면, LED 모듈(85)은 LED 칩(87), LED 전극(86_1, 86_2), 플라스틱 몰딩 케이스(88) 및 렌즈(89)를 포함한다.
상기 LED 칩(87)은 위에서 설명한 발광 소자를 포함할 수 있으며, 상기 LED 칩(87)을 구성하는 화합물 반도체의 종류에 따라 청색, 녹색, 적색 등을 발광할 수 있다. 또는, 상기 LED 칩은 자외선을 발광할 수도 있다. 다른 일부 실시예들에서, 상기 발광 소자는 UV 광 다이오드 칩, 레이저 다이오드 칩, 또는 유기 발광 다이오드 칩으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 발광 소자(120)는 위에서 예시된 것들에 한정되지 않고 다양한 광소자로 구성될 수 있다.
상기 발광 소자(100, 200, 300)는 연색성(CRI)을 40 내지 100 수준으로 조절할 수 있으며 또한 색 온도를 2000K에서 20000K 수준으로 다양한 백색광을 발생시킬 수 있으며, 필요에 따라서는 보라색, 청색, 녹색, 적색, 오렌지색의 가시광 또는 적외선을 발생시켜 주위 분위기 또는 기분에 맞게 조명 색을 조절할 수 있다. 또한 식물 성장을 촉진할 수 있는 특수 파장의 광을 발생시킬 수도 있다.
상기 청색 LED에 황색, 녹색, 적색 형광체 및/또는 녹색, 적색 발광소자의 조합으로 만들어지는 백색광은 2개 이상의 피크 파장을 가지며 CIE 1931 좌표계의 (x, y)좌표가 (0.4476, 0.4074), (0.3484, 0.3516), (0.3101, 0.3162), (0.3128, 0.3292), (0.3333, 0.3333)을 잇는 선분 상에 위치할 수 있다. 또는 상기 선분과 흑체 복사 스펙트럼으로 둘러싸인 영역에 위치할 수 있다. 상기 백색광의 색온도는 약 2,000K 내지 약 20,000K사이에 해당한다. 도 15에 색온도 스펙트럼(Planckian spectrum)을 도시하였다.
예로서, LED에서 사용하는 형광체는 아래와 같은 조성식 및 색상을 가질 수 있다.
산화물계 : 황색 및 녹색 (Y, Lu, Se, La, Gd, Sm)3(Ga, Al)5O12:Ce, 청색 BaMgAl10O17:Eu, 3Sr3(PO4)2·CaCl：Eu
실리케이트계 : 황색 및 녹색 (Ba, Sr)2SiO4:Eu, 황색 및 등색 (Ba, Sr)3SiO5:Eu
질화물계 : 녹색 β-SiAlON:Eu, 황색 (La, Gd, Lu, Y, Sc)3Si6N11:Ce, 등색 α-SiAlON:Eu,적색 (Sr, Ca)AlSiN3:Eu, (Sr, Ca)AlSi(ON)3:Eu, (Sr, Ca)2Si5N8:Eu, (Sr, Ca)2Si5(ON)8:Eu, (Sr, Ba)SiAl4N7:Eu
황화물계 : 적색 (Sr, Ca)S:Eu, (Y, Gd)2O2S:Eu, 녹색 SrGa2S4:Eu
플루오라이드(fluoride)계:KSF계 적색 K2SiF6:Mn4 +
형광체 조성은 기본적으로 화학양론(stoichiometry)에 부합하여야 하며, 각 원소들은 주기율표상 각 족들 내 다른 원소로 치환이 가능하다. 예를 들어 Sr은 알칼리토금속(II)족의 Ba, Ca, Mg 등으로, Y은 란탄계열의 Tb, Lu, Sc, Gd 등으로 치환이 가능하다. 또한 활성제인 Eu 등은 원하는 에너지 준위에 따라 Ce, Tb, Pr, Er, Yb 등으로 치환이 가능하며, 활성제 단독 또는 특성 변형을 위해 부활성제등이 추가로 적용될 수 있다.
또한, 형광체 대체 물질로 양자점(quantum dot, QD) 등의 물질들이 적용될 수 있으며, LED에 형광체와 QD를 혼합 또는 단독으로 사용될 수 있다.
QD는 CdSe, InP 등의 코어(core)(직경 3nm~10nm)와 ZnS, ZnSe 등의 셸(shell) (두께 0.5nm~2nm)및 코어-셸의 안정화를 위한 리간드의 구조로 구성될 수 있으며, 크기에 따라 다양한 칼라를 구현할 수 있다. 도 16은 양자점(QD) 구조를 예시적으로 보여주는 도면이다.
도 17은 청색 LED를 사용한 백색 발광 소자의 응용 분야별 형광체 종류를 예시적으로 보여준다.
형광체 또는 양자점(QD)의 도포 방식은 크게 LED 칩 또는 발광소자에 뿌리는 방식, 또는 막 형태로 덮는 방식, 필름 또는 세라믹 형광체 등의 시트 형태를 부착(attach)하는 방식 중 적어도 하나를 사용할 수 있다.
뿌리는 방식으로는 디스펜싱(dispensing), 스프레이 코팅 등이 일반적이며 디스펜싱은 공압(pneumatic) 방식과 스크루(screw), 리니어(linear) 타입 등의 기계적 방식을 포함한다. 제트(jetting) 방식으로 미량 토출을 통한 도팅량 제어 및 이를 통한 색좌표 제어도 가능하다. 웨이퍼 레벨 또는 발광소자 기판 상에 스프레이 방식으로 형광체를 일괄 도포하는 방식은 생산성 및 두께 제어가 용이할 수 있다.
발광소자 또는 LED 칩 위에 막 형태로 직접 덮는 방식은 전기영동, 스크린 프린팅 또는 형광체의 몰딩 방식으로 적용될 수 있으며 칩 측면의 도포 유무 필요에 따라 해당 방식의 차이점을 가질 수 있다.
발광 파장이 다른 2종 이상의 형광체 중 단파장에서 발광하는 광을 재흡수하는 장파장 발광 형광체의 효율을 제어하기 위하여 발광 파장이 다른 2종 이상의 형광체층을 구분할 수 있으며, LED 칩과 형광체 2종 이상의 파장 재흡수 및 간섭을 최소화하기 위하여 각 층 사이에 DBR (ODR) 층을 포함할 수 있다.
균일 도포막을 형성하기 위하여 형광체를 필름 또는 세라믹 형태로 제작 후 칩 또는 발광소자 위에 부착할 수 있다.
광 효율, 배광 특성에 차이점을 주기 위하여 리모트 형식으로 광변환 물질을 위치할 수 있으며, 이 때 광변환 물질은 내구성, 내열성에 따라 투광성 고분자, 유리등의 물질 등과 함께 위치한다.
형광체 도포 기술은 LED 소자에서 광특성을 결정하는 가장 큰 역할을 하게 되므로, 형광체 도포층의 두께, 형광체 균일 분산 등의 제어 기술들이 다양하게 연구되고 있다. QD도 형광체와 동일한 방식으로 LED 칩 또는 발광소자에 위치할 수 있으며, 유리 또는 투광성 고분자 물질 사이에 위치하여 광 변환을 할 수도 있다.
LED 칩 또는 발광소자를 외부 환경으로부터 보호하거나, 발광소자 외부로 나가는 광 추출 효율을 개선하기 위하여 충진재로 투광성 물질을 상기 LED 칩 또는 발광소자 상에 위치할 수 있다.
이 때 적용되는 투광성 물질은 에폭시, 실리콘(silicone), 에폭시와 실리콘의 하이브리드 등의 투명 유기 소재가 적용되며, 가열, 광 조사, 시간 경과 등의 방식으로 경화하여 사용할 수 있다.
상기 실리콘은 폴리디메틸실록산을 메틸계로, 폴리메틸페닐실록산을 페닐계로 구분하며, 메틸계와 페닐계에 따라 굴절률, 투습률, 광투과율, 내광안정성, 내열안정성에 차이를 가지게 된다. 또한, 가교제와 촉매제에 따라 경화 속도에 차이를 가지게 되어 형광체 분산에 영향을 준다.
충진재의 굴절률에 따라 광 추출 효율은 차이를 가지게 되며, 청색광이 방출되는 부분의 칩 최외각 매질의 굴절률과 공기 중으로 방출되는 굴절률의 차이를 최소로 해주기 위하여 굴절률이 다른 2종 이상의 실리콘을 순차적으로 적층할 수 있다.
일반적으로 내열 안정성은 메틸계가 가장 안정하며, 페닐계, 하이브리드, 에폭시 순으로 온도 상승에 변화율이 적다. 실리콘은 경도에 따라 젤 타입, 엘라스토머 타입, 수지 타입으로 구분할 수 있다.
광원에서 조사된 빛을 방사상으로 안내하기 위해 발광 소자에 렌즈를 더 포함할 수 있으며, 렌즈는 기 성형된 렌즈를 LED 칩 또는 발광소자 위에 부착하는 방식과 유동성의 유기 용제를 LED 칩 또는 발광소자가 실장된 성형틀에 주입하여 고형화하는 방식 등을 포함한다.
렌즈 부착 방식은 칩 상부의 충진재에 직접 부착하거나, 발광소자 외곽과 렌즈 외곽만 접착하여 충진재와 공간을 두는 방식 등이 있다. 성형틀에 주입하는 방식으로는 사출 성형(injection molding), 트랜스퍼 성형(transfer molding), 압축 성형(compression molding) 등의 방식이 사용될 수 있다.
렌즈의 형상 (오목, 볼록, 요철, 원뿔, 기하학 구조) 등에 따라 배광 특성이 변형되며, 효율 및 배광 특성의 요구에 맞게 변형이 가능하다.
도 18 및 도 19는 본 발명의 실시예에 의한 발광 소자를 이용한 조명 시스템이 적용되는 홈 네트워크의 예를 보여준다.
도 18에 도시된 바와 같이, 홈 네트워크는 홈 무선 라우터(2000), 게이트웨이 허브(2010), 지그비(ZigBee) 모듈(2020), LED 램프(2030), 창고(garage) 도어 락(door lock; 2040), 무선 도어 락(2050), 홈 어플리케이션(2060), 휴대폰(2070), 벽에 장착된 스위치(2080), 및 클라우드 망(2090)을 포함할 수 있다.
가정내 무선 통신(ZigBee, WiFi, LiFi 등)을 활용하여 침실, 거실, 현관, 창고, 가전제품 등의 동작 상태 및 주위 환경/상황에 따라 LED 램프(2030)의 온/오프, 색온도, 연색성 및/또는 조명 밝기를 자동으로 조절하는 기능을 수행할 수 있다.
예를 들면, 도 19 에 도시된 바와 같이 TV(3030)에서 방송되고 있는 TV 프로그램의 종류 또는 TV의 화면 밝기에 따라 조명(3020B)의 밝기, 색온도, 및/또는 연색성이 게이트웨이(3010) 및 지그비 모듈(3020A)을 이용하여 자동으로 조절될 수 있다. TV프로그램에서 방영되는 프로그램 값이 휴먼드라마일 경우, 미리 셋팅된 설정 값에 따라 조명도 거기에 맞게 색 온도가 12000K 이하, 예를 들면 5000K로 낮아지고 색감이 조절되어 아늑한 분위기를 연출할 수 있다. 반대로 프로그램 값이 개그프로그램인 경우, 조명도 셋팅 값에 따라 색 온도가 5000K 이상으로 높아지고 푸른색 계열의 백색조명으로 조절되도록 홈 네트워크가 구성될 수 있다. 또한 스마트 폰 또는 컴퓨터를 이용해 가정 내 무선 통신 프로토콜(ZigBee, WiFi, LiFi)로 조명의 온/오프, 밝기, 색온도, 및/또는 연색성의 컨트롤 뿐만 아니라 이와 연결된 TV(3030), 냉장고, 에어컨 등의 가전 제품을 컨트롤 할 수도 있다. 여기서 LiFi통신은 조명의 가시광을 이용한 근거리 무선 통신 프로토콜을 의미한다.
예를 들면 도 15와 같은 색좌표계를 표시하는 스마트폰의 조명 컨트롤 응용프로그램을 실현하는 단계와 상기 색좌표계와 연동하여 가정 내 설치되어 있는 모든 조명기구와 연결된 센서를 ZigBee, WiFi, 또는 LiFi통신 프로토콜을 이용해 맵핑하는 단계, 즉, 가정내 조명 기구의 위치 및 현재 셋팅 값 및 온/오프 상태 값을 표시하는 단계, 특정 위치의 조명기구를 선택하여 상태 값을 변경하는 단계, 상기 변경된 값에 따라 조명기구의 상태가 변화는 단계와 같이 스마트폰을 이용해 가정 내 조명 또는 가전제품을 컨트롤 할 수 있다.
위의 지그비 모듈(2020, 3020A)은 광센서와 일체형으로 모듈화할 수 있으며, 발광 장치와 일체형으로 구성할 수 있다.
가시광 무선통신 기술은 인간이 눈으로 인지할 수 있는 가시광 파장 대역의 빛을 이용하여 무선으로 정보를 전달하는 무선통신 기술이다. 이러한 가시광 무선통신 기술은 가시광 파장 대역의 빛을 이용한다는 측면에서 기존의 유선 광통신기술 및 적외선 무선통신과 구별되며, 통신 환경이 무선이라는 측면에서 유선 광통신 기술과 구별된다. 또한, 가시광 무선통신 기술은 RF 무선통신과 달리 주파수 이용 측면에서 규제 또는 허가를 받지 않고 자유롭게 이용할 수 있다는 편리성과 물리적 보안성이 우수하고 통신 링크를 사용자가 눈으로 확인할 수 있다는 차별성을 가지고 있으며, 무엇보다도 광원의 고유 목적과 통신기능을 동시에 얻을 수 있다는 융합 기술로서의 특징을 가지고 있다.
또한 LED조명은 차량용 내외부 광원으로 활용 가능하다. 내부 광원으로는 차량용 실내등, 독서등, 계기판의 각종 광원등으로 사용 가능하며, 차량용 외부 광원으로 전조등, 브레이크등, 방향지시등, 안개등, 주행등 등 모든 광원에 사용 가능하다.
특수한 파장대를 이용한 LED는 식물의 성장을 촉지 시키고, 사람의 기분을 안정시키거나 병을 치료 할 수도 있다. 로봇 또는 각종 기계 설비에 사용되는 광원으로 LED가 적용 될 수 있다. 상기 LED의 저소비전력 및 장수명과 결부하여 태양전지, 풍력 등 자연친화적인 신재생 에너지 전원 시스템에 의한 조명 구현도 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 이용될 수 있다.
101: 기판 102: 버퍼층
110: 제1도전형 반도체층 120: V-피트 생성층
121, 131, 141, 151: V-피트 130: 막질개선층
140: 초격자층 150: 활성층
160: 제2도전형 반도체층 170: 오믹 콘택층
182, 184: 전극

Claims (20)

  1. 제1도전형 반도체층, 제2도전형 반도체층 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 개재되고 다수의 V-피트(pit)를 갖는 활성층을 포함하는 발광 소자로서,
    상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 상기 V-피트와 동일한 크기와 모양의 V-피트를 갖는 막질 개선층을 더 포함하고,
    상기 막질 개선층은 Al 또는 In을 포함하고, GaN 층과 MxGa1-xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 갖는 III족-V족 반도체층인 발광 소자.
  2. 제 1 항에 있어서,
    상기 막질 개선층은 MxGa1-xN(여기서, M은 Al 또는 In이고, 0.02≤x≤0.08)의 조성을 갖는 것을 특징으로 하는 발광 소자.
  3. 삭제
  4. 삭제
  5. 제 2 항에 있어서,
    상기 막질 개선층 내의 Al의 농도는 일정한 것을 특징으로 하는 발광 소자.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 막질 개선층은 상기 제1도전형 반도체층과 상기 활성층 사이에 배치되고,
    상기 제1도전형 반도체층과 상기 막질 개선층 사이에 V-피트 생성층을 더 포함하고,
    상기 막질 개선층과 상기 활성층 사이에 초격자층을 더 포함하는 것을 특징으로 하는 발광 소자.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 V-피트 생성층은 상기 활성층의 다수의 V-피트를 가져오도록 하는 다수의 V-피트들을 갖고,
    상기 막질 개선층은 상기 V-피트 생성층의 상부 표면을 따라 제공되고,
    상기 막질 개선층은 상기 V-피트 생성층의 V-피트의 적어도 일부를 채우는 것을 특징으로 하는 발광 소자.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 막질 개선층의 V-피트는 상기 V-피트 생성층의 V-피트 내로 리세스되고,
    상기 초격자층은 상기 막질 개선층의 V-피트 내로 리세스되는 V-피트를 갖는 것을 특징으로 하는 발광 소자.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 막질 개선층은 상기 활성층과 상기 제2도전형 반도체층 사이에 배치되는 것을 특징으로 하는 발광 소자.
  15. 삭제
  16. 패키지 기판;
    상기 패키지 기판 위에 실장된, 제1항에 따른 발광 소자;
    상기 발광 소자를 봉지하는 봉지재;
    를 포함하는 발광 패키지.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701431B (zh) * 2014-11-27 2017-03-29 厦门市三安光电科技有限公司 一种发光二极管的外延结构及其制作方法
DE102015104700A1 (de) * 2015-03-27 2016-09-29 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
KR102464030B1 (ko) * 2015-12-29 2022-11-07 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자
DE102016103346A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips und strahlungsemittierender Halbleiterchip
JP6774792B2 (ja) * 2016-06-22 2020-10-28 旭化成エレクトロニクス株式会社 赤外線デバイス
CN106299047A (zh) * 2016-10-17 2017-01-04 聚灿光电科技股份有限公司 AlInGaN基紫外LED外延结构及其制造方法
KR102555005B1 (ko) * 2016-11-24 2023-07-14 삼성전자주식회사 반도체 발광 소자 및 반도체 발광 소자의 제조 방법
CN106601885A (zh) * 2016-12-16 2017-04-26 厦门乾照光电股份有限公司 一种发光二极管的外延结构及其生长方法
CN106653964B (zh) * 2016-12-29 2018-08-31 厦门市三安光电科技有限公司 一种led外延结构
CN109980056B (zh) * 2019-02-28 2020-10-09 华灿光电(苏州）有限公司 氮化镓基发光二极管外延片及其制造方法
CN111180562B (zh) * 2020-01-10 2021-08-03 南昌大学 一种用于沉积铟镓氮量子阱的有锥形坑且含铝成分的薄层
CN112736174A (zh) * 2021-01-04 2021-04-30 宁波安芯美半导体有限公司 一种深紫外led外延结构及其制备方法
US20220262983A1 (en) * 2021-02-17 2022-08-18 Seoul Viosys Co., Ltd. Single chip multi band light emitting diode, light emitting device and light emitting module having the same
US20220367752A1 (en) * 2021-05-11 2022-11-17 Seoul Viosys Co., Ltd. Multi-band light emitting diode
US20230076963A1 (en) * 2021-08-24 2023-03-09 Seoul Viosys Co., Ltd. Light emitting diode and light emitting device having the same
CN114122187B (zh) * 2021-11-26 2022-06-14 湖北大学 铁电-半导体异质结型日盲紫外光电探测器及其制备方法
CN117133841B (zh) * 2023-10-26 2024-01-30 江西兆驰半导体有限公司 InGaN基绿光发光二极管外延片及其制备方法、LED

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013120774A (ja) * 2011-12-06 2013-06-17 Yamaguchi Univ 窒化物半導体発光素子およびその製造方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372608B1 (en) 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP3612985B2 (ja) 1998-02-02 2005-01-26 豊田合成株式会社 窒化ガリウム系化合物半導体素子及びその製造方法
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
WO2003019678A1 (fr) 2001-08-22 2003-03-06 Sony Corporation Element semiconducteur au nitrure et procede de production de cet element
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
JP2006339534A (ja) 2005-06-03 2006-12-14 Sony Corp 発光ダイオード、発光ダイオードの製造方法、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US7663148B2 (en) 2006-12-22 2010-02-16 Philips Lumileds Lighting Company, Llc III-nitride light emitting device with reduced strain light emitting layer
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
US7625104B2 (en) * 2007-12-13 2009-12-01 Philips Lumileds Lighting Company, Llc Light emitting diode for mounting to a heat sink
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
WO2010029720A1 (ja) 2008-09-09 2010-03-18 パナソニック株式会社 窒化物系半導体発光素子およびその製造方法
JP5191843B2 (ja) 2008-09-09 2013-05-08 株式会社東芝 半導体発光素子及びウェーハ
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
JP2010232649A (ja) 2009-03-06 2010-10-14 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
JP2011082248A (ja) 2009-10-05 2011-04-21 Showa Denko Kk 半導体発光素子及びその製造方法、並びにランプ
KR101683898B1 (ko) * 2010-06-21 2016-12-20 엘지이노텍 주식회사 발광 소자
JP2012169383A (ja) * 2011-02-11 2012-09-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子およびその製造方法
US9178114B2 (en) * 2011-09-29 2015-11-03 Manutius Ip, Inc. P-type doping layers for use with light emitting devices
US8698163B2 (en) * 2011-09-29 2014-04-15 Toshiba Techno Center Inc. P-type doping layers for use with light emitting devices
KR101860320B1 (ko) * 2011-12-02 2018-05-23 엘지이노텍 주식회사 발광소자
JP6026116B2 (ja) 2012-03-09 2016-11-16 シャープ株式会社 窒化物半導体発光素子およびその製造方法
JP5998953B2 (ja) 2013-01-25 2016-09-28 豊田合成株式会社 半導体発光素子、半導体発光素子の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013120774A (ja) * 2011-12-06 2013-06-17 Yamaguchi Univ 窒化物半導体発光素子およびその製造方法

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Publication number Publication date
CN105609606B (zh) 2019-01-01
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KR20160058321A (ko) 2016-05-25

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