KR102464030B1 - 발광소자 - Google Patents

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Abstract

발광소자의 일 실시예는, 기판; 상기 기판 상에 배치되고, 적어도 하나의 피트(pit)를 포함하는 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 배치되고, 적어도 하나의 피트를 포함하는 초격자층; 상기 초격자층 상에 배치되고, 적어도 하나의 피트를 포함하는 활성층; 상기 활성층 상에 배치되고, 적어도 하나의 피트를 포함하는 전자차단층; 상기 전자차단층 상에 배치되고 적어도 하나의 피트를 포함하는 피트층; 상기 피트층 상에 배치되는 제2도전형 반도체층을 포함하고, 상기 피트층은, 적어도 일부에 Mg가 도핑되는 것일 수 있다.

Description

발광소자{Light emitting device}
실시예는, 정전기 방전을 효과적으로 차단 또는 줄이거나, 발광소자의 발광효율 및 광출력을 향상시킬 수 있는 발광소자에 관한 것이다.
이 부분에 기술된 내용은 단순히 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
GaN, AlGaN 등의 3-5 족 화합물 반도체는 넓고 조정이 용이한 에너지 밴드갭을 가지는 등의 많은 장점으로 인해 광 전자공학 분야(optoelectronics)와 전자 소자를 위해 등에 널리 사용된다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
이러한 발광소자는 전류가 인가되는 경우 정전기 방전(Electro-Static Discharge, ESD)이 발생할 수 있고, 이러한 정전기 방전량이 과도한 경우 발광소자의 제품불량을 발생시킬 수 있고, 발광소자의 발광효율 및 광출력을 저하시킬 수도 있다.
따라서, 실시예는, 정전기 방전을 효과적으로 차단 또는 줄이거나, 발광소자의 발광효율 및 광출력을 향상시킬 수 있는 발광소자에 관한 것이다.
실시예가 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 실시예가 속하는 기술분야에서 통상의 지식을 가진자에게 명확하게 이해될 수 있을 것이다.
발광소자의 일 실시예는, 기판; 상기 기판 상에 배치되고, 적어도 하나의 피트(pit)를 포함하는 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 배치되고, 적어도 하나의 피트를 포함하는 초격자층; 상기 초격자층 상에 배치되고, 적어도 하나의 피트를 포함하는 활성층; 상기 활성층 상에 배치되고, 적어도 하나의 피트를 포함하는 전자차단층; 상기 전자차단층 상에 배치되고 적어도 하나의 피트를 포함하는 피트층; 상기 피트층 상에 배치되는 제2도전형 반도체층을 포함하고, 상기 피트층은, 적어도 일부에 Mg가 도핑되는 것일 수 있다.
상기 피트층은, Mg가 도핑되는 제1층과 그 나머지 영역인 제2층을 포함하는 것일 수 있다.
상기 제1층은 MgN을 포함하고, 상기 제2층은 GaN을 포함하는 것일 수 있다.
상기 피트층은, 상기 제1층과 상기 제2층이 복수로 구비되고, 서로 교대로 적층되는 것일 수 있다.
상기 피트층은, 상기 제1층과 상기 제2층이 각각 4개씩 구비되는 것일 수 있다.
상기 피트층은, 상기 제1층과 상기 제2층의 적층 후 어닐링 공정이 진행되는 것일 수 있다.
상기 제1층은, Mg의 도핑 농도가 1cm3 당 1x1018개 내지 5x1018개인 것일 수 있다.
상기 피트층은, 상기 피트가 형성되는 제1영역과, 그 나머지 영역인 제2영역을 포함하고, 상기 제2영역의 두께로 측정되는 제1두께가 30nm 내지 50nm인 것일 수 있다.
상기 피트층은, 상기 제2영역에서 상기 제1층과 상기 제2층의 두께의 합으로 측정되는 제2두께는 5nm 내지 15nm인 것일 수 있다.
상기 피트층은, 상기 피트의 최대폭이 180nm 내지 250nm로 구비되는 것일 수 있다.
상기 제1도전형 반도체층은, n형 도펀트가 도핑되고, 상기 피트가 형성되는 제3층과 상기 제3층의 하부에 배치되는 제4층을 포함하는 것일 수 있다.
상기 제4층은 상기 제3층보다 상기 n형 도펀트의 도핑농도가 높은 것일 수 있다.
상기 제2도전형 반도체층은, p형 도펀트가 도핑되고, 상기 피트층 상에 배치되는 제5층과 상기 제5층 상에 배치되는 제6층을 포함하는 것일 수 있다.
상기 제6층은 상기 제5층보다 상기 p형 도펀트의 도핑농도가 높은 것일 수 있다.
발광소자의 다른 실시예는, 기판; 상기 기판 상에 배치되고, 적어도 하나의 피트를 포함하는 제1도전형 반도체층; 상기 제1도전형 반도체층 상에 배치되고, 적어도 하나의 피트를 포함하는 초격자층; 상기 초격자층 상에 배치되고, 적어도 하나의 피트를 포함하는 활성층; 상기 활성층 상에 배치되고, 적어도 하나의 피트를 포함하는 전자차단층; 상기 전자차단층 상에 배치되고 적어도 하나의 피트를 포함하는 피트층; 상기 피트층 상에 배치되는 제2도전형 반도체층을 포함하고, 상기 피트층은, MgN을 포함하는 제1층과 GaN을 포함하는 제2층으로 구비되며, 상기 제1층과 상기 제2층이 복수로 구비되고, 서로 교대로 적층되는 것일 수 있다.
실시예의 발광소자에 Mg이 도핑된 피트층을 형성함으로써, 정전기 방전을 효과적으로 차단 또는 줄임과 동시에 발광소자의 발광효율 및 광출력을 향상시킬 수 있다.
실시예에서, 상기 제1층과 상기 제2층의 적층 후 어닐링 공정을 진행하여 양질의 구조를 가진 GaN을 형성할 수 있으므로, 활성층으로의 정공주입효율이 향상될 수 있다.
도 1은 일 실시예에 따른 발광소자를 나타낸 단면도이다.
도 2는 도 1의 A부분을 나타낸 확대도이다.
도 3은 도 2의 B부분의 일 실시예를 나타낸 확대도이다.
도 4는 도 2의 B부분의 다른 실시예를 나타낸 확대도이다.
도 5는 일 실시예에 따른 발광소자 패키지를 나타낸 도면이다.
이하, 첨부된 도면들을 참조하여 실시예를 상세히 설명한다. 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 실시예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 실시예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 이 과정에서 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 실시예의 구성 및 작용을 고려하여 특별히 정의된 용어들은 실시예를 설명하기 위한 것일 뿐이고, 실시예의 범위를 한정하는 것이 아니다.
실시예의 설명에 있어서, 각 element의 "상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 1은 일 실시예에 따른 발광소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 실시예의 발광소자는 기판(100), 제1도전형 반도체층(200), 초격자층(300), 활성층(400), 전자차단층(500), 피트층(600)(pit layer), 제2도전형 반도체층(700), 제1전극(810) 및 제2전극(820)을 포함할 수 있다.
이때, 상기 제1도전형 반도체층(200), 초격자층(300), 활성층(400), 전자차단층(500), 피트층(600) 및 제2도전형 반도체층(700)은 발광구조물을 형성할 수 있다.
기판(100)은 상기 발광구조물을 지지할 수 있다. 상기 기판(100)은 사파이어 기판(100), 실리콘(Si), 산화아연(ZnO), 질화물 반도체 중 어느 하나 또는 GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template)로 형성되는 것일 수 있다.
발광구조물은 상기 기판(100) 상에 배치되고, 빛을 발생시키는 역할을 할 수 있다. 이때, 기판(100)과 발광구조물의 격자상수, 열팽창 계수 등의 차이로 인해 기판(100)과 발광구조물의 경계면 부위에 응력(stress)이 발생할 수 있다.
이러한 응력발생을 완화하기 위해 기판(100)과 발광구조물 사이에는 버퍼층(미도시)이 개재될 수 있다. 또한, 상기 제1도전형 반도체층(200)의 결정성 향상을 위하여 언도프트 반도체층(미도시)이 개재될 수 있다. 다만, 제조과정에서 의도하지 않은 불순물이 소량 도핑될 수도 있다.
이때, 버퍼층은 저온 성장될 수 있으며, 그 물질은 GaN층 또는 AlN층일 수 있으나, 이에 한정되는 것은 아니며, 언도프트 반도체층은 n형 도펀트가 도핑되지 않아 제1도전형 반도체층(200)에 비하여 낮은 전기 전도성을 갖는 것을 제외하고는 제1도전형 반도체층(200)과 동일할 수 있다.
한편, 도 1에 도시된 바와 같이, 제1전극(810)은 상기 제1도전형 반도체층(200)의 노출되는 단차부위 상에 배치될 수 있고, 제2전극(820)은 상기 제2도전형 반도체층(700)의 상측 노출부위 상에 배치될 수 있다. 상기 제1전극(810)과 상기 제2전극(820)을 통해 전류가 인가되면 실시예의 발광소자는 발광할 수 있다.
한편, 도 1에서는 수평형 발광소자를 도시하고 있으나, 수직형 발광소자 또는 플립 칩 발광소자의 구조로 구비될 수도 있다.
상기한 바와 같이, 상기 발광구조물은 상기 제1도전형 반도체층(200), 초격자층(300), 활성층(400), 전자차단층(500), 피트층(600) 및 제2도전형 반도체층(700)을 포함할 수 있다.
제1도전형 반도체층(200)은 상기 기판(100) 상에 배치되고, 적어도 하나의 피트(P)(pit)를 포함할 수 있다. 상기 제1도전형 반도체층(200)은 예를 들어, 질화물 반도체로 형성될 수 있다.
즉, 상기 제1도전형 반도체층(200)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제1도전형 반도체층(200)은 제3층(230)과 제4층(240)을 포함할 수 있다. 상기 제3층(230)은 상부에 피트(P)가 형성될 수 있고, 상기 초격자층(300) 하부에 배치될 수 있다. 상기 제4층(240)은 상기 제3층(230)의 하부에 배치될 수 있고, 상기 기판(100) 상에 배치될 수 있다.
이때, 상기 제4층(240)은 상기 제3층(230)보다 상기 n형 도펀트의 도핑 농도가 높을 수 있다. n형 도펀트의 도핑 농도가 높을수록 캐리어(carrier)인 전자가 많이 발생할 수 있다. 또한, 상기 제1도전형 반도체층(200)으로부터 상기 제2도전형 반도체층(700) 방향으로 전자가 원활하게 이동할 필요가 있다.
이러한 이유로, 상기 제2도전형 반도체층(700) 방향으로 상기 제1도전형 반도체층(200)은 제4층(240)과 제3층(230)을 차례로 형성하고, n형 도펀트의 도핑 농도가 제3층(230)보다 제4층(240)이 더 높도록 구비할 수 있다.
이에 따라, 전자가 많은 제4층(240)과 상대적으로 전자가 적은 제3층(230)이 서로 대면하도록 배치하여 전자의 농도차에 의해 제4층(240)에서 제3층(230) 방향으로 전자가 이동하도록 할 수 있다.
이러한 구조로 인해, 상기 제1도전형 반도체층(100)으로부터 상기 제2도전형 반도체층(700) 방향으로 전자가 원활하게 이동할 수 있다.
초격자층(300)(superlattice)은 상기 제1도전형 반도체층(200) 상에 배치되고, 적어도 하나의 피트(P)를 포함할 수 있다.
상기 초격자층(300)은 예를 들어, 한 쌍의 단위 초격자층(300)이 복수로 적층되는 구조로 형성될 수 있고, 상기 한 쌍의 단위 초격자층(300)은 예를 들어, InGaN/GaN, InGaN/InGaN 등으로 형성될 수 있다.
상기 초격자층(300)은 제1도전형 반도체층(200)과 활성층(400) 사이에 배치되어 버퍼층의 역할을 할 수 있다.
즉, 상기 제1도전형 반도체층(200)과 활성층(400)이 직접 결합하는 경우, 상기 제1도전형 반도체층(200)과 상기 활성층(400)의 격자상수, 열팽창 계수 등의 차이로 인해, 상기 제1도전형 반도체층(200)과 상기 활성층(400)의 경계면 부위에 응력이 발생할 수 있다. 상기 초격자층(300)은 이러한 응력발생을 완화하는 역할을 할 수 있다.
또한, 상기 초격자층(300)은 다른 부분에 비하여 높은 전기저항을 가지므로, 정전기 방전(Electro-Static Discharge, ESD)로부터 실시예의 발광소자를 보호하고, 실시예의 발광소자에 인가되는 전류를 분산하여 발광효율 및 광출력을 향상시키는 역할을 할 수 있다.
활성층(400)은 상기 초격자층(300) 상에 배치되고, 적어도 하나의 피트(P)를 포함할 수 있다. 상기 활성층(400)은 상기 제1도전형 반도체층(200) 및 상기 제2도전형 반도체층(700)으로부터 제공되는 전자와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
상기 활성층(400)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 양자우물 구조, 다중 양자우물 구조, 양자선(Quantum-Wire) 구조, 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(400)이 양자우물 구조인 경우 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 양자우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 구비하는 단일 또는 다중 양자우물 구조를 가질 수 있다.
이때, 상기 양자우물층은 장벽층의 에너지 밴드갭보다 낮은 에너지 밴드갭을 갖도록 구비될 수 있다.
전자차단층(500)은 상기 활성층(400) 상에 배치되고, 적어도 하나의 피트(P)를 포함할 수 있다. 전자는 정공보다 이동속도가 빠르다. 따라서, 상기 전자차단층(500)은 제2도전형 반도체에 인접한 부위에 과도한 양의 전자가 이동하여 모이는 것을 막아, 활성층(400)이 아닌 제2도전형 반도체층(700) 인접부위에서 실시예의 발광소자가 발광하는 것을 방지할 수 있다.
따라서, 전자차단층(500)은 전자차단 및 활성층(400)을 보호하는 역할을 하며, 이로 인해 발광 효율을 향상시킬 수 있다.
전자차단층(500)은 AlxInyGa1 -x- yN(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있으며, 상기 활성층(400)의 에너지 밴드갭보다 높은 에너지 밴드갭을 가질 수 있으며, 예를 들어, 약 100Å 내지 600Å의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
다른 실시예로, 상기 전자차단층(500)은 AlzGa(1-z)N/GaN(0≤z≤1)로 형성될 수 있다. 또 다른 실시예로, 전자차단층(500)은 InAIN/GaN 층을 이루도록 형성될 수 있다.
피트층(600)은 상기 전자차단층(500) 상에 배치되고 적어도 하나의 피트(P)를 포함할 수 있다. 도 1에서는 상기 피트층(600)에 2개의 피트(P)가 형성되었으나, 이에 한정되지 않고 상기 피트(P)는 다양한 개수로 형성될 수 있다.
상기 피트층(600)의 피트(P) 부위에는 비교적 높은 전기저항을 가지므로, 정전기 방전(Electro-Static Discharge, ESD)로부터 실시예의 발광소자를 보호하고, 실시예의 발광소자에 인가되는 전류를 분산하여 발광효율 및 광출력을 향상시키는 역할을 할 수 있다.
한편, 상기 제1도전형 반도체층(200), 초격자층(300), 활성층(400) 및 전자차단층(500)에 형성되는 피트(P)도, 상기 피트층(600)의 피트(P)와 마찬가지로, 실시예의 발광소자의 정전기 방전 차단, 발광효율 및 광출력의 향상에 기여할 수 있다.
상기 피트층(600)은 적어도 일부에 Mg(마그네슘)를 포함할 수 있고, 상기 Mg를 포함함으로써 정전기 방전을 더욱 효과적으로 차단하고, 발광효율 및 광출력을 더욱 향상시킬 수 있다. 상기 피트층(600)의 구체적인 구조와 기능은 도 2 내지 4를 참조하여 하기에 구체적으로 설명한다.
제2도전형 반도체층(700)은 상기 피트층(600) 상에 배치될 수 있다. 이때, 상기 제2도전형 반도체층(700)은 예를 들어, 질화물 반도체로 형성될 수 있다.
즉, 상기 제2도전형 반도체층(700)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 제2도전형 반도체층(700)은 제5층(750)과 제6층(760)을 포함할 수 있다. 상기 제5층(750)은 상기 피트층(600) 상에 배치될 수 있고, 상기 제6층(760)은 상기 제5층(750) 상에 배치될 수 있다.
이때, 상기 제6층(760)은 상기 제5층(750)보다 상기 p형 도펀트의 도핑 농도가 높을 수 있다. p형 도펀트의 도핑 농도가 높을수록 캐리어인 정공이 많이 발생할 수 있다. 또한, 상기 제2도전형 반도체층(700)으로부터 상기 제1도전형 반도체층(200) 방향으로 정공이 원활하게 이동할 필요가 있다.
이러한 이유로, 상기 제1도전형 반도체층(200) 방향으로 상기 제2도전형 반도체층(700)은 제6층(760)과 제5층(750)을 차례로 형성하고, p형 도펀트의 도핑 농도가 제5층(750)보다 제6층(760)이 더 높도록 구비할 수 있다.
이에 따라, 정공이 많은 제6층(760)과 상대적으로 정공이 적은 제5층(750)이 서로 대면하도록 배치하여 전공의 농도차에 의해 제6층(760)에서 제5층(750) 방향으로 전자가 이동하도록 할 수 있다.
이러한 구조로 인해, 상기 제2도전형 반도체층(700)으로부터 상기 제1도전형 반도체층(200) 방향으로 정공이 용이하게 이동할 수 있다.
도 2는 도 1의 A부분을 나타낸 확대도이다. 도 3은 도 2의 B부분의 일 실시예를 나타낸 확대도이다. 상기 피트층(600)에서 상기 피트(P)의 최대폭(W)은 예를 들어, 180nm 내지 250nm로 구비될 수 있다. 다만, 이에 한정되는 것은 아니다.
상기 피트층(600)에는 Mg가 도핑될 수 있다. 상기 피트층(600)에 도핑되는 Mg는 저항체로 작용하므로, 상기 피트층(600)을 고저항층으로 형성하여 정전기 방전으로부터 실시예의 발광소자를 보호하고, 실시예의 발광소자에 인가되는 전류를 분산하여 발광효율 및 광출력을 향상시킬 수 있다.
그러나, 상기 Mg는 광을 흡수하는 성질이 있으므로, 상기 Mg가 상기 피트층(600)에 과도하게 도핑되는 경우, 발광소자의 발광효율 및 광출력을 저하시킬 수 있다. 따라서, 정전기 방전을 효과적으로 차단 또는 줄임과 동시에 발광소자의 발광효율 및 광출력을 향상시킬 수 있는 구조가 필요하다. 이하에서는 이러한 구조에 대하여 구체적으로 설명한다.
도 2 및 도 3에 도시된 바와 같이, 상기 피트층(600)은 Mg가 도핑되는 제1층(610)과 그 나머지 영역인 제2층(620)을 포함할 수 있다. 예를 들어, 상기 제1층(610)은 MgN을 포함하고, 상기 제2층(620)은 GaN을 포함할 수 있다.
상기 피트층(600)은 상기 제1층(610)과 상기 제2층(620)이 복수로 구비되고, 서로 교대로 적층되는 구조로 구비될 수 있다. 즉, 상기 피트층(600)은, 도 3에 도시된 바와 같이, 상기 제1층(610)과 상기 제2층(620)이 적층된 하나의 페어(pair)가 복수로 적층되어 형성될 수 있다.
도 3을 참조하면, 상기 피트층(600)은, 예를 들어, 상기 전자차단층(500)의 상면에 GaN을 포함하는 제2층(620)이 적층되어 최하층을 이루고, 상기 제2층(620) 상면에 MgN을 포함하는 제1층(610)이 적층될 수 있다. 상기 제2층(200)은 예를 들어, 언도프트 GaN으로 형성될 수 있다. 다만, 제조과정에서 의도하지 않은 불순물이 소량 도핑될 수도 있다.
다시 상기 제1층(610)에 상기 제2층(620)을 적층하는 작업을 반복하여 도 3에 도시된 구조의 피트층(600)을 형성할 수 있다. 상기 피트층(600)은 예를 들어, 상기 제1층(610)과 상기 제2층(620)이 각각 4개씩 구비될 수 있고, 이에 따라 상기 페어도 총 4개로 구비될 수 있다. 그러나 이에 한정되지 않으며, 상기 페어는 3개 이하 또는 5개 이상으로 구비될 수도 있다.
한편, 도 2를 참조하면, 상기 피트층(600)은 상기 피트(P)가 형성되는 제1영역(A1)과, 그 나머지 영역인 제2영역(A2)을 포함할 수 있다. 상기 제1영역(A1)에서는 상기 피트(P)를 메우기 위해, 상하방향으로 적층되는 각각의 상기 제1층(610), 상기 제2층(620) 및 상기 페어의 두께가 서로 크게 차이가 날 수 있다.
그러나 제2영역(A2)에서는, 상하방향으로 적층되는 각각의 상기 제1층(610), 상기 제2층(620) 및 상기 페어의 두께는 비교적 일정하게 형성될 수 있다. 이때, 상기 제2영역(A2)의 두께로 측정되는 제1두께(T1)는 예를 들어, 30nm 내지 50nm로, 더욱 적절하게는 약 40nm로 구비될 수 있다.
이때, 도 3에 도시된 바와 같이, 상기 제1층(610), 상기 제2층(620) 및 상기 페어가 각각 4개로 구비되는 경우, 상기 제2영역(A2)에서 상기 제1층(610)과 상기 제2층(620)의 두께의 합으로 측정되는 제2두께(T2)는 5nm 내지 15nm로, 더욱 적절하게는 약 10nm로 구비될 수 있다.
한편, 상기 제1층(610)은 Mg의 도핑 농도가 1cm3 당 1x1018개 내지 5x1018개로 구비될 수 있다.
하기의 표 1 및 표 2는 도 2 및 도 3에 도시된 구조의 발광소자에 대한 실험결과를 나타낸다. 실험에서 상기 제1두께(T1)는 약 40nm이고, 상기 제2두께(T2)는 약 10nm이며, 상기 제1층(610), 상기 제2층(620) 및 상기 페어가 각각 4개로 구비되었다.
또한, 실험에서 상기 제1층(610)의 Mg의 도핑 농도가 1cm3 당 1x1018개 내지 5x1018개이고, 이 범위에서 Mg의 도핑농도를 달리하여 반복실험한 결과값을 평균한 것이 실험결과값이다.
또한, 표 1은 발광소자에 인가되는 정격전류가 65mA인 래터럴 칩(lateral chip)에 대한 실험결과이고, 표 2는 발광소자에 인가되는 정격전류가 350mA인 플립 칩(flip chip)에 대한 실험결과이다.
또한, sample 1은 피트층(600)에 Mg가 도핑되지 않고 GaN만을 포함하는 발광소자를 사용한 경우이고, sample 2는 본 실시예의 발광소자를 사용한 경우이다. 이외에 sample 1과 sample 2의 구조와 규격 및 실험조건은 동일하거나 극히 유사하다.
ESD 수율(%) 광출력(mW)
sample 1 88 98.2
sample 2 93.2 98.4
표 1에서 ESD 수율이란 정전기 방전 테스트를 한 후 정전기 방전량이 양호한 상태의 래터럴 칩의 비율을 의미한다. 정전기 방전량이 양호한지 불량인지를 판단하는 기준이 되는 설정된 정전기 방전량이 있고, 이는 실험환경, 칩의 구조 등에 따라 달라질 수 있으나, sample 1과 sample 2의 실험환경은 동일하거나 극히 유사하고, 칩의 구조도 상기한 발광소자의 피트층(600) 이외에는 동일하다.
실험결과를 보면, sample 2 즉, 실시예의 발광소자를 사용한 칩의 ESD 수율이 sample 1의 그것에 비해 현저히 높음을 알 수 있고, 이는 실시예의 발광소자가 sample 1 보다 정전기 방전으로 인한 제품불량이 현저히 낮아짐을 의미한다.
ESD 불량율(%) 광출력(mW)
sample 1 9 280.7
sample 2 2 291.7
표 2에서 ESD 불량율이란 정전기 방전 테스트를 한 후 정전기 방전량이 과도하여 제품불량이 발생하는 플립 칩의 비율을 의미한다. 정전기 방전량이 과도한지를 판단하는 기준이 되는 설정된 정전기 방전량이 있고, 이는 실험환경, 칩의 구조 등에 따라 달라질 수 있으나, sample 1과 sample 2의 실험환경은 동일하거나 극히 유사하고, 칩의 구조도 상기한 발광소자의 피트층(600) 이외에는 동일하다.
실험결과를 보면, sample 2 즉, 실시예의 발광소자를 사용한 칩의 ESD 불량율이 sample 1의 그것에 비해 현저히 낮음을 알 수 있고, 이는 실시예의 발광소자가 sample 1 보다 정전기 방전으로 인한 제품불량이 현저히 낮아짐을 의미한다.
또한, 실험결과를 보면, sample 2의 광출력이 sample 1의 그것에 비해 현저히 높음을 알 수 있고, 이는 실시예의 발광소자가 sample 1보다 발광효율 및 광출력이 향상되었음을 의미한다.
실험결과를 고려하면, 실시예의 발광소자에 Mg이 도핑된 피트층(600)을 형성함으로써, 정전기 방전을 효과적으로 차단 또는 줄임과 동시에 발광소자의 발광효율 및 광출력을 향상시킬 수 있다.
도 4는 도 2의 B부분의 다른 실시예를 나타낸 확대도이다. 도 4에 도시된 실시예에서는 도 3에 도시된 실시예와 비교하여 상기 제1층(610)과 상기 제2층(620)의 적층순서가 바뀐 구조로 구비될 수 있다.
즉, 도 4를 참조하면, 상기 피트층(600)은, 예를 들어, 상기 전자차단층(500)의 상면에 MgN을 포함하는 제2층(620)이 적층되어 최하층을 이루고, 상기 제1층(610) 상면에 GaN을 포함하는 제2층(620)이 적층될 수 있다.
다시 상기 제2층(620)에 상기 제1층(610)을 적층하는 작업을 반복하여 도 4에 도시된 구조의 피트층(600)을 형성할 수 있다. 상기 피트층(600)은 예를 들어, 상기 제1층(610)과 상기 제2층(620)이 각각 4개씩 구비될 수 있고, 이에 따라 상기 페어도 총 4개로 구비될 수 있다. 그러나 이에 한정되지 않음은 물론이다.
이외에 상기 제1두께(T1), 상기 제2두께(T2) 기타의 구조 및 규격은 도 3에 도시된 실시예의 발광소자와 동일하거나 극히 유사다.
한편, 다른 실시예로, 상기 피트층(600)에 상기 제1층(610)과 제2층(620)을 구별하여 형성하지 않고, 상기 피트층(600) 전체에 Mg를 도포할 수도 있다. 상기 피트층(600)이 이러한 구조를 가지는 경우, Mg의 도핑 농도가 상기 피트층(600) 전체에 걸쳐 균일하도록 유의할 필요가 있다.
한편, 상기 피트층(600)은 화학기상증착, 플라즈마 진공증착 등의 방법으로 형성될 수 있는데, 상기 제1층(610)과 상기 제2층(620)의 적층 후 어닐링(annealing) 공정이 진행될 수 있다.
즉, 상기 제1층(610)과 상기 제2층(620)이 적층된 상기 페어 하나의 형성이 완료된 후, 어닐링 공정을 진행하고, 상기 페어 각각이 형성완료되는 때마다 각각 어닐링 공정을 진행할 수 있다.
어닐링을 진행하는 경우, 격자상수, 열팽창 계수 등의 차이로 인해 상기 제1층(610)과 상기 제2층(620)의 경계면 부위에 발생할 수 있는 응력, 또는 상기 제1층(610) 및/또는 제2층(620)에 개별적으로 발생할 수 있는 응력을 제거하거나 완화하여 양질의 피트층(600)을 형성할 수 있다.
특히, 제1층(610)에 포함되는 GaN은 정공을 활성층(400)으로 이동시키는데 중요한 역할을 하고, 상기 GaN이 응력 등이 완화된 양질의 구조를 가지는 경우 활성층(400)으로의 정공주입효율이 향상될 수 있다.
따라서, 실시예에서, 상기 제1층(610)과 상기 제2층(620)의 적층 후 어닐링 공정을 진행하여 양질의 구조를 가진 GaN을 형성할 수 있으므로, 활성층(400)으로의 정공주입효율이 향상될 수 있다.
도 5는 일 실시예에 따른 발광소자 패키지(10)를 나타낸 도면이다.
실시예에 따른 발광소자 패키지(10)는 캐비티를 포함하는 몸체(11)와, 상기 몸체(11)에 설치된 제1 리드 프레임(12)(lead frame) 및 제2 리드 프레임(13)과, 상기 몸체(11)에 설치되어 상기 제1 리드 프레임(12) 및 제2 리드 프레임(13)과 전기적으로 연결되는 상술한 실시예에 따른 발광소자(20)와, 상기 캐비티에 형성된 몰딩부(16)를 포함한다.
몸체(11)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(11)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(11)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(12, 13) 간의 전기적 단락을 방지할 수 있다. 패키지 몸체(11)에는 캐비티가 형성되고, 캐비티의 바닥면에 발광소자(20)가 배치될 수 있다.
제1 리드 프레임(12) 및 제2 리드 프레임(13)은 서로 전기적으로 분리되며, 상기 발광소자(20)에 전류를 공급한다. 또한, 제1 리드 프레임(12) 및 제2 리드 프레임(13)은 발광소자(20)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 발광소자(20)에서 발생된 열을 외부로 배출시킬 수도 있다.
발광소자(20)는 상술한 실시예에 따를 수 있으며, 제1 리드 프레임(12)과 제2 리드 프레임(13)에 와이어(14)를 통하여 전기적으로 연결될 수 있다.
발광소자(20)는 패키지 몸체(11)의 바닥면에 도전성 페이스트(미도시) 등으로 고정될 수 있고, 상기 몰딩부(16)는 상기 발광소자(20)를 포위하여 보호할 수 있으며, 몰딩부(16) 내에는 형광체(17)가 포함되어 발광소자(20)에서 방출된 제1 파장 영역의 광에 의하여 형광체(17)가 여기되어 제2 파장 영역의 광을 방출할 수 있다.
발광소자 패키지(10)는 상술한 실시예들에 따른 발광소자 중 하나 또는 복수 개를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
상술한 발광소자 내지 발광소자 패키지는 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 영상표시장치와 조명 장치 등의 발광 장치에 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치에 사용될 때 등기구나 빌트인(built-in) 타입의 광원에 사용될 수도 있다.
실시예와 관련하여 전술한 바와 같이 몇 가지만을 기술하였지만, 이외에도 다양한 형태의 실시가 가능하다. 앞서 설명한 실시예들의 기술적 내용들은 서로 양립할 수 없는 기술이 아닌 이상은 다양한 형태로 조합될 수 있으며, 이를 통해 새로운 실시형태로 구현될 수도 있다.
100: 기판
200: 제1도전형 반도체층
230: 제3층
240: 제4층
300: 초격자층
400: 활성층
500: 전자차단층
600: 피트층
610: 제1층
620: 제2층
700: 제2도전형 반도체층
750: 제5층
760: 제6층

Claims (15)

  1. 기판;
    상기 기판 상에 배치되고, 적어도 하나의 제1 피트(pit)를 포함하는 제1도전형 반도체층;
    상기 제1도전형 반도체층 상에 배치되고, 적어도 하나의 제2 피트를 포함하는 초격자층;
    상기 초격자층 상에 배치되고, 적어도 하나의 제3 피트를 포함하는 활성층;
    상기 활성층 상에 배치되고, 적어도 하나의 제4 피트를 포함하는 전자차단층;
    상기 전자차단층 상에 배치된 피트층; 및
    상기 피트층 상에 배치되는 제2도전형 반도체층;을 포함하고,
    상기 피트층은, 적어도 일부에 Mg가 도핑되고,
    상기 피트층은, Mg가 도핑되는 제1층과 그 나머지 영역인 제2층을 포함하고,
    상기 피트층은, 상기 제1층과 상기 제2층이 복수로 구비되고, 서로 교대로 적층되고,
    상기 제1도전형 반도체층은, n형 도펀트가 도핑되고,
    상기 제1도전형 반도체층은, 상기 제1 피트가 형성되는 제3층과 상기 제3층의 하부에 배치되는 제4층을 포함하고,
    상기 제4층은 상기 제3층보다 상기 n형 도펀트의 도핑농도가 높은, 발광소자.
  2. 제1항에 있어서
    상기 제1 도전형 반도체층의 상면에 접촉된 제1 전극;을 더 포함하고,
    상기 적어도 하나의 제1 피트, 상기 적어도 하나의 제2 피트, 상기 적어도 하나의 제3 피트 및 상기 적어도 하나의 제4 피트는 서로 중첩되도록 배치되고,
    상기 적어도 하나의 제1 피트의 최하단부와 상기 기판의 상면 사이의 길이는, 상기 제1 전극의 하면으로부터 상기 기판의 상면까지의 길이보다 작고,
    상기 적어도 하나의 제1 피트의 최상단과 상기 기판의 상면 사이의 길이는, 상기 제1 전극의 하면으로부터 상기 기판의 상면까지의 길이와 동일한, 발광소자.
  3. 제1항에 있어서
    상기 피트층은,
    상기 제4 피트 상의 제1영역과, 그 나머지 영역인 제2영역을 포함하고,
    상기 제2영역의 두께로 측정되는 제1두께가 30nm 내지 50nm인 발광소자.
  4. 제3항에 있어서
    상기 피트층은,
    상기 제4 피트의 최대폭이 180nm 내지 250nm로 구비되고,
    상기 제2영역에서 상기 제1층과 상기 제2층의 두께의 합으로 측정되는 제2두께는 5nm 내지 15nm인 발광소자.
  5. 제1항에 있어서
    상기 제2도전형 반도체층은,
    p형 도펀트가 도핑되고,
    상기 피트층 상에 배치되는 제5층과 상기 제5층 상에 배치되는 제6층을 포함하는 발광소자.
  6. 제1항에 있어서
    상기 제1층은 MgN을 포함하고, 상기 제2층은 GaN을 포함하는 발광소자.

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