KR20200009847A - 반도체 소자 및 이를 포함하는 발광소자 패키지 - Google Patents

반도체 소자 및 이를 포함하는 발광소자 패키지 Download PDF

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KR20200009847A
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김지원
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엘지이노텍 주식회사
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Abstract

본 발명의 일 실시 예에 따른 반도체 소자는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 피트 생성층, 상기 피트 생성층 상에 배치되는 저항 완화층, 복수의 장벽층 및 우물층을 포함하며 상기 저항 완화층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 전자 차단층 및 상기 전자 차단층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 피트 생성층, 저항 완화층 및 활성층에 걸쳐 형성된 V피트 구조를 포함하며, 상기 활성층은 제1 구간 및 제2 구간을 포함하고, 상기 제1 구간의 장벽층과 상기 제2 구간의 장벽층에 도핑되는 제1 도전형 도펀트의 농도가 서로 다르다.

Description

반도체 소자 및 이를 포함하는 발광소자 패키지 {SEMICONDUCTOR DEVICE AND LIGHT EMITTING DEVICE PACKAGE HAVING THEREOF}
본 발명은 V피트(Pit)를 포함하는 반도체 소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 발광소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 질화물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 질화물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트, 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있으며, 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
한편, 종래의 반도체 소자는 ESD(ElectroStatic Discharge)를 방지하거나 활성층의 응력(Stress) 감소를 위해, V피트(Pit) 구조를 채용하였다.
그러나, V피트 구조가 활성층 하측에 배치되는 초격자층(SLs: Super Lattices Layer)에 형성되어 실질적인 발광영역인 활성층으로 V피트가 전사되는 경우가 있었고, V피트 구조가 활성층에서부터 형성됨으로써 실질적으로 발광이 가능한 활성층의 영역이 감소되어 발광효율이 저하되는 문제가 있었다. 본 발명은 이를 해결하기 위해 제안된 것이다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 소자에 V피트(Pit) 구조를 적용하여 활성층의 응력(Stress)을 감소시키고, 발광효율을 향상시킬 수 있는 반도체 소자 및 이를 포함하는 발광소자 패키지를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 피트 생성층, 상기 피트 생성층 상에 배치되는 저항 완화층, 복수의 장벽층 및 우물층을 포함하며 상기 저항 완화층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 전자 차단층 및 상기 전자 차단층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 피트 생성층, 저항 완화층 및 활성층에 걸쳐 형성된 V피트 구조를 포함하며, 상기 활성층은 상기 제1 도전형 반도체층과 가까운 제1 구간 및 상기 제2 도전형 반도체층과 가까운 제2 구간을 포함하여, 상기 제1 구간의 장벽층과 상기 제2 구간의 장벽층에 도핑되는 제1 도전형 도펀트의 농도가 서로 다르다.
이때, 상기 V피트 구조의 입구 폭은 150nm 이상일 수 있다.
이때, 상기 제1 구간의 장벽층에 도핑되는 제1 도전형 도펀트의 농도가 상기 제2 구간에 도핑되는 제1 도전형 도펀트의 농도보다 상대적으로 낮을 수 있다.
상기 제1 구간에 도핑되는 제1 도전형 도펀트의 농도는 1.0E17 atoms/cm3 이상 내지 4.0E17 atoms/cm3 이하일 수 있다.
상기 제2 구간에 도핑되는 제1 도전형 도펀트의 농도는 4.5E17 atoms/cm3 이상 내지 1.0E18 atoms/cm3 이하일 수 있으며, 더욱 바람직하게는, 5.0E17 atoms/cm3 이상 내지 7.0E17 atoms/cm3 이하일 수 있다.
또한, 상기 제1 구간에 포함되는 장벽층의 개수가 상기 제2 구간에 포함되는 장벽층의 개수보다 많을 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 활성층의 장벽층에 도핑되는 제1 도전형 도펀트의 농도를 조절함으로써 V피트 구조에 의한 발광 효율 저하 문제를 개선할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 V피트 구조 영역에서의 캐리어 주입 메커니즘을 도시한 도면이다.
도 3a 및 도 3b는 각각 종래의 반도체 소자의 활성층과 본 발명의 일 실시 예에 따른 반도체 소자의 활성층을 비행 시간형 이차 이온 질량분석법(SIMS)에 의해 분석한 결과를 도시한 그래프이다.
도 4a 내지 도 4c는 각각 비교 예와 실시 예 1 내지 실시 예 3의 동작전압, 복사출력 및 월플러그효율 변화율을 나타낸 그래프이다.
도 5는 비교 예 및 실시 예 1 내지 실시 예 3의 동작전압을 나타낸 그래프이다.
도 6 및 도 7은 각각 65mA와 150mA에서의 비교 예와 실시 예 1 내지 실시 예 3의 광출력(Chip Po) 및 동작전압(VF3)을 나타낸 그래프이다.
도 8 및 도 9는 각각 65mA와 150mA에서의 비교 예와 실시 예 1 내지 실시 예 3의 외부양자효율(EQE) 및 월플러그효율(WPE)을 나타낸 그래프이다.
도 10은 비교 예와 실시 예 1 내지 실시 예 3의 전류-전압 곡선이다.
도 11은 비교 예와 실시 예 1 내지 실시 예 3의 외부양자효율(EQE)을 나타낸 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 소자를 포함하는 발광소자 패키지를 개략적으로 도시한 도면이다.
이하 본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다.
본 발명의 설명에 있어서, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성요소들이 제1, 제2등의 용어에 의하여 한정되는 것은 아니다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. “포함한다” 또는 “가진다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
이하 사용되는 “포함한다(Comprises)” 및/또는 “포함하는(comprising)”은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 발명의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(On)"에 또는 "하/아래(under)"에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자 및 이를 포함한 발광소자 패키지에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자(100)를 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 제1 도전형 반도체층(110), 피트 생성층(120), 저항 완화층(130), 활성층(140), 전자 차단층(150) 및 제2 도전형 반도체층(160)을 포함하고, 피트 생성층(120), 저항 완화층(130) 및 활성층(140)에 걸쳐 형성된 V피트 구조(170)를 포함한다.
제1 도전형 반도체층(110)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(110)에는 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(110)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있으며, 제1 도전형 도펀트가 n형 도펀트일 경우 제1 도전형 반도체층(110)은 n형 반도체층일 수 있다.
피트 생성층(120)은 제1 도전형 반도체층(110) 상에 배치될 수 있다. 피트 생성층(120)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있으며, 또는, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함한 물질로 형성될 수 있다.
피트 생성층(120)은 단면이 V 형상인 V피트 구조(170)를 포함할 수 있으며, V피트 구조(170)는 피트 생성층(120) 내부에서 저항 완화층(130)을 거쳐 활성층(140)까지 존재할 수 있다.
피트 생성층(120)은 제1 도전형 반도체층(110)보다 낮은 온도에서 성장될 수 있고, Si, Ge, Sn, Se, Te 등의 n형 도펀트를 포함하는 질화물 반도체일 수 있다.
저항 완화층(130)은 피트 생성층(120) 상에 배치되며, InGaN층, GaN층 및 AlGaN층 중 둘 이상의 층이 교번적으로 반복하여 적층된 초격자층일 수 있다. 저항 완화층(130)은 활성층(140)의 스트레인(strain)을 차단하고 캐리어의 확산을 돕는다.
활성층(140)은 저항 완화층(130) 상에 배치되어, 단면이 V 형상인 V피트 구조(170)를 포함할 수 있다. 활성층(140)은 제1 도전형 반도체층(110)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(160)을 통해서 주입되는 정공(또는 전자)이 만나는 층으로서, 활성층(140)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성한다.
활성층(140)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이에 한정되지 않는다.
활성층(140)이 우물 구조로 형성되는 경우, 활성층(140)은 우물층과 장벽층이 교번적으로 적층된 구조를 가진다. 이때, 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어(pair) 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다. 바람직하게는 활성층(140)은 2 이상의 페어를 포함하는 다중 우물 구조를 가질 수 있다.
전자 차단층(EBL:Electron Blocking Layer, 150)은 활성층(140)상에 배치될 수 있다. 전자 차단층(150)은 제1 도전형 반도체층(110)에서 공급된 전자가 제2 도전형 반도체층(160)으로 빠져나가는 흐름을 차단하여, 활성층(140) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(150)의 에너지 밴드갭은 활성층(140) 및/또는 제2 도전형 반도체층(160)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(150)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정되지 않는다. 또한, 전자 차단층(150)에는 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(160)은 전자 차단층(150) 상에 배치될 수 있다. 제2 도전형 반도체층(160)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있고, InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(160)에는 제2 도전형 도펀트가 도핑될 수 있고, 제2 도전형 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도전형 반도체층(160)은 p형 반도체층일 수 있다.
V피트 구조(170)는 ESD(Electrostatic Discharge)를 방지하거나 활성층의 응력(Stress) 감소를 위해 형성된 것으로, 반도체 소자(100)의 피트 생성층(120), 저항 완화층(130) 및 활성층(140)에 걸쳐 형성될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 V피트 구조(170) 영역에서의 캐리어 주입 메커니즘을 도시한 도면으로, 폭이 150nm 이상인 V피트 구조(170)를 포함하는 반도체 소자(100)의 경우, V피트 구조(170)의 사면을 통해 활성층(140)에 정공 주입이 이루어진다. 따라서 정공 주입이 활성층(140)의 제1 도전형 반도체층(110)에 가까운 깊은 영역까지 이루어질 수 있다. 그러나, 폭이 150nm 이상인 V피트 구조(170)를 적용한 반도체 소자의 경우, 활성층(140)의 제2 도전형 반도체층(160)에 가까운 얕은 영역에는 상대적으로 전자가 부족하여 우물층이 발광하지 않는 문제가 있다.
이에, 본 발명의 일 실시 예에서는 활성층(140)을 상대적으로 제1 도전형 반도체층(110)에 가까운 제1 구간(141)과 상대적으로 제2 도전형 반도체층(160)에 가까운 제2 구간(143)의 두 구간으로 나누고, 각 구간의 장벽층에 서로 다른 농도의 제1 도전형 도펀트를 도핑함으로써 상술한 문제를 해결할 수 있다.
제 1구간(141)은 상대적으로 제1 도전형 반도체층(110)에 가까운 장벽층과 활성층 페어를 포함하며, 제2 구간(143)은 상대적으로 제2 도전형 반도체층(160)에 가까운 장벽층과 활성층 페어를 포함한다.
예를 들어, 활성층이 총 10개의 페어로 구성되고, 저항 완화층(130)에 인접한 페어를 제1 페어로 하며, 전자 차단층(150)에 인접한 페어를 제10 페어로 하여 순차적으로 번호를 부여하였을 때, 제1 구간(141)은 상대적으로 제1 도전형 반도체층(110)에 가까운 제1 페어 내지 제6 페어를 포함할 수 있고, 제2 구간(143)은 상대적으로 제2 도전형 반도체층(160)에 가까운 제7 페어 내지 제10 페어를 포함할 수 있다.
한편, 제1 도전형 도펀트가 제1 구간(141)의 장벽층보다 제2 구간(143)의 장벽층에 더 높은 농도로 도핑될 수 있다.
보다 상세하게는, 제1 구간에는 1.0E17 atoms/cm3 이상 내지 4.0E17 atoms/cm3 이하의 농도를 갖는 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트가 상기 최소 범위 미만으로 포함되는 경우에는 제1 구간에 존재하는 전자가 부족하여 해당 우물층에서의 발광이 일어나지 않을 수 있다. 반면, 제1 도전형 도펀트가 상기 최대 범위를 초과하여 포함되는 경우에는 제2 구간과의 도핑 농도가 비슷해져 구간을 나눔으로써 제2 도전형 반도체층(160)에 가까운 얕은 우물층도 발광시키려는 본 발명의 목적을 달성하기 어려울 수 있다.
제2 구간에는 4.5E17 atoms/cm3 이상 내지 1.0E18 atoms/cm3 이하의 농도를 갖는 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트의 도핑 농도가 상기 최소 범위 미만인 경우에는 제1 구간에서 제1 도전형 도펀트가 최대 범위를 초과하여 도핑될 때와 동일한 문제가 발생한다. 반면, 제1 도전형 도펀트의 도핑 농도가 상기 최대 범위를 초과하는 경우에는 제1 도전형 도펀트의 과도핑으로 인한 막질 저하가 일어날 수 있고, 이에 따라 광출력이 저하될 수 있다.
더욱 바람직하게는, 제2 구간에 5.0E17 atoms/cm3 이상 내지 7.0E17 atoms/cm3 이하의 농도를 갖는 제1 도전형 도펀트가 도핑될 수 있으며, 이러한 농도 범위 내에서 도핑되는 경우 더욱 우수한 광특성의 발현이 가능하다. 특히, 제1 도전형 도펀트의 도핑 농도가 7.0E17 atoms/cm3 를 초과하는 경우, 제1 도전형 도펀트가 광 흡수인자로 작용하여 광특성 저하를 야기할 수 있으므로, 제1 도전형 도펀트가 상술한 농도 범위 내에서 포함되는 것이 바람직하다. 이때, 각 구간 내에서 각 장벽층에 도핑되는 제1 도전형 도펀트의 농도는 동일할 수 있으며, 또는 앞서 각 구간별로 한정한 농도 범위 내에서 규칙적 또는 불규칙적으로 변할 수도 있다.
한편, 앞서 설명한 바와 같이 하나의 우물층과 하나의 장벽층을 하나의 페어로 정의하였을 때, 제1 구간(141)과 제2 구간(143)은 동일한 개수의 페어를 포함할 수 있으나, 서로 다른 개수의 페어를 포함하는 것이 바람직하다. 특히, 제1 구간(141)의 페어의 개수가 제2 구간(143)의 페어의 개수보다 많게 형성되도록 구간을 나누는 것이 더욱 바람직하다.
예를 들어, 활성층(140)이 총 10개의 페어로 구성되는 경우, 제1 구간(141)은 제1 도전형 반도체층(110)에 가까운 6개의 페어를 포함하고, 제2 구간(143)은 제2 도전형 반도체층(160)에 가까운 4개의 페어를 포함할 수 있다.
한편, V피트 구조(170)의 입구의 폭은 150nm 이상일 수 있다. 이와 같은 경우, 앞서 설명한 바와 같이 정공 주입이 활성층(140)의 제1 도전형 반도체층(110)에 가까운 깊은 영역까지 이루어질 수 있어 광 효율이 향상될 수 있기 때문이다. 여기서 입구의 폭이란, V피트 구조(170)로 인해 활성층(140)에 형성되는 직경을 의미한다.
V피트 구조(170)의 깊이는 피트 생성층(120) 및 활성층(140)의 두께에 따라 달라질 수 있다.
V피트 구조(170)는 상술한 바와 같이 피트 생성층(120)에서 저항 완화층(130)을 거쳐 활성층(140)까지 존재하며, V피트 구조(170)로 인해 활성층(140)상에 형성된 빈 공간은 전자 차단층(150)에 의해 메워질 수 있다. 따라서, 전자 차단층(150)의 상면은 평탄한 면일 수도 있고, V피트 구조(170)의 중심 라인을 따라 미세한 공동이 형성될 수도 있다. 후자의 경우, 공동은 제2 도전형 반도체층(160)에 의해 완전히 메워질 수 있다.
한편, 도 3a는 종래의 반도체 소자(100)의 활성층(140)을 비행 시간형 이차 이온 질량분석법(SIMS)에 의해 분석한 결과를 도시한 그래프이다.
도 3a를 참조하면, 활성층(140) 전 영역에 걸쳐 제1 도전형 도펀트인 규소(Si)의 농도가 제한된 범위 내에서 일정하게 도핑되는 것을 확인할 수 있다.
반면, 본 발명의 일 실시 예에 따른 반도체 소자(100)의 활성층(140)의 SIMS 분석 결과를 도시한 도 3b를 살펴보면, 활성층(140)이 두 구간으로 나뉘어 제1 구간(141)과 제2 구간(143)에 도핑된 규소(Si)의 농도 범위가 서로 다르고, 제1 구간(141)에 도핑된 규소(Si)의 농도 범위가 더 낮은 것을 확인할 수 있다.
이와 같이 활성층(140)의 두 구간에 제1 도전형 도펀트의 농도를 차등을 주어 도핑시킴으로써 V피트 구조(170)의 폭이 150nm 이상이더라도, 활성층(140)의 제2 도전형 반도체층(160)에 가까운 얕은 영역의 우물층을 발광시킬 수 있어 반도체 소자(100)의 광 효율을 향상시킬 수 있다.
도 4a 내지 도 4c는 폭이 150nm 이상인 V 피트 구조(170)를 포함하고, 하기 표 1과 같은 농도의 제1 도전형 도펀트가 도핑된 실시 예 1 내지 실시 예 3의 비교 예에 대한 특성 변화율을 도시한 그래프이다.
이 때, 활성층(140)에 포함되어 있는 전체 장벽층은 9개로, 이 중 제1 구간(141)은 6개의 장벽층을 포함하고, 제2 구간(143)은 3개의 장벽층을 포함하도록 구간을 나누었다. 비교 예와 실시 예 1 내지 실시 예 3에 도핑된 제1 도전형 도펀트의 도핑 농도는 하기 표 1과 같다. 이때, 제1 도전형 도펀트로 규소(Si)를 사용하였다.
제1 구간의
Si 도핑 농도(atoms/cm3)		 제2 구간의
Si 도핑 농도(atoms/cm3)
비교 예 4.0E+17 4.0E+17
실시 예 1 5.0E+17
실시 예 2 6.0E+17
실시 예 3 7.0E+17
도 4a는 비교 예의 동작전압에 대한 실시 예들의 동작전압 변화율을 나타내는 그래프이다. 도 4a를 참조하면, 제2 구간(143)의 규소의 도핑 농도가 더 높은 실시 예의 동작전압이 더 낮아지고, 도핑 농도가 증가할수록 동작전압 감소율이 증가하는 것을 확인할 수 있다.
도 4b는 비교 예의 복사출력에 대한 실시 예들의 복사출력 변화율을 나타내는 그래프이다. 도 4b를 참조하면, 비교 예에 비해 실시 예의 복사출력이 미미하게 증가하거나 감소하는 것으로 나타난다. 그러나, 제2 구간(143)에 6.0E+17 atoms/cm3의 규소를 도핑한 실시 예 2의 경우에는 복사출력 증가율이 월등히 높게 나타난다.
도 4c는 비교 예의 월플러그효율(WPE)에 대한 실시 예의 월플러그효율 변화율을 나타내는 그래프이다. 도 4c를 참조하면, 실시 예의 월플러그효율이 높게 나타난다.
즉, 활성층의 제1 구간(141)에 제2 구간(143)보다 낮은 농도의 제1 도전형 도펀트로 도핑함으로써 동작전압, 복사출력 및 월플러그효율 개선 효과를 얻을 수 있다. 또한, 제2 구간(143)에 도핑되는 제1 도전형 도펀트의 농도가 증가할수록 전기적 특성은 향상되나, 특정 농도 이상으로 도핑되는 경우에는 광특성이 저하될 수 있다.
도 5는 파장 451.5nm에서의 비교 예 및 실시 예 1 내지 실시 예 3의 동작전압을 나타낸 것으로, 앞서 살펴본 도 4a와 동일한 결과를 확인할 수 있다. 이때, 제2 구간(143)의 제1 도전형 도펀트의 도핑 농도가 4.0E+17 atoms/cm3에서 5.0E+17 atoms/cm3로 증가할 때 특히 동작전압의 감소율이 높아진다.
도 6과 도 7은 각각 65mA와 150mA에서의 비교 예와 실시 예 1 내지 실시 예 3의 광출력(Chip Po) 및 동작전압(VF3)을 나타낸 그래프이며, 도 8과 도 9는 각각 65mA와 150mA에서의 비교 예와 실시 예 1 내지 실시 예 3의 외부양자효율(EQE) 및 월플러그효율(WPE)을 나타낸 그래프이다.
도 6 내지 도 9를 참조하면, 일반적으로 동작 전압이 감소할 때 광출력, 외부양자효율 및 월플러그효율과 같은 광특성도 함께 감소하나, 실시 예 1 내지 실시 예 3의 경우, 비교 예에 비해 동작 전압이 낮음에도 불구하고 유사하거나 현저히 높은 광특성을 갖는다.
따라서, 150nm이상의 폭을 갖는 V 피트 구조(170)가 포함된 반도체 소자(100)의 경우, 활성층(140)의 제2 구간(143)에 제1 구간(141)보다 더 높은 농도의 제1 도전형 도펀트를 도핑시킴으로써 반도체 소자(100)의 전기적특성 및 광특성을 향상시킬 수 있다.
한편, 도 10은 비교 예와 실시 예 1 내지 실시 예 3의 전류-전압 곡선이다.
도 10을 살펴보면, 실시 예 1 내지 실시 예 3의 전류-전압 곡선의 기울기가 비교 예에 비해 더 높게 나타나므로 실시 예 1 내지 실시 예 3의 동작전압이 더 낮음을 알 수 있다.
도 10은 비교 예와 실시 예 1 내지 실시 예 3의 외부양자효율(EQE)을 나타낸 그래프이다. 도 11을 참조하면, 실시 예 2의 경우에는 비교 예보다 현저히 높은 외부양자효율을 나타낸다. 이는 제2 구간(143)에 제1 구간(141)보다 더 높은 농도의 제1 도전형 도펀트를 도핑시킴으로써, 150nm 이상의 폭을 갖는 V피트 구조(170)에 의해 기존에 발광하기 어려웠던 제2 도전형 반도체층(160)에 가까운 활성층(140)의 얕은 영역에서도 발광이 일어날 수 있기 때문인 것으로 파악된다.
이때, 실시 예 1 및 실시 예 3의 외부양자효율은 비교 예보다 낮게 나타나는데, 이는 앞서 설명한 바와 같이 일반적으로 동작 전압의 감소에 따라 광 특성이 감소되기 때문에 나타나는 현상임을 알 수 있다.
한편, 도 12는 본 발명의 일 실시 예에 따른 발광소자 패키지(10)를 개략적으로 도시한 도면이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 발광소자 패키지(10)는 몸체(11), 제1 리드 프레임(21), 제2 리드 프레임(23), 발광소자(25) 및 몰딩 부재(41)를 포함한다.
몸체(11)는 수지 계열의 절연 물질 예컨대, 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질을 포함할 수 있다. 또한, 몸체(11)는 복수의 리드 프레임(21,23)을 고정하고, 발광소자(25)가 노출되는 캐비티(30)를 포함할 수 있다.
제1 리드 프레임(21) 및 제2 리드 프레임(23)은 몸체(11) 상에 배치될 수 있다. 제1 리드 프레임(21) 및 제2 리드 프레임(23)의 하부는 몸체(11)의 하부로 노출될 수 있으며, 회로 기판 상에 탑재되어 전원을 공급받을 수 있다.
제1리드 프레임(21) 상에는 연결 부재(27)를 통해 제1리드 프레임(21) 및 제2 리드 프레임(23)과 전기적으로 연결된 발광소자(25)가 배치될 수 있다. 발광소자(25)는 본 발명의 일 실시 예에 따른 반도체 소자(100)를 포함하는 발광소자일 수 있으며, 청색 피크 파장 또는 자외선 파장대의 광을 방출하는 다양한 구조의 발광소자(25)가 적용될 수 있다.
몰딩 부재(41)는 캐비티(30) 내에 배치될 수 있다. 몰딩 부재(41)는 형광체 조성물(미도시)을 포함할 수 있으며, 형광체 조성물(미도시)은 광투과성 수지에 분산될 수 있다.
이상에서 설명한 본 발명의 일 실시 예는 상술한 일 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 일 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 일 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 소자
110: 제1 도전형 반도체층
120: 피트 생성층
130: 저항 완화층
140: 활성층
141: 제1 구간
143: 제2 구간
150: 전자 차단층
160: 제2 도전형 반도체층
170: V피트 구조
10: 발광소자 패키지
11: 몸체
21: 제1 리드 프레임
23: 제2 리드 프레임
25: 발광소자
27: 연결 부재
41: 몰딩 부재

Claims (7)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 피트 생성층;
    상기 피트 생성층 상에 배치되는 저항 완화층;
    복수의 장벽층 및 우물층을 포함하며, 상기 저항 완화층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 전자 차단층; 및
    상기 전자 차단층 상에 배치되는 제2 도전형 반도체층;
    을 포함하고,
    상기 피트 생성층, 저항 완화층 및 활성층에 걸쳐 형성된 V피트 구조를 포함하며,
    상기 활성층은 상기 제1 도전형 반도체층과 가까운 제1 구간 및 상기 제2 도전형 반도체층과 가까운 제2 구간을 포함하고,
    상기 제1 구간의 장벽층과 상기 제2 구간의 장벽층에 도핑되는 제1 도전형 도펀트의 농도가 서로 다른 반도체 소자.
  2. 제1항에 있어서,
    상기 V피트 구조의 입구 폭은 150nm 이상인 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 구간의 장벽층에 도핑되는 제1 도전형 도펀트의 농도가 상기 제2 구간에 도핑되는 제1 도전형 도펀트의 농도보다 상대적으로 낮은 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 구간에 도핑되는 제1 도전형 도펀트의 농도는 1.0E17 atoms/cm3 이상 내지 4.0E17 atoms/cm3 이하인 반도체 소자.
  5. 제3항에 있어서,
    상기 제2 구간에 도핑되는 제1 도전형 도펀트의 농도는 4.5E17 atoms/cm3 이상 내지 1.0E18 atoms/cm3 이하인 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 구간에 도핑되는 제1 도전형 도펀트의 농도는 5.0E17 atoms/cm3 이상 내지 7.0E17 atoms/cm3 이하인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 구간에 포함되는 장벽층의 개수가 상기 제2 구간에 포함되는 장벽층의 개수보다 많은 반도체 소자.
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WO2023277608A1 (ko) * 2021-06-30 2023-01-05 서울바이오시스주식회사 복수 대역 발광 다이오드

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