KR20150120266A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 그 제조 방법에 관한 것으로, n형 질화물 반도체층; 상기 n형 질화물 반도체층의 상부에 위치하고, 상기 n형 질화물 반도체층보다 저온에서 성장된 저온 성장층; 상기 저온 성장층의 상부에 위치한 초격자층; 상기 초격자층의 상부에 위치하고, V-피트가 형성된 활성층; 및 상기 활성층의 상부에 위치하는 p형 질화물 반도체층을 포함하고, 상기 초격자층은 상기 저온 성장층보다 큰 격자상수로 인한 압축 스트레인(compressive strain)으로 인해 상기 V-피트의 폭을 확장시킬 수 있다. 본 발명에 의하면, 저온 성장층을 채택함으로써, V-피트의 크기를 증가시킬 수 있으며, 질화물 반도체 소자의 광도나 전기적 특성을 악화시키지 않고 정전방전 특성을 개선할 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 정전 방전 특성을 개선하기 위한 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체는 디스플레이 장치, 신호등, 조명이나 광통신 장치의 광원으로 이용되며, 청색이나 녹색을 발광하는 발광 다이오드(light emitting diode)나 레이저 다이오드(laser diode)에 사용될 수 있다. 또한, 이종접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에도 사용될 수 있다.
질화물 반도체는 격자 정합하는 기판을 구하는 것이 쉽지 않아, 사파이어, 탄화실리콘이나 실리콘과 같이 격자 부정합이 발생되는 기판 상에서 성장될 수 있다. 이에 따라 상기와 같은 기판에서 성장된 질화물 반도체는 약 1E9/㎠ 이상의 상당히 높은 실전위 밀도(threading dislocation desity: TDD)를 갖는다.
이런 실전위는 전자트랩 사이트를 제공하여 비발광 재결합을 유발하거나 전류 누설 경로를 제공한다. 이런 상태에서 반도체 소자에 정전기와 같은 과전압이 인가되면 실전위를 통해 전류가 집중되어 정전방전(ESD: electrostatic discharge)에 의한 손상이 발생한다.
질화물 반도체 소자의 열악한 정전방전 특성을 보완하기 위한 방안이 몇 가지 제안되고 있다. 통상적으로는 제너 다이오드를 질화물 반도체 소자와 함께 사용한다. 제너 다이오드를 질화물 반도체 소자와 병렬로 연결하여 예기치 못한 정전방전을 제너 다이오드로 우회시켜 질화물 반도체 소자를 보호한다. 하지만, 제너 다이오드는 상대적으로 고가이고, 제너 다이오드를 사용하기 위한 공정이 추가되어 비용과 공정시간이 증가하는 문제가 있다.
다른 방안으로, GaN 기판과 같은 질화물 반도체와 격자 정합하는 기판을 사용할 수 있지만, GaN 기판은 제조비용이 상당히 높기 때문에 레이저와 같은 특정 소자 외에는 적용하기 어려운 문제가 있다.
또 다른 방안으로, 질화물 반도체 소자의 정전방전 특성을 향상시키기 위해 성장 온도를 조절하여 활성층 내에 V-피트를 갖는 질화물 반도체층을 성장시킨 다음 p형 반도체층을 고온에서 성장시켜 V-피트를 메우는 기술이 있다(대한민국 등록특허 제10-1026031호 참조). 이 기술은 활성층 내에 형성된 V-피트가 주입 캐리어에 대한 전위장벽을 형성하여 정전방전 특성을 향상시킬 수 있다. 하지만, V-피트를 메우기 위한 p형 반도체층의 성장 공정 여유가 적어 Mg 도핑 조건에 따라 오히려 누설 전류가 증가할 수 있는 문제가 있다.
대한민국 등록특허 제10-1026031호(등록일: 2011.03.23)
본 발명이 해결하고자 하는 과제는, 정전방전 특성이 개선된 질화물 반도체 소자 및 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 질화물 반도체 소자는, n형 질화물 반도체층; 상기 n형 질화물 반도체층의 상부에 위치하고, 상기 n형 질화물 반도체층보다 저온에서 성장된 저온 성장층; 상기 저온 성장층의 상부에 위치한 초격자층; 상기 초격자층의 상부에 위치하고, V-피트가 형성된 활성층; 및 상기 활성층의 상부에 위치하는 p형 질화물 반도체층을 포함하고, 상기 초격자층은 상기 저온 성장층보다 큰 격자상수로 인한 압축 스트레인(compressive strain)으로 인해 상기 V-피트의 폭을 확장시킬 수 있다.
이때, 상기 V-피트는 상기 활성층 및 초격자층에 걸쳐 형성될 수 있다.
그리고 상기 저온 성장층 및 초격자층은 In을 함유하고, 상기 저온 성장층의 In 함유량은 상기 초격자층의 In 함유량보다 작을 수 있다. 또, 상기 저온 성장층은 AlInGaN 계열의 질화물계 반도체층 및 AlGaN 계열의 질화물계 반도체층이 교차로 적층될 수 있다.
또 상기 활성층과 p형 질화물 반도체층 사이에 위치하고, 상기 V-피트를 메우는 고저항메움층을 더 포함할 수 있으며, 상기 고저항메움층은 언도프층 및 도핑층이 차례로 적층될 수 있다. 이때, 상기 언도프층은 uAlGaN층이고, 상기 도핑층은 p형 질화물 반도층일 수 있으며, 상기 uAlGaN층 및 도핑층인 p형 질화물 반도체층이 세 번 교차로 적층될 수 있다. 또한, 상기 언도프층은 uGaN층이고, 상기 도핑층은 p형 질화물 반도층일 수 있으며, 상기 uGaN층 및 도핑층인 p형 질화물 반도체층이 세 번 교차로 적층될 수 있다.
그리고 상기 활성층과 상기 고저항메움층 사이에 위치하고, 상기 V-피트의 일부를 메우는 전자 블록층을 더 포함하고, 상기 고저항메움층은 상기 V-피트의 나머지 부분을 메울 수 있다.
또, 상기 초격자층과 활성층 사이에 Si가 도핑된 고농도 장벽층을 더 포함할 수 있고, 상기 고농도 장벽층에 도핑된 Si의 농도는 1E19/㎠ 이상 5E19/㎠ 이하일 수 있다.
그리고 상기 고농도 장벽층과 n형 질화물 반도체층 사이에 저농도 도핑층을 개재할 수 있다.
또한, 본 발명의 일 실시예에 따라 캐패시터(capacitor)를 형성하여 역전압 인가 시 정전방전 특성을 개선할 수 있다.
상기 초격자층은 저농도로 도핑될 수 있으며, 저농도 초격자층의 도핑 농도는 저농도 도핑층의 도핑 농도 보다 같거나 낮을 수 있다. 그리고 상기 저농도 도핑층과 저농도로 도핑된 초격자층 사이에 고농도로 도핑된 초격자층을 더 포함할 수 있다. 이렇게 실시예에 따라 캐패시터를 2열의 직렬로 형성함으로써, 역전압 인가 시 정전방전 특성을 개선할 수 있다.
또한, 상기 V-피트는 상기 고농도 장벽층들을 가로질러 형성될 수 있으며, 이에 따라 고농도 장벽층들이 종래의 2차원 형상에서 3차원 형상으로 형성될 수 있다. 그러므로 V-피트의 면적이 커진 만큼 V-피트의 고농도 장벽층들의 수평 면적이 넓어져 캐패시턴스(capacitance)를 증가시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 질화물 반도체 소자 제조 방법은, 기판 상에 n형 질화물 반도체층을 형성하는 단계; 상기 n형 질화물 반도체층 상에 상기 n형 질화물 반도체층보다 저온에서 저온 성장층을 형성하는 단계; 상기 저온 성장층 상에 초격자층을 형성하는 단계; 상기 초격자층 상에 V-피트 및 V피트를 둘러싸는 상부면을 갖는 활성층을 형성하는 단계; 및 상기 활성층 상에 p형 질화물 반도체층을 형성하는 단계를 포함하고, 상기 초격자층은 상기 저온 성장층보다 큰 격자상수로 인한 압축 스트레인(compressive strain)으로 인해 상기 V-피트의 폭을 확장시킬 수 있다.
여기서, 상기 n형 질화물 반도체 소자는 1000℃ 내지 1200℃에서 형성되고, 상기 저온 성장층은 900℃ 이하에서 형성될 수 있다.
또한, 상기 초격자층을 형성하는 단계와 상기 활성층을 형성하는 단계 사이에 Si가 도핑된 고농도 장벽층을 형성하는 단계를 더 포함할 수 있고, 상기 고농도 장벽층에 도핑된 Si의 농도는 1E19/㎠ 이상 5E19/㎠ 이하일 수 있다.
또, 상기 활성층을 형성하는 단계와 p형 질화물 반도체를 형성하는 단계 사이에 상기 V-피트를 메우는 고저항메움층을 형성하는 단계를 더 포함할 수 있다.
이때, 상기 고저항메움층을 형성하는 단계는, 상기 활성층 상에 uAlGaN층을 형성하는 단계; 및 상기 uAlGaN층 상에 p형 질화물 반도체층을 형성하는 단계를 포함할 수 있으며, 상기 uAlGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계를 주기적으로 반복할 수 있다. 여기서, 상기 uAlGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계는 3주기 동안 반복할 수 있다.
또한, 상기 고저항메움층을 형성하는 단계는, 상기 활성층 상에 uGaN층을 형성하는 단계; 및 상기 uGaN층 상에 p형 질화물 반도체층을 형성하는 단계를 포함할 수 있으며, 상기 uGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계를 주기적으로 반복할 수 있다. 여기서, 상기 uGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계는 3주기 동안 반복할 수 있다.
그리고 상기 활성층을 형성하는 단계와 상기 고저항메움층을 형성하는 단계 사이에 상기 활성층 상에 전자 블록층을 형성하는 단계를 더 포함할 수 있다.
저온 성장층을 채택함으로써, V-피트의 크기를 증가시킬 수 있으며, 고농도 장벽층을 통해 전자가 활성층에 주입되는 효율이 높아지므로 질화물 반도체 소자의 광도나 전기적 특성을 악화시키지 않고 정전방전 특성을 개선할 수 있다.
또한, V-피트를 p형 질화물 반도체층이 아닌 고저항메움층을 이용하여 메우기 때문에 Mg 도핑 조건에 따라 누설전류가 증가하는 등의 문제가 발생하지 않는 효과가 있다. 더욱이, 고저항메움층을 이용하여 V-피트를 메우므로 실전위가 누설전류의 경로로 작용하는 것을 방지하여 외부의 고전압으로 인해 질화물 반도체 소자가 파괴되는 것을 방지할 수 있다.
또, 활성층이 시작되는 위치에 고농도 Si가 도핑된 고농도 장벽층이 개재되고 n형 질화물 반도체층과 고농도 장벽층 사이에 저농도 도핑층이 개재되어 질화물 반도체 소자의 내부 캐패시턴스(capacitance)가 증가하여 정전방전 특성이 개선되는 효과가 있다. 이때, 내부 캐패시턴스는 고농도 장벽층의 면적에 비례하는데, 고농도 장벽층이 3차원 형상으로 형성되어 V-피트의 면적만큼 면적이 증가하므로 내부 캐패시턴스가 보다 커져 정전 방전 특성을 보다 효과적으로 개선할 수 있다.
그리고 질화물 반도체 소자 내부에 형성된 V-피트 내를 고저항메움층으로 메워 형성함으로써, V-피트가 누설경로(leakage pass)로 작용하는 것을 방지할 수 있는 효과가 있다.
또한, 고저항메움층을 성장할 때, p형 질화물 반도체층 영역을 AlGaN층으로 변경시켜 성장시키기 때문에 종래보다 강한 내성을 갖는 질화물 반도체 소자를 성장시킬 수 있는 효과가 있다. 더욱이, uAlGaN층과 p형 질화물 반도체층 그리고 uGaN층과 p형 질화물 반도체층을 주기적으로 성장시켜 홀이 V-피트의 내부 사면을 통해 활성층 내 각 우물층에 주입되므로 홀 주입 효율이 향상될 수 있다. 그리고 V-피트가 활성층 전체에 걸쳐 있어 주입이 어려운 n형 질화물 반도체층에 가장 가까운 우물층에도 효과적으로 홀을 주입할 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 부분 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 부분 단면도이다.
도 4는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 TEM 사진이다.
도 5는 종래의 질화물 반도체 소자의 TEM 사진이다.
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 부분 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 V-피트 내에 고저항메움층을 형성시키기 위한 공정을 도시한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 V-피트 내의 고저항메움층을 도시한 부분 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 정전방전 특성을 나타낸 그래프이다.
본 발명의 실시예에 대하여 첨부된 도면을 참조하여 더 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 부분 단면도이다. 본 발명에서는 질화물 반도체 소자의 일례로 질화물 발광 다이오드에 대해 설명한다.
도 1을 참조하면, 질화물 발광 다이오드는 기판(21), n형 질화물 반도체층(25), 저온 성장층(27), 초격자층(29), 활성층(33), 전자 블록층(35), 고저항메움층(37) 및 p형 질화물 반도체층(39)을 포함한다.
기판(21)은 질화 갈륨계 반도체층을 성장시키기 위한 것으로, 사파이어, SiC, Si, 스피넬 등이 이용될 수 있다. 또한, 기판(21) 상에 성장되는 질화물 반도체 단결정의 결정 품질을 향상시키기 위해 버퍼층(23)을 성장시킬 수 있다.
버퍼층(23)은 통상 저온 버퍼층과 고온 버퍼층을 포함한다. 저온 버퍼층은 기판(21) 상에 400℃ 내지 600℃ 저온에서 (Al, Ga)N으로 형성될 수 있으며, 일례로, GaN 또는 AlN으로 형성될 수 있다. 저온 버퍼층은 예컨대 약 25nm 두께로 형성될 수 있다. 고온 버퍼층은 기판(21)과 n형 질화물 반도체층(25) 사이에서 전위 등의 결함이 발생하는 것을 완화하기 위해 상대적으로 고온에서 성장될 수 있다. 고온 버퍼층은 언도프 GaN 또는 n형 불순물이 도핑된 GaN으로 형성될 수 있다. 이때, 버퍼층(23)이 형성되는 동안 기판(21)과 버퍼층(23) 사이에 격자 부정합에 의해 실전위(D)가 발생한다.
n형 질화물 반도체층(25)은 n형 불순물이 도핑된 질화물계 반도체층으로, 예컨대 Si가 도핑된 질화물 반도체층으로 형성될 수 있다. n형 질화물 반도체층(25)에 도핑되는 Si 도핑 농도는 5E17/㎠ 내지 5E19/㎠ 일 수 있다. 그리고 n형 질화물 반도체층(25)은 MOCVD 기술을 사용하여 챔버 내로 금속 소스 가스를 공급하여 1000℃ 내지 1200℃(예컨대, 1050℃ 내지 1100℃)에서 150Torr 내지 200Torr의 성장 압력 하에서 성장될 수 있다. 이때, n형 질화물 반도체층(25)은 버퍼층(23) 상에 연속적으로 형성될 수 있으며, 버퍼층(23) 내에 형성된 실전위(D)는 n형 질화물 반도체층(25)으로 전사될 수 있다.
저온 성장층(27)은 n형 질화물 반도체층(25)의 상부에 위치한다. 본 발명의 일 실시예에서 저온 성장층(27)은 하나 이상의 AlInGaN층(27a)과 하나 이상의 AlGaN층(27b)이 서로 교대로 적층된 구조로 형성될 수 있다. 이때, 적층수는 되도록 많이 적층될수록 좋지만, 질화물 발광 다이오드의 휘도 강도가 저하되지 않을 정도로 적층되는 것이 좋다.
그리고 저온 성장층(27)은 n형 질화물 반도체층(25)보다 상대적으로 낮은 온도에서 성장될 수 있다. 본 발명의 일 실시예에서 저온 성장층(27)은 약 900℃의 온도에서 성장될 수 있다. 이렇게 저온 성장층(27)이 n형 질화물 반도체층(25)보다 상대적으로 낮은 온도에서 성장됨으로써, 결정 품질을 인위적으로 저하시키고 3차원 성장을 촉진하여 V-피트(V)의 핵(seed)으로 작용할 수 있고, 그 결과, 활성층(33)에 생성되는 V-피트(V)의 크기를 인위적으로 크게 할 수 있다.
또한, V-피트(V)의 크기를 보다 효율적으로 크게 하기 위해 격자상수를 n형 질화물 반도체층(25)보다 상대적으로 크게 할 수 있다. 일례로, In을 함유하여 저온 성장층(27)을 형성할 수 있다. 즉, 상기에서 설명한 바와 같이, AlInGaN층(27a)이 저온 성장층(27)에 포함된 이유이다. 이렇게 In이 함유되면, 저온 성장층(27)이 n형 질화물 반도체층(25)과 격자상수 차이가 발생하며, 실전위(D)의 부정 결함이 V-피트(V) 모양으로 방사되는 현상이 가속화되어 V-피트(V)의 경계면이 보다 확실해지고 V-피트(V)의 크기가 커진다. AlInGaN 이외에도 InGaN 또는 InAlN 등이 이용될 수 있다.
저온 성장층(27)의 상부에 활성층(33)이 위치하며, 본 발명의 일 실시예에서는 저온 성장층(27)과 활성층(33) 사이에 초격자층(supper lattices, 29)이 형성될 수 있다. 초격자층(29)은 InGaN/InGaN으로 구현될 수 있다. 또한, 초격자층(29)의 평균 격자상수 및 하부 저온 성장층(27)과 n형 질화물 반도체층(25)의 격자상수 간의 차이 때문에 V-피트(V) 확산을 가속시킨다.
일례로, 저온 성장층(27)의 격자상수가 가장 작고 초격자층(29)의 평균 격자상수가 중간 값이며, 활성층(33)의 격자상수가 가장 클 수 있다. 이에 따라 V-피트(V)에 지속적으로 압축 스트레인(compressive strain)을 주어 V-피트(V) 크기를 확대시킬 수 있다. 다른 예로, 저온 성장층(27)의 격장상수가 가장 작고, 초격자층(29)의 평균 격자상수가 가장 크며, 활성층(33)의 격자 상수가 중간값을 가질 수 있다. V-피트(V)의 확대정도는 초격자층(29)과 저온 성장층(27)의 평균 격자상수 차이 및 초격자층(29)의 두께와 비례하므로 V-피트(V)를 보다 확장할 수 있으나, 초격자층(29)과 활성층(33)의 격자 상수 차이가 크면 활성층(33)의 내부 양자우물층 내부에 피에조 전기장(piezoelectric field)이 커져 전자 정공 분극 현상(quantum confined stark effect) 때문에 활성층(33)의 내부 양자 효율이 낮아질 수 있으므로 초격자층(29)에 적정한 두께와 조성비가 요구된다. 본 발명의 일 실시예에서 초격자층(29)의 평균 두께는 약 70nm ~ 100nm로 형성되고, In의 조성비가 5% ~ 10%인 InGaN일 수 있다. 또한, 활성층(33) 내 우물층의 조성비는 In이 10% ~ 20%인 InGaN층일 수 있다. 그리고 저온 성장층(27)의 In 조성비는 5% 이하 일 수 있다. In의 조성비가 하부층보다 높을수록 상부층이 압축 스트레인(compressive strain)을 받으므로 V-피트(V)를 점차 확산시킬 수 있다.
활성층(33)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출한다. 그리고 활성층(33)은 단일 양자우물구조 또는 양자장벽층과 양자우물층이 교대로 적층된 다중양자우물(MQW) 구조를 가질 수 있다. 양자장벽층은 양자우물층이 비해 밴드갭이 넓은 GaN, InGaN, AlGaN 또는 AlInGaN 등의 질화물 반도체층으로 형성될 수 있다. 일 실시예에서, 캐리어의 재결합 효율을 향상시키기 위해 양자장벽층은 AlInGaN로 형성될 수 있다.
양자우물층은 양자장벽층 보다 상대적으로 밴드갭이 좁은 질화물 반도체층으로 형성되는데, 예컨대, InGaN 등의 질화 갈륨계 반도체층으로 형성될 수 있고, 밴드갭 조절을 위한 조성비는 원하는 광 파장에 의해 결정될 수 있다. 활성층(33)은 저온 성장층(27)과 접할 수 있고, 본 발명에서와 같이, 초격자층(29)이 개재될 수 있으며, 또는 활성층(33)과 저온 성장층(27) 사이에 전류 분산층이 개재될 수도 있다.
그리고 활성층(33)의 양자장벽층 및 양자우물층은 활성층(33)의 결정 품질을 향상시키기 위해 불순물이 도핑되지 않은 언도프층으로 형성될 수 있지만, 순방향 전압을 낮추기 위해 일부 또는 전체 영역에 불순물이 도핑될 수도 있다.
상기와 같이, 활성층(33)의 양자장벽층이 AlInGaN으로 형성되면, 실전위(D)를 중심으로 V-피트(V)가 상면에 형성될 수 있다. V-피트(V)는 역 육각뿔 형상으로 형성될 수 있으며, 저온 성장층(27)의 위치 및 초격자층(29)의 조성비와 두께에 따라 V-피트(V)의 크기는 보다 크게 형성될 수 있다. 이때, InGaN/InGaN으로 형성된 초격자층(29)과 AlInGaN으로 형성된 활성층(33)과의 격자상수 차이로 인한 스트레인(strain) 영향으로 초격자층(29)과 활성층(33)이 성장하면서 V-피트(V)는 지속적으로 형성되며, 저온 성장층(27)의 영향으로 보다 크게 형성될 수 있다.
저온 성장층(27)이 n형 질화물 반도체층(25)과 초격자층(29) 사이에 개재되지 않아도 활성층(33)에 V-피트(V)가 형성될 수 있다. 그렇지만 이때의 V-피트(V)의 크기는 100nm 이하로 형성될 수 있다. 반면에 본 발명의 일 실시예에서와 같이, 저온 성장층(27)이 개재되면서 저온 성장층(27)에 포함된 In의 함량을 조절하면 V-피트(V)의 크기를 100nm 이상 크게 할 수 있으며, 최대 200nm 크기로 형성할 수 있다. 또한, 경계면이 보다 확실해질 수 있다. 여기서, V-피트(V)의 크기는 폭의 최대 너비를 의미한다.
V-피트(V)는 초격자층(29)과 활성층(33)에 걸쳐 형성되며, 경우에 따라. 저온 성장층(27)의 상단까지의 깊이로 형성될 수 있다.
본 발명의 일 실시예에서 활성층(33)이 성장되는 시작 지점에 고농도 Si 도핑된 고농도 장벽층(31)이 개재될 수 있다. 고농도 장벽층(31)은 보다 높은 Si 도핑이 이루어지도록 빠르게 성장될 수 있으며, 전자의 수평 분산을 향상시키기 위해 In 또는 Al을 포함시킬수 있고, Si가 1E19/㎠ 이상 5E19/㎠ 이하로 도핑될 수 있다. 이때, 고농도 장벽층(31)의 두께는 전자의 수평 분산 효과를 고려하여 10nm 이상으로 형성하는 것이 바람직하다. 또한, 고농도 장벽층(31)과 n형 질화물 반도체층(25) 사이에 저농도 도핑층(30)이 개재될 수 있다. 그리고 고농도 장벽층(31)과 n형 질화물 반도체층(25) 사이에 개재된 초격자층(29)은 저농도로 도핑될 수 있다. 이렇게, 고농도층 사이에 저농도층을 형성함으로써, 내부에 캐패시터(capacitor)를 형성하여 정전방전 특성을 향상시킬 수 있다. 이때, 저농도로 도핑된 초격자층(29)의 도핑 농도는 저농도 도핑층(30)의 도핑 농도보다 같거나 낮을 수 있다.
또한, 도면에는 도시하지 않았으나, 고농도 장벽층(31)을 저농도 도핑층(30)과 저농도로 도핑된 초격자층(29) 사이와 저농도의 초격자층(29)과 활성층(33) 사이에 각각 개재함으로써, 복수의 내부 캐패시터를 직렬로 형성할 수 있다. 이렇게 고농도층들 사이에 저농도층을 복수로 형성하여 캐패시터를 직렬로 연결함으로써, 순방향 전압인가 시, 전자의 활성층(33) 주입을 용이하게 하면서, 캐패시턴스를 향상시킬 수 있다.
한편, V-피트(V)를 저온 성장층(27)에서부터 형성하여, 고농도 장벽층(31)과 저농도 도핑층(30) 및 활성층(33)을 가로질러 형성할 수 있다. 이에 따라, V-피트(V)가 없거나 작게 형성된 종래 기술에 비해 고농도 장벽층(31)이 층 형상의 2차원 구조가 아닌 V-피트(V)가 형성된 3차원 형상으로 형성된다. 이렇게 3차원 형상으로 형성된 고농도 장벽층(31)으로 인해 V-피트(V)의 크기가 커진 만큼 고농도 장벽층(31)의 수평 면적이 넓어져 캐패시터의 용량이 증가하고, 캐패시터의 커진 용량에 따라 정전방전 특성을 보다 향상시킬 수 있다.
저온 성장층(27)이 개재되지 않은 상태에서 고농도 Si 도핑된 고농도 장벽층(31)만 개재되면, 밀도가 매우 낮고 크기가 작은 V-피트(V)가 형성되는데, 이 경우에도 정전방전이 개선되는 효과가 있다. 그러므로 저온 성장층(27)을 형성하여 V-피트(V)의 크기를 크게 하면서 고농도 장벽층(31)을 개재함으로써, 정전 방전 발생 시 실전위(D)를 통한 누설전류를 효과적으로 차단하고 이로 인해 정전방전 특성을 향상시킬 수 있다.
한편, 저온 성장층(27)이 성장된 이후, 어닐링(annealing) 공정이 있을 수 있다. 어닐링은 저온 성장층(27)이 성장된 이후 약 1050℃까지 온도를 상승시켰다가 온도를 하강시키면서 이루어진다. 어닐링 공정이 있으면, 도 2에 도시된 바와 같이, V-피트(V)가 생성되는 시작점이 저온 성장층(27) 상부에 형성되지만, 어닐링 공정을 생략하면 도 3에 도시된 바와 같이, V-피트(V) 생성 시작점이 저온 성장층(27)까지 내려와 형성될 수 있다. 따라서 어닐링 공정의 최고 온도와 하강시간을 조절하여 V-피트(V)의 크기를 초격자층(29)의 조성비나 두께를 이용하여 조절하는 것보다 세밀하게 조절할 수 있다.
그러므로 어닐링 공정은 V-피트(V)의 크기를 조절하기 위한 공정으로 추가되거나 생략될 수 있다.
활성층(33) 상부에 고저항메움층(37)이 접하게 형성될 수 있으나, 본 발명의 일 실시예에서는 활성층(33)과 고저항메움층(37) 사이에 전자 블록층(EBL, 35)이 위치한다. 전자 블록층(35)은 AlGaN 또는 AlInGaN으로 형성될 수 있는데, 활성층(33)과의 격자 불일치를 완화하기 위해 AlInGaN으로 형성될 수 있다. 이때, 전자 블록층(35)은 약 25%의 Al을 함유할 수 있으며, Mg 등의 P형 불순물이 도핑될 수 있으나 불순물을 의도적으로 도핑하지 않을 수도 있다. 그리고 본 발명의 일 실시예에서 전자 블록층(35)은 약 20nm 내지 25nm의 두께로 형성될 수 있다.
그리고 전자 블록층(35)은 활성층(33) 상부에 위치하여, 활성층(33)과 초격자층(29)에 걸쳐 형성된 V-피트(V)의 일부를 메운다. 즉, 전자 블록층(35)은 활성층(33) 상부 표면과 V-피트(V)의 표면을 덮는다. 전자 블록층(35)은 활성층(33)과 초격자층(29)에 걸쳐 형성된 V-피트(V)를 모두 메울 만큼의 두께로 형성되는 것이 아니기 때문에 V-피트(V)의 일부만 메운다.
그리고 전자 블록층(35)의 상부에 고저항메움층(37)이 위치한다. 고저항메움층(37)은 전자 블록층(35)에 의해 다 메워지지 않은 V-피트(V)를 모두 메우며 전자 블록층(35) 상부에 위치한다. 그러므로 실전위(D)가 누설전류의 경로로 작용되는 것을 고저항메움층(37)에서 차단함으로써, 본 발명의 질화물 발광 다이오드의 정전방전 특성이 향상될 수 있다.
또한, V-피트(V)를 p형 질화물 반도체층(39)을 이용하여 메우지 않고 고저항메움층(37)으로 메우기 때문에 p형 질화물 반도체층 보다 V-피트(V) 내부 영역의 비저항이 커진다.
특히, 고저항메움층(37)은 Al이 포함된 AlGaN으로 형성될 수 있다. V-피트(V)를 Al이 포함된 고저항메움층(37)으로 메움으로써, V-피트(V) 내부 영역의 비저항을 더욱 낮출 수 있으며, 따라서 실전위(D)가 누설전류의 경로로 작용하는 것을 차단할 수 있다.
p형 질화물 반도체층(39)은 Mg와 같은 p형 불순물이 도핑된 반도체층으로 형성될 수 있다. p형 질화물 반도체층(39)은 단일층이나 다중층일 수 있으며, p형 클래드층 및 p형 콘택층을 포함할 수 있다. 그리고 p형 질화물 반도체층(39) 상에 ITO와 같은 투명 전극이 위치할 수 있다. 한편, p형 질화물 반도체층(39), 고저항메움층(37), 활성층(33) 및 저온 성장층(27)을 부분적으로 제거하여 노출된 n형 질화물 반도체층(25)에 전극을 형성할 수 있다. 이로써, n형 질화물 반도체층(25)에 형성된 전극이 제1전극(43), p형 질화물 반도체층(39)에 형성된 투명전극(41) 상에 제2전극(45)으로 형성되어 발광 다이오드가 완성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 TEM 사진이고, 도 5는 종래의 질화물 반도체 소자의 TEM 사진이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 질화물 발광 다이오드에 형성된 V-피트(V)의 크기를 보면, V-피트(V) 폭의 최대 너비는 약 191nm로 나타나고, 깊이는 약 153nm로 나타난 것으로 확인할 수 있다. 도 5에 도시된 도면을 통해 저온 성장층(27)이 개재되지 않은 상태의 종래 질화물 발광 다이오드에 형성된 V-피트(V)를 확인할 수 있다. 그러므로 저온 성장층(27)이 개재된 본 발명의 질화물 발광 다이오드에 형성된 V-피트(V)의 크기가 종래보다 크게 형성된 것을 확인할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 부분 단면도이다.
상기에서 설명한 본 발명의 다른 실시예에 대해 설명하면서, 일 실시예와 동일한 설명에 대해서는 생략하고, 동일한 구성에 대해서는 동일한 도면부호가 이용될 수 있다.
본 발명의 다른 실시예에서 질화물 반도체 소자는 형성된 V-피트(V)를 고저항메움층(37)을 메워 성장하지 않고, p형 질화물 반도체층을 고저항메움층(37)으로 변경하여 적용시킨다. 고저항메움층(37)의 저항을 올리기 위해서는 Al을 첨가할 수 있다.
V-피트(V) 내를 고저항메움층(37)으로 메우기 위해 p형 질화물 반도체층을 이용하는 공정을 보다 자세히 설명하면 다음과 같다. V-피트(V) 내에 p형 질화물 반도체층을 이용하여 메우기 이전에 전자 블록층(35)의 성장이 이루어진다. 본 발명의 다른 실시예에서 전자 블록층(35)은 일 실시예에서와 달리 V-피트(V)에는 형성되지 않고, 도 6에 도시된 바와 같이, V-피트(V)를 따라 형성될 수 있다. 즉, 본 발명의 다른 실시예에서 전자 블록층(35)는 V-피트(V)를 따라 활성층(33) 상에 형성될 수 있다.
여기서, 도 6에 도시된 도면에서 활성층(33)만 표시하였으나, 본 발명의 일 실시예에서와 마찬가지로, 초격자층(29) 및 고농도 장벽층(31)이 같이 형성될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 V-피트 내에 고저항메움층을 형성시키기 위한 공정을 도시한 흐름도로, u-AlGaN과 p형 질화물 반도체층을 이용하여 고저항메움층을 형성하는 공정을 도시한 흐름도이다. 도 8은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 V-피트 내의 고저항메움층을 도시한 부분 단면도이다.
도 7 및 도 8을 참조하면, 언도프(undop)층(37a)을 30 ~ 40nm 성장시킨 다음 p형 질화물 반도체층(37b)을 3 ~ 5nm 성장시킨다. 그리고 다시 언도프층(37a)과 도핑층인 p형 질화물 반도체층(37b)을 각각 순서에 맞게 성장시키다. 본 발명의 다른 실시예에서 언도프층(37a)과 p형 질화물 반도체층(37b)을 차례로 세 번의 주기로 성장시킨다. 이렇게 언도프층(37a)과 p형 질화물 반도체층(37b)을 주기적으로 반복하여 성장시킴으로 홀 인젝션(hole injection)을 향상시킬 수 있다. 언도프층(37a)과 p형 질화물 반도체층(37b)을 차례로 세 번의 주기로 성장시킨 뒤 언도프층(37a)을 두껍게 형성하여 고저항메움층(37)이 V-피트(V)를 메워 평탄화 할 수 있다.
본 발명의 일 실시예에서 V-피트(V)의 밀도는 1E8cm-1 ~ 5E8cm-1일 수 있으며, V-피트(V)의 크기는 100nm ~ 200nm일 수 있다. 이를 이용하여 V-피트(V)의 면적을 계산하면, V-피트(V)의 면적은 전체 면적의 2 ~ 23%일 수 있으며, 이에 상응하여 홀 주입 효율이 향상될 수 있다. 홀 주입 효율의 향상은 비단 고저항 메움층(37)에만 적용되는 것이 아니라, 고농도 장벽층(31)에도 적용될 수 있다.
이때, 도 7에 도시된 TMGa는 Ga 소스이고, TMAl은 Al의 소스로 이용될 수 있다. 그리고 Cp2Mg는 Mg의 소스로 이용될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 정전방전 특성을 나타낸 그래프이다.
정전방전 특성을 측정하기 위해 다수의 질화물 반도체 소자에 역방향 전압과 순방향 전압을 순차적으로 각 3번씩 3kV를 인가하였으며, 인가 전후 전체 질화물 반도체 소자의 개수 중 누설 전류가 -5V, 1uA 이하인 질화물 반도체 소자의 수를 수율로 정의하였다.
상기와 같이, 본 발명의 다른 실시예에 따라 정전방전 수율이 기존에 비해 향상된 것을 알 수 있다. 즉, 종래의 질화물 반도체 소자의 정전방전 불량율이 1~3%이었을 때, 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 정전방전 불량률은 0~1.5%의 수준으로 종래에 비해 향상된 것을 확인할 수 있다. 이렇게 질화물 반도체 소자가 정전방전에 대한 내성이 강해지면, 기계나 사람으로 인해 발생하는 정전기에 의해 발광 소자가 파손되는 것을 방지할 수 있다.
위에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 설명은 본 발명의 실시예를 들어 설명하였을 뿐이므로, 본 발명이 상기 실시예에만 국한되는 것으로 이해돼서는 안 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어야 할 것이다.
21: 기판 23:버퍼층
25: n형 질화물 반도체층 27: 저온 성장층
29: 초격자층 30: 저농도 도핑층
31: 고농도 장벽층 33: 활성층
35: 전자 블록층 37: 고저항메움층
39: p형 질화물 반도체층 41: 투명전극
43: 제1전극 45: 제2전극
D: 실전위 V: V-피트

Claims (23)

  1. n형 질화물 반도체층;
    상기 n형 질화물 반도체층의 상부에 위치하고, 상기 n형 질화물 반도체층보다 저온에서 성장된 저온 성장층;
    상기 저온 성장층의 상부에 위치한 초격자층;
    상기 초격자층의 상부에 위치하고, V-피트가 형성된 활성층; 및
    상기 활성층의 상부에 위치하는 p형 질화물 반도체층을 포함하고,
    상기 초격자층은 상기 저온 성장층보다 큰 격자상수로 인한 압축 스트레인(compressive strain)으로 인해 상기 V-피트의 폭을 확장시키는 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 V-피트는 상기 활성층 및 초격자층에 걸쳐 형성된 질화물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 저온 성장층 및 초격자층은 In을 함유하고,
    상기 저온 성장층의 In 함유량은 상기 초격자층의 In 함유량보다 작은 질화물 반도체 소자.
  4. 청구항 3에 있어서,
    상기 저온 성장층은 AlInGaN 계열의 질화물계 반도체층 및 AlGaN 계열의 질화물계 반도체층이 교차로 적층된 질화물 반도체 소자.
  5. 청구항 1에 있어서,
    상기 활성층과 p형 질화물 반도체층 사이에 위치하고, 상기 V-피트를 메우는 고저항메움층을 더 포함하는 질화물 반도체 소자.
  6. 청구항 5에 있어서,
    상기 고저항메움층은 언도프층 및 도핑층이 차례로 적층된 질화물 반도체 소자.
  7. 청구항 6에 있어서,
    상기 언도프층은 uAlGaN층이고, 상기 도핑층은 p형 질화물 반도층이며,
    상기 uAlGaN층 및 도핑층인 p형 질화물 반도체층이 세 번 교차로 적층된 질화물 반도체 소자.
  8. 청구항 6에 있어서,
    상기 언도프층은 uGaN층이고, 상기 도핑층은 p형 질화물 반도층이며,
    상기 uGaN층 및 도핑층인 p형 질화물 반도체층이 세 번 교차로 적층된 질화물 반도체 소자.
  9. 청구항 5에 있어서,
    상기 활성층과 상기 고저항메움층 사이에 위치하고, 상기 V-피트의 일부를 메우는 전자 블록층을 더 포함하고,
    상기 고저항메움층은 상기 V-피트의 나머지 부분을 메우는 질화물 반도체 소자.
  10. 청구항 1에 있어서,
    상기 초격자층과 활성층 사이에 Si가 도핑된 고농도 장벽층을 더 포함하는 질화물 반도체 소자.
  11. 청구항 10에 있어서,
    상기 고농도 장벽층에 도핑된 Si의 농도는 1E19/㎠ 이상 5E19/㎠ 이하인 질화물 반도체 소자.
  12. 기판 상에 n형 질화물 반도체층을 형성하는 단계;
    상기 n형 질화물 반도체층 상에 상기 n형 질화물 반도체층보다 저온에서 저온 성장층을 형성하는 단계;
    상기 저온 성장층 상에 초격자층을 형성하는 단계;
    상기 초격자층 상에 V-피트 및 V피트를 둘러싸는 상부면을 갖는 활성층을 형성하는 단계; 및
    상기 활성층 상에 p형 질화물 반도체층을 형성하는 단계를 포함하고,
    상기 초격자층은 상기 저온 성장층보다 큰 격자상수로 인한 압축 스트레인(compressive strain)으로 인해 상기 V-피트의 폭을 확장시키는 질화물 반도체 소자 제조 방법.
  13. 청구항 12항에 있어서,
    상기 n형 질화물 반도체 소자는 1000℃ 내지 1200℃에서 형성되고,
    상기 저온 성장층은 900℃ 이하에서 형성된 질화물 반도체 소자 제조 방법.
  14. 청구항 12에 있어서,
    상기 초격자층을 형성하는 단계와 상기 활성층을 형성하는 단계 사이에 Si가 도핑된 고농도 장벽층을 형성하는 단계를 더 포함하는 질화물 반도체 소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 고농도 장벽층에 도핑된 Si의 농도는 1E19/㎠ 이상 5E19/㎠ 이하인 질화물 반도체 소자 제조 방법.
  16. 청구항 12에 있어서,
    상기 활성층을 형성하는 단계와 p형 질화물 반도체를 형성하는 단계 사이에 상기 V-피트를 메우는 고저항메움층을 형성하는 단계를 더 포함하는 질화물 반도체 소자 제조 방법.
  17. 청구항 16에 있어서, 상기 고저항메움층을 형성하는 단계는,
    상기 활성층 상에 uAlGaN층을 형성하는 단계; 및
    상기 uAlGaN층 상에 p형 질화물 반도체층을 형성하는 단계를 포함하는 질화물 반도체 소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 uAlGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계를 주기적으로 반복하는 질화물 반도체 소자 제조 방법.
  19. 청구항 18에 있어서,
    상기 uAlGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계는 3주기 동안 반복하는 질화물 반도체 소자 제조 방법.
  20. 청구항 16에 있어서, 상기 고저항메움층을 형성하는 단계는,
    상기 활성층 상에 uGaN층을 형성하는 단계; 및
    상기 uGaN층 상에 p형 질화물 반도체층을 형성하는 단계를 포함하는 질화물 반도체 소자 제조 방법.
  21. 청구항 20에 있어서,
    상기 uGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계를 주기적으로 반복하는 질화물 반도체 소자 제조 방법.
  22. 청구항 20에 있어서,
    상기 uGaN층을 형성하는 단계 및 p형 질화물 반도체층을 형성하는 단계는 3주기 동안 반복하는 질화물 반도체 소자 제조 방법.
  23. 청구항 17 또는 청구항 20에 있어서,
    상기 활성층을 형성하는 단계와 상기 고저항메움층을 형성하는 단계 사이에 상기 활성층 상에 전자 블록층을 형성하는 단계를 더 포함하는 질화물 반도체 소자 제조 방법.
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