CN108475709A - 用于制造发射辐射的半导体芯片的方法和发射辐射的半导体芯片 - Google Patents
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Abstract
提出一种用于制造发射辐射的半导体芯片的方法，所述方法具有如下步骤：‑提供生长衬底(1)，‑将缓冲层(3)外延生长到生长衬底(1)上，其中在缓冲层(3)中产生多个V形坑(4)，‑将产生辐射的有源的半导体层序列(5)外延生长到缓冲层(3)上，其中V形坑(4)的结构延续到有源的半导体层序列(5)中，‑将另一层序列(9)外延地生长到有源的半导体层序列(5)上，其中V形坑(4)的结构延续到该另一层序列(9)中，‑从V形坑(4)的棱面(8)选择性地移除该另一层序列(9)，其中该另一层序列(9)在有源的半导体层序列(5)的主面(12)上保留，和‑外延地生长p型掺杂的半导体层(15)，所述半导体层完全地或部分地填充V形坑(4)。还提出一种半导体芯片，所述半导体芯片能够借助该方法制造。
Description
技术领域
提出一种用于制造发射辐射的半导体芯片的方法和一种发射辐射的半导体芯片。
背景技术
用于制造发射辐射的半导体芯片的方法例如在文献WO 2011/080219中提出。
发明内容
本申请的目的是：提出一种效率提高的发射辐射的半导体芯片和一种用于制造这种半导体芯片的方法。
所述目的通过具有权利要求1的步骤的方法和具有权利要求9的特征的发射辐射的半导体芯片来实现。
方法的有利的实施方式和改进形式在各从属权利要求中说明。
在用于制造发射辐射的半导体芯片的方法中，首先提供生长衬底。生成衬底例如能够具有蓝宝石、SiC、GaN、AlN或硅，或者由所述材料之一构成。
根据方法的一个实施方式，将缓冲层外延地生长到生长衬底上。在缓冲层中在此产生多个V形坑。
例如，缓冲层具有在1微米和15微米之间的厚度，其中包括边界值。
将外延生长的层中的凹部称作为V形坑或也称作为V形缺陷，所述凹部以棱锥或截棱锥的形式构成。在此，棱锥或截棱锥优选构成为直棱锥或直截棱锥。这种缺陷在剖面图中具有V的形状。因此，缺陷的名称归因于此。尤其优选地，V形坑具有六边形的基面和侧表面，所述侧表面由六个棱面组成。此外，也可能的是，V形坑具有包括例如12个棱面的侧表面。V形坑的棱面的数量能够为六的数倍。
根据另一实施方式，V形坑的棱面分别不仅由连贯的面形成，而且由至少两个相互间具有角度的面形成，使得相应的棱面具有至少一个弯折。这种V形坑具有如下剖面图，在所述剖面图中，V的至少一个腿具有斜率不同的至少两个子部段。
例如，V形坑的基面，优选在最大敞开的V形坑的情况下，具有在20纳米和1000纳米之间的直径，其中包括边界值。
V形坑的高度优选在15纳米和800纳米之间，尤其优选在100纳米和400纳米之间，其中包括边界值。
根据方法的一个实施方式，将产生辐射的有源的半导体层序列外延生长到缓冲层上。在此，V形坑的结构延续到有源的半导体层序列中。V形坑的棱面在此通常由另一产生辐射的有源的半导体层序列的材料覆盖。然而，产生辐射的有源的半导体层序列在V形坑的棱面上优选具有比在缓冲层的主面上显著更小的厚度。例如，有源的半导体层序列在V形坑的棱面上具有如下厚度，所述厚度垂直于棱面的表面小于其在缓冲层的主面上的厚度的50％。替选地或附加地，有源的半导体层序列还能够在V形坑的棱面上具有与在缓冲层的主面上相比变化的组分。
根据另一实施方式，将另一层序列外延地生长到有源的半导体层序列上，V形坑的结构同样在所述另一层序列中延续。在此，V形坑的棱面通常由另一层序列的材料覆盖。然而在此，另一层序列在V形坑的棱面上优选具有比在有源的半导体层序列的主面上显著更小的厚度和/或不同的组分。
另一层序列尤其优选构成为阻挡电子的层序列。换言之，另一层序列应构成用于电子的势垒，进而防止：在制成的半导体芯片中，电子从产生辐射的层序列流失到另一层序列中。
根据一个尤其优选的实施方式，在下一步骤中，从V形坑的棱面选择性地移除另一层序列，其中另一层序列在有源的半导体层序列的主面上保留。尤其优选地，在此，另一层序列在移除之后也完全地覆盖有源的半导体层序列的主面。然而可行的是：在从棱面选择性地移除另一层序列时，在另一层序列的主面之上进行基本上均匀的材料剥离。尤其优选地，将另一层序列的材料完全地从V形坑的棱面移除，使得露出产生辐射的有源的半导体层序列的半导体材料。
在下一步骤中，外延地生长p型掺杂的半导体层，所述p型掺杂的半导体层能够完全地或部分地填充V形坑。在此，p型掺杂的半导体层的材料尤其优选与有源的半导体层序列的材料在V形坑之内直接接触。
在此，p型掺杂的半导体层尤其优选外延地生长，使得所述半导体层完全地覆盖另一层序列的主面，并且从另一层序列开始构成一定厚度。例如，p型掺杂的层从另一层序列的主面开始具有在1纳米和500纳米之间的厚度，其中包括边界值。
尤其优选地，缓冲层、产生辐射的有源的半导体层序列、另一层序列和p型掺杂的半导体层具有氮化物化合物半导体材料，或者由氮化物化合物半导体材料构成。氮化物化合物半导体材料是包含氮的化合物半导体材料，如出自体系InxAlyGa1-x-yN中的材料，其中0≤x≤1、0≤y≤1并且x+y≤1。例如，如下材料为氮化物化合物半导体材料：GaN、InGaN、AlGaN。
根据一个实施方式，有源的半导体层序列具有多个量子膜，所述量子膜通过势垒层彼此分开。优选地，量子膜和势垒层交替地设置。尤其优选地，量子膜具有InGaN或由InGaN构成，而势垒层具有GaN或由GaN构成。替选地，势垒层也能够具有AlGaN或由AlGaN构成。
量子膜优选具有产生辐射的量子结构，如例如量子点、量子线或量子阱。
根据一个实施方式，另一层序列由交替设置的AlGaN层和InGaN层形成，或者由交替设置的AlGaN层和GaN层形成，或者由交替设置的InGaN层和GaN层形成。
根据方法的一个尤其优选的实施方式，另一层序列的厚度在V形坑的棱面上与在有源的半导体层序列的主面上相比更薄地构成。尤其优选地，另一层序列在V形坑的棱面上具有在5纳米和200纳米之间的厚度，其中包括边界值。在有源的半导体层序列的主面上，另一层序列在外延生长之后并且在选择性地移除之前具有在10纳米和400纳米之间的厚度，其中包括边界值。
通常可行的是，另一层序列在V形坑的棱面上更薄地构成，因为所述另一层序列具有与有源的半导体层序列的主面不同的形貌和表面重构。例如，将外延层生长在蓝宝石衬底的主面上，所述主面具有(0001)取向。蓝宝石衬底的这种主面也称作为C面。
相应地，后续外延生长的层的在其上构成的主面、即例如有源的半导体层序列的主面具有(0001)取向的主面。棱面的不同的形貌和表面重构通常引起：与在有源的半导体层序列的主面上相比，另一层序列的材料在外延时在V形坑的棱面上构成为更薄和/或具有不同的组分。
(0001)主面在氮化物化合物半导体材料中通常由于这种半导体材料的晶体结构是极性的。这样生长的氮化物化合物半导体材料中的V形坑的棱面通常具有{1-101}取向进而半极性地构成。
根据一个实施方式，每个V形坑由六个棱面限界，所述棱面通过非极性的或半极性的面形成，优选通过半极性的{10-11}面形成。
由于在V形坑的主面和棱面之间的形貌和表面重构的差异而可能的是：施加到V形坑的棱面上的另一层序列的铝含量和/或铟含量相对于施加到有源层序列的主面上的另一层序列的铝含量改变，优选降低。
例如，V形坑的棱面上的铟含量的值具有在0.1％和60％之间的值，优选在0.5％和10％之间的值，其中包括边界值，而有源的半导体层序列的主面上的另一层序列的铟含量优选具有在1％和30％之间的值，其中包括边界值。
例如，V形坑的棱面上的铝含量的值具有在1％和100％之间的值，优选在5％和25％之间的值，其中包括边界值，而有源的半导体层序列的主面上的另一层序列的铝含量优选具有在1％和100％之间的值，其中包括边界值。
根据方法的一个尤其优选的实施方式，另一层序列通过在外延反应器中刻蚀在原位选择性地从V形坑的棱面移除。换言之，将生长衬底与生长的缓冲层和生长的有源的半导体层序列以及生长的另一层序列借助于刻蚀在外延反应器中移除。在此，尤其优选地，工件在生长工艺和刻蚀工艺之间保留在外延反应器中。这简化半导体芯片的制造。
为了实现在刻蚀工艺中在外延反应器中另一层序列的材料剥离，相对于生长工艺，相应地改变外延反应器中的工艺参数。例如，在外延反应器之内，相对于在外延生长期间的氢含量，提高在刻蚀期间的氢含量。例如，在外延生长期间在外延反应器之内的氢含量具有在0和不对应于氢的氢化物的总和的四倍之间的值，其中包括边界值，而在刻蚀期间在外延反应器之内的氢含量例如至少为不对应于氢的氢化物的总和的十分之一。
为了外延地沉积氮化物化合物半导体材料，在外延反应器中通常存在多种气态的前体材料，所述前体材料中的一种前体材料包括氮，并且另一种前体材料包括出自元素周期表的第III族中的元素，即例如镓、铝或铟。根据方法的一个实施方式，氮与第III族元素的比值在刻蚀工艺期间相对于生长工艺降低。例如，在外延工艺期间在表面上的可用于生长的氮与可用于生长的第III族元素的比值具有大于0.2、优选大于1的值，而其在刻蚀时具有小于1、优选小于0.1的值。
温度和压力的调整也能够改变外延反应器中的条件，使得代替生长进行另一层序列的移除。
还可能的是：在选择性地从V形坑的半导体棱面移除另一层序列时，将另一层序列的直接邻接于另一层序列中的V形坑的开口的边缘的区域倾斜地剥离，使得V形坑的棱面在通过另一层序列形成的区域中，与棱面的剩余部分相比，具有相对于有源的半导体层序列的主面的法线的更大的倾斜。
根据一个实施方式，发射辐射的半导体芯片包括外延的生长衬底、产生辐射的有源层序列和另一层序列。
此外，半导体芯片优选包括p型掺杂的半导体层，其中多个V形坑从另一层序列开始延伸穿过另一层序列和产生辐射的半导体层序列。V形坑在此从另一层序列开始穿过产生辐射的层序列渐缩。
在此，p型掺杂的半导体层的材料尤其优选完全地或也部分地填充V形坑，并且在V形坑的棱面上与产生辐射的半导体层序列直接接触。
尤其优选地，生长衬底的主面结构化地构成，在所述主面上外延地生长有缓冲层。生长衬底的结构化部例如能够包括结构元件，所述结构元件构成为拱顶形的圆顶。拱顶形的圆顶尤其优选具有直径在0.4微米和3.9微米之间的基部，其中包括边界值。圆顶的高度尤其优选在0.5微米和3微米之间。
根据半导体芯片的一个尤其优选的实施方式，缓冲层至少在邻接于有源的半导体层序列的区域中以n型掺杂的方式构成。
本申请的思想是：将通常设置用于在p型掺杂层和产生辐射的半导体层序列之间阻挡电子、但是也防止注入空穴的另一层序列从V形坑的棱面完全地移除，进而实现将空穴从p型掺杂的半导体层更好地注入到产生辐射的区中。因此，对有源的半导体层序列的量子膜垂直于其主延伸方向均匀地供应空穴。特别地，对距p型掺杂的层间距更大的量子膜更好地供应空穴。以该方式和方法，有利地降低实现半导体芯片的特定的辐射产率所必需的电流密度。特别地，降低各个量子膜中的电流密度，结果是：在额定电流下，降低在产生辐射的有源的半导体层序列中的载流子的非辐射损失过程的概率。额定电流例如具有至少5A/cm2的电流密度。这引起半导体芯片的效率提高。
此外，从V形坑的棱面移除另一层序列引起对于将空穴注入到量子膜中的更低的串联电阻，进而引起正向电压的降低。
只要在技术上有意义，当前仅结合方法描述的特征和实施方式也能够在半导体芯片中构成并且反之亦然。
附图说明
本发明的其他有利的实施方式和改进形式从下面结合附图描述的实施例中得出。
根据图1至6的示意剖视图详细阐述方法的一个实施例。
图7示出根据一个实施例的半导体芯片的示意剖视图。
图8示例性地示出另一层序列的经刻蚀的表面的原子力显微镜照片的示意图。
图9示例性地示出沿着线AA’的图8中的照片的高度剖面。
相同的、同类的或起相同作用的元件在附图中设有相同的附图标记。附图和在附图中示出的元件彼此间的大小关系不应视为是合乎比例的。更确切地说，为了更好的可视性和/或为了更好的理解，能够夸大地示出个别元件，尤其层厚度。
具体实施方式
在根据图1至6的实施例的方法中，在第一步骤中，提供生长衬底1，例如由蓝宝石构成的生长衬底(图1)。蓝宝石衬底1的第一主面例如结构化成具有圆顶状的结构元件2，如已经在说明书的概述部分中描述的那样。
在示意地在图2中示出的下一步骤中，将缓冲层3外延地沉积到生长衬底1上。缓冲层3当前具有GaN或由GaN形成。在缓冲层3中，在外延生长时构成多个V形坑4。为了概览，在图2中示例性地示出仅一个V形坑4的剖面图。
缓冲层3当前至少在背离生长衬底1的区域中n型掺杂地构成。V形坑4能够经过缓冲层3延伸直至生长衬底1，或者如当前在图2中示意地示出的那样，仅穿过缓冲层3的部分区域。
在下一步骤中，将产生辐射的有源的半导体层序列5外延地沉积到缓冲层3上(未示出)。产生辐射的半导体层序列5当前由交替设置的势垒层6和量子膜7构成。势垒层6在此由GaN、AlGaN或InGaN或AlInGaN形成，或具有所述材料之一，而量子膜7具有InGaN或由InGaN构成。
在外延生长产生辐射的有源的半导体层序列5时，V形坑4延续到产生辐射的半导体层序列5中。V形坑的棱面8在此同样由有源的半导体层序列5的势垒层7和量子膜6完全地覆盖。
在示意地在图3中示出的下一步骤中，将另一层序列9外延地沉积在产生辐射的半导体层序列5上。另一层序列5当前由交替设置的AlGaN层10和InGaN层11形成。代替AlGaN或InGaN层11，也能够使用GaN层。另一层序列9当前为阻挡电子的层序列。
在外延生长时，也将另一层序列9沉积到V形坑4的棱面8上。然而，另一层序列9在V形坑4的棱面8上能够具有比在产生辐射的有源的半导体层序列5的主面12上更低的铝含量以及更小的厚度。
在示意地在图4中示出的下一步骤中，将另一层序列9再次从V形坑4的棱面8移除，而另一层序列9在产生辐射的半导体层序列5的主面12上保留。在此可行的是：降低产生辐射的半导体层序列5的主面12上的另一层序列9的厚度。
例如在外延反应器之内通过改变反应器中的工艺参数能够在原位将另一层序列9从V形坑4的棱面8移除。
还可行的是，如示意地在图5中示出的那样，在选择性地从V形坑4的棱面8移除另一层序列时，将另一层序列9的直接邻接于V形坑4的开口在另一层序列9中的边缘的区域13更强地剥离，使得V形坑4的棱面8在通过另一层序列9形成的区域14中与棱面8的剩余部分相比具有相对于有源的半导体层序列5的主面12的法线更大的倾斜。
在示意地在图6中示出的下一步骤中，将p型掺杂的半导体层15外延地生长到另一半导体层序列9上。P型掺杂的半导体层15在此完全地填充V形坑4。因为另一层序列9的材料已经从V形坑4的棱面8移除，所以p型掺杂的半导体层15的材料在此与产生辐射的半导体层序列5直接接触。此外，p型掺杂的半导体层15在产生辐射的层序列5之上具有一定厚度。
根据图7的实施例的半导体芯片具有生长衬底1，所述生长衬底例如由蓝宝石形成。在能够如已经在上文描述的那样结构化地构成的生长衬底1的主面16上能够施加有具有GaN的缓冲层3。缓冲层3至少在背离生长衬底1的主面16的区域中n型掺杂地构成。
在缓冲层3上构成有产生辐射的有源的半导体层序列5，所述半导体层序列具有交替设置的量子膜6和势垒层7。势垒层7例如由GaN形成，而量子膜6由InGaN形成。
在产生辐射的有源的半导体层序列5上设置有另一层序列9，所述另一层序列由交替的AlGaN层10和InGaN或GaN层11形成。
根据图7的实施例的半导体芯片包括多个V形坑4和p型掺杂的半导体层15，所述半导体层的材料完全地填充V形坑4。V形坑4当前完全地穿过另一层序列9和产生辐射的层序列5以及部分地穿过缓冲层3，其中V形坑4的横截面从p型掺杂的层15开始朝缓冲层3分别连续地渐缩。
p型掺杂的半导体层15的材料在此在V形坑4的棱面8处与产生辐射的半导体层序列5直接接触。图7中的箭头应示意地用符号表示对有源的半导体层序列5中的量子膜6更好地供应出自p型掺杂的层15中的空穴+。
图8示例性地示出在多个V形坑4的区域中另一层序列9的表面的原子力显微镜照片的示意图，而图9示例性地示出沿着图8的线AA’的高度剖面。在此，图8中的箭头表示原子力显微镜照片的表面上的与图9的高度剖面中的箭头相同的位置。图8的照片中的亮的圆圈标记的面积在此示出另一层序列9围绕V形坑4的侧向剥离的区域，如其已经根据图5描述。
本申请要求德国专利申请DE 102016103346.4的优先权，其公开内容在此通过参考并入本文。
本发明并不通过根据实施例进行的描述局限于此。更确切地说，本发明包括任意新的特征以及特征的任意组合，这尤其包含权利要求中的特征的任意组合，即使这些特征或这些组合本身没有明确地在权利要求或实施例中说明的情况下也同样如此。
附图标记列表
1 生长衬底
2 结构元件
3 缓冲层
4 V形坑
5 产生辐射的半导体层序列
6 量子膜
7 势垒层
8 V形坑的棱面
9 另一层序列
10 AlGaN层
11 InGaN层
12 有源层序列的主面
13 另一层序列的区域
14 棱面的区域
15 p型掺杂的半导体层
16 衬底的主面
+ 空穴
Claims (13)
1.一种用于制造发射辐射的半导体芯片的方法，所述方法具有如下步骤：
-提供生长衬底(1)，
-将缓冲层(3)外延地生长到所述生长衬底(1)上，其中在所述缓冲层(3)中产生多个V形坑(4)，
-将产生辐射的有源的半导体层序列(5)外延地生长到所述缓冲层(3)上，其中所述V形坑(4)的结构延续到所述有源的半导体层序列(5)中，
-将另一层序列(9)外延地生长到所述有源的半导体层序列(5)上，其中所述V形坑(4)的结构延续到所述另一层序列(9)中，
-从所述V形坑(4)的棱面(8)选择性地移除所述另一层序列(9)，其中所述另一层序列(9)在所述有源的半导体层序列(5)的主面(12)上保留，和
-外延地生长p型掺杂的半导体层(15)，所述p型掺杂的半导体层完全地或部分地填充所述V形坑(4)。
2.根据上一项权利要求所述的方法，其中
-所述有源的半导体层序列(5)具有多个量子膜(6)，所述量子膜通过势垒层(7)彼此分开，和
-所述量子膜(6)具有InGaN，并且所述势垒层(7)具有GaN或AlGaN。
3.根据上述权利要求中任一项所述的方法，
其中将所述另一层序列(9)完全地从所述V形坑(4)的所述棱面(8)移除，使得所述p型掺杂的半导体层(15)在所述棱面(8)处与所述有源的半导体层序列(5)直接接触。
4.根据上述权利要求中任一项所述的方法，
其中所述另一层序列(9)由交替设置的AlGaN层(10)和InGaN层(11)形成，或者由交替设置的AlGaN层和GaN层形成，由交替设置的InGaN层和GaN层形成。
5.根据上一项权利要求所述的方法，
其中所述另一层序列(9)在所述V形坑(4)的所述棱面(8)上的厚度与在所述有源的半导体层序列(5)的主面(12)上相比更薄地构成。
6.根据权利要求4或5所述的方法，
其中施加到所述V形坑(4)的所述棱面(8)上的所述另一层序列(9)的铝含量和/或铟含量相对于施加到所述有源的半导体层序列(5)的所述主面(12)上的所述另一层序列(9)的铝含量和/或铟含量降低。
7.根据上述权利要求中任一项所述的方法，
其中通过在外延反应器中的刻蚀，在原位选择性地从所述V形坑(4)的所述棱面(8)移除所述另一层序列(9)。
8.根据上一项权利要求所述的方法，
其中在所述外延反应器之内，相对于在外延生长工艺期间的氢含量，提高在刻蚀工艺期间的氢含量。
9.一种发射辐射的半导体芯片，所述半导体芯片包括：
-外延的生长衬底(1)，
-有源的产生辐射的层序列(5)，和
-在所述产生辐射的层序列(5)上的另一层序列(9)，和
-p型掺杂的半导体层(15)，其中
-多个V形坑(4)从所述另一层序列(9)开始延伸穿过所述另一层序列(9)和所述产生辐射的半导体层序列(5)，所述V形坑从所述另一层序列(9)开始经过所述产生辐射的层序列(5)渐缩，和
-所述p型掺杂的半导体层(15)的材料完全地或部分地填充所述V形坑(4)，并且在所述V形坑(4)的棱面(8)处与所述产生辐射的半导体层序列(5)直接接触。
10.根据上一项权利要求所述的半导体芯片，
其中所述生长衬底(1)的主面(16)是结构化的，在所述主面上外延地生长有所述缓冲层(3)。
11.根据权利要求9或10所述的半导体芯片，
其中所述生长衬底(1)具有蓝宝石、SiC、GaN、AlN或硅。
12.根据权利要求9至11中任一项所述的半导体芯片，其中
-每个V形坑(4)由棱面(8)限界，所述棱面的数量为六的数倍，和
-每个棱面(8)通过非极性的或半极性的面形成。
13.根据权利要求9至12中任一项所述的半导体芯片，
其中所述缓冲层(3)至少在邻接于所述有源的半导体层序列(5)的区域中以n型掺杂的方式构成。
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