KR101963755B1 - 광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법 - Google Patents

광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 알루미늄을 함유하는 질화물-화합물 반도체로 이루어지는 버퍼 층(2)이 성장 기판(1)의 실리콘 표면 위로 성장되는, 광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법과 관련이 있다. 그 다음에 압축 장력을 발생시키기 위한 장력 층 구조물(11) 및 활성 층(9)을 구비하는 기능적인 반도체 층 시퀀스(12)가 성장된다. 상기 장력 층 구조물(11)은 제 1 GaN-반도체 층(4) 및 제 2 GaN-반도체 층(7)을 포함하며, 이 경우 상기 제 1 GaN-반도체 층(4) 내에는 마스킹 층(5)이 매립되어 있고, 상기 제 1 GaN-반도체 층(4)과 상기 제 2 GaN-반도체 층(7) 사이에는 압축 장력을 발생시키기 위한 Al(Ga)N-중간 층(6)이 배치되어 있으며, 그리고 상기 장력 층 구조물(11)은 추가의 Al(Ga)N-중간 층(6)을 포함하지 않는다.

Description

광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법 {METHOD FOR FABRICATING AN OPTOELECTRONIC NITRIDE COMPOUND SEMICONDUCTOR COMPONENT}
본 발명은 실리콘-표면을 갖는 기판상에서 광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법에 관한 것이다.
본 특허 출원은 독일 특허 출원서 제 10 2011 114 665.6호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
질화물-화합물 반도체는 일반적으로 청색 스펙트럼 범위에서 방출 작용을 하는 LED 또는 레이저 다이오드에 자주 사용된다. 반도체 재료의 조성에 따라서는 예를 들어 자외선 또는 녹색 스펙트럼 범위에서의 방출도 가능하다. 인광 물질을 이용한 발광 변환에 의해서는 단파의 방사선이 더 큰 파장으로 변환될 수 있다. 이와 같은 방식에 의해서는 혼색 광, 특히 백색 광을 생성하는 것이 가능하다. 그렇기 때문에 질화물-화합물 반도체에 기반을 둔 LED는 LED-조명 시스템을 위해서 상당히 중요하다.
광전자 컴포넌트를 제조하는 경우에는, 질화물-화합물 반도체 층들이 일반적으로 성장 기판상에 에피택셜 방식으로 성장되며, 이 경우 상기 성장 기판은 질화물-화합물 반도체 재료의 격자 상수 및 결정 구조에 맞추어 조정되었다. 적합한 기판 재료들은 특히 사파이어, GaN 또는 SiC이다. 하지만, 이와 같은 기판 재료들은 비교적 비싸다.
비교적 경제적인 실리콘 기판상에서의 질화물-화합물 반도체의 성장은 실리콘 및 질화물-화합물 반도체 재료의 열 팽창 계수의 차가 비교적 크기 때문에 어려워진다. 특히 층 시스템을 질화물-화합물 반도체의 성장을 위해 사용되는 약 100 ℃의 성장 온도로부터 실온으로 냉각시키는 경우에는 GaN 내에서 큰 인장 장력이 생성된다.
독일 공개 특허 출원서 DE 10 2006 008 929 A1호 및 WO 2011/039181 A1호에서는 각각 실리콘 기판상에서 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법이 기술된다. 이들 간행물로부터는, 성장 기판의 실리콘-표면과 광전자 컴포넌트의 기능적인 층 시퀀스 사이에 압축 장력을 발생시키기 위한 층 구조물을 삽입하는 것이 공지되어 있으며, 이 경우 상기 층 구조물은 냉각시에 실리콘에 의해서 발생하는 인장 장력을 저지하는 작용을 한다.
본 발명의 과제는, 특히 높은 효율에 도달하기 위하여, 기능적인 반도체 층 시퀀스 내에서 특히 적은 결함 빈도(defect density)가 성취되도록 할 수 있는 광전자 질화물-화합물 반도체 컴포넌트를 실리콘-표면을 갖는 기판상에서 제조하기 위한 더욱 개선된 방법을 제시하는 것이다.
상기 과제는 특허 청구항 1에 따른 광전자 질화물-화합물 반도체 컴포넌트의 제조 방법에 의해서 해결된다. 본 발명의 바람직한 실시 예들 및 개선 예들은 종속 청구항들의 대상이다.
본 발명에 따른 방법의 적어도 일 실시 예에 따르면, 가장 먼저 실리콘 표면을 갖는 성장 기판이 준비된다. 이 성장 기판은 특히 실리콘 기판일 수 있다. 상기 성장 기판은 대안적으로 SOI(Silicon On Insulator)-기판일 수도 있다.
적어도 일 실시 예에 따르면, 제조 방법에서는 실리콘 표면이 그 위로 성장되는 알루미늄 함유 질화물-화합물 반도체를 구비하는 버퍼 층이 제공된다. 이 버퍼 층은 특히 AlN을 함유할 수 있거나 AlN으로 이루어질 수 있다. 그러나 상기 버퍼 층이 예를 들어 도펀트와 같은 추가의 구성 부품 및/또는 예를 들어 In 또는 Ga와 같은 추가 그룹의 Ⅲ-재료를 소량으로 구비한다는 내용은 배제되었다.
상기 버퍼 층은 예를 들어 성장 온도 또는 성장률과 같은 자체의 성장 파라미터 및/또는 자체의 조성에 있어서 서로 상이한 다수의 부분 층 내에서 성장될 수 있다. 바람직한 일 실시 예에서는, 버퍼 층이 성장할 때에 우선, 질소와의 반응시에 SiN의 형성에 의한 실리콘 표면의 패시베이션을 피하기 위하여, 소수의 원자 층(Al)이 상기 버퍼 층의 제 1 부분 층으로서 성장된다. 소수의 원자 층(Al)을 증착한 후에 비로소 성장 공정에서 AlN을 형성하기 위해 질소가 공급된다. 또한, 제일 먼저 AlN으로 이루어지고 약 100 nm의 두께를 갖는 제 2 부분 층을 낮은 성장률로 성장시킨 다음에 제 3 부분 층을 더 높은 성장률로 성장시키는 것도 바람직하다. 추가로 또는 대안적으로는, 제 2 부분 층이 제 3 부분 층보다 낮은 성장 온도에서 성장되는 것도 가능하다. 이와 같은 조치 방식에서는 특히 양호한 층 품질에 도달하게 된다는 사실이 드러났다.
그 다음의 방법 단계에서는 압축 장력을 발생시키기 위하여 장력 층 구조물이 성장된다. 상기 장력 층 구조물은 제 1 GaN-반도체 층 및 제 2 GaN-반도체 층을 구비한다. 상기 제 2 GaN-반도체 층은 상기 장력 층 구조물의 성장 방향으로 상기 제 1 GaN-반도체 층에 후속한다.
상기 제 1 GaN-반도체 층 내에는 바람직하게 마스킹 층이 매립되어 있다. 이 마스킹 층은 특히 실리콘-질화물-층일 수 있다. 상기 마스킹 층은 폐쇄되지 않은 층이다. 특히 상기 마스킹 층은 섬(island) 형태의 층일 수 있는데, 다시 말하자면 미소 결정이 하나의 폐쇄된 층으로 동반 성장하기 전에 초기 단계에서 자체 성장이 중단된 층일 수 있다. 상기 마스킹 층은 예를 들어 약 0.2 nm 내지 2 nm의 평균 두께를 가질 수 있다.
제 1 GaN-반도체 층의 한 부분은 마스킹 층 상에서 성장된다. 예를 들어 제 1 GaN-반도체 층은 우선 상기 제 1 GaN-반도체 층의 제 1 부분 층이 성장된 후에 마스킹 층이 상기 제 1 부분 층 상으로 성장되고, 그 다음에 이어서 상기 제 1 GaN-반도체 층의 제 2 부분 층이 마스킹 층 상으로 성장되는 방식으로 제조된다.
상기와 같은 마스킹 층을 제 1 GaN-반도체 층 내부에 매립함으로써, 장력 층 구조물 및 후속하는 기능적인 반도체 층 시퀀스 내에서 전위 밀도(dislocation density)가 감소하는 것이 바람직한 것으로 드러났다.
제 1 GaN-반도체 층과 제 2 GaN-반도체 층 사이에는 바람직하게 Al(Ga)N-중간 층이 배치되어 있다. 이 중간 층은 바람직하게 AlN을 함유하거나 AlN으로 이루어진다. 그러나 상기 중간 층이 소량의 갈륨 및/또는 도펀트를 함유한다는 내용은 배제되지 않았다. Al을 함유하는 상기 중간 층의 질화물-반도체 재료가 GaN보다 작은 격자 상수를 가짐으로써, 후속하는 제 2 GaN-반도체 층 내에서는 압축 장력이 생성된다. 바람직하게 제 1 GaN-반도체 층 내에는 이미 알루미늄을 함유하는 버퍼 층 상에서의, 특히 AlN-버퍼 층 상에서의 성장에 의해 압축 장력이 존재하기는 한다. 그러나 이와 같은 압축 장력은 제 1 GaN-반도체 층의 성장 동안에는 전위 형성에 의해서 재차 줄어들 수 있다. AlN-중간 층을 제 1 GaN-반도체 층과 제 2 GaN-반도체 층 사이에 삽입함으로써는, 제 2 GaN-반도체 층 내에서도 충분히 큰 압축 장력이 형성될 수 있으며, 이와 같은 충분히 큰 압축 장력은 층 시스템이 성장 온도로부터 실온으로 냉각될 때에 기판에 의해 생성되는 인장 장력을 저지하는 작용을 한다.
추가의 일 방법 단계에서, 광전자 질화물-반도체 컴포넌트의 기능적인 반도체 층 시퀀스는 장력 층 구조물 상으로 성장된다. 상기 기능적인 반도체 층 시퀀스는 특히 광전자 컴포넌트의 활성 층을 함유한다. 이 활성 층은 예를 들어 방사선을 방출하거나 방사선을 받는 층일 수 있다. 상기 활성 층에 추가로, 상기 기능적인 반도체 층 시퀀스는 예를 들어 n-타입의 반도체 영역 및 p-타입의 반도체 영역을 구비할 수 있으며, 이들 반도체 영역은 상기 활성 층을 둘러싸고 있다.
광전자 컴포넌트의 기능적인 반도체 층 시퀀스는 질화물-화합물 반도체에 기반을 두고 있다. 본 발명과 관련해서 "질화물 화합물 반도체에 기반을 두고 있다"라는 표현은 반도체 층 시퀀스 또는 이 반도체 층 시퀀스의 적어도 하나의 층이 Ⅲ-질화물-화합물 반도체 재료, 바람직하게는 InxAlyGa1 -x- yN을 포함한다는 것을 의미하며, 이때 0 ≤ x ≤ 1이고, 0 ≤ y ≤ 1이며, 그리고 x + y ≤ 1이다. 이 경우 상기 재료는 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 하나 또는 다수의 도펀트 그리고 상기 InxAlyGa1 -x- yN-재료의 특징적인 물리적 특성들을 실질적으로 변경시키지 않는 추가의 성분들을 구비할 수 있다. 하지만, 간략한 기재를 위하여 상기 화학식은 - 부분적으로 소량의 추가 물질로 대체될 수 있기는 하지만 - 단지 결정 격자의 주요 성분(In, Al, Ga, N)만을 포함하고 있다.
장력 층 구조물은 바람직하게 Al(Ga)N-중간 층 외에 추가의 Al(Ga)N-중간 층들을 포함하지 않는다. 그렇기 때문에 상기 장력 층 구조물은 바람직하게 마스킹 층이 그 내부에 포함되어 있는 제 1 GaN-반도체 층, Al(Ga)N-중간 층 및 제 2 GaN-반도체 층으로 이루어지며, 그리고 바람직하게는 추가의 층들을 포함하지 않는다. 특히 상기 장력 층 구조물은 단지 정확하게 하나의 Al(Ga)N-중간 층만을 포함한다.
본원에 기술된 장력 층 구조물에 의해서는 특히 낮은 전위 밀도에 도달할 수 있다고 드러났다. 이와 같은 내용은 한 편으로는 마스킹 층을 제 1 GaN-반도체 층 내부에 매립함으로써 전위 밀도가 감소 된다는 사실에 근거하고 있다. 이와 같은 방식으로 전위 밀도가 감소 된 경우에는, 반도체 재료 내에서 성장 방향으로 형성되는 압축 장력이 상대적으로 더 높은 전위 밀도를 갖는 반도체 재료 내에서보다 덜 강하게 이완된다는 장점이 나타난다. 다시 말하자면, 반도체 재료 내에서의 전위 밀도가 압축 장력의 해체를 야기함으로써, 결과적으로 GaN-반도체 재료 내에서의 압축 장력을 여러 번 재차 형성하기 위해서는 종래와 같이 다수의 중간 층이 필요하게 된다는 사실이 드러났다. 그러나 이와 같은 다수의 중간 층은 후속하는 층들 내에서 추가의 새로운 전위를 야기할 수 있다. 본원에 기술된 방법에서는 추가의 Al(Ga)N-중간 층들이 생략되고 그 대신에 단 하나의 Al(Ga)N-중간 층이 사용되기 때문에, 장력 층 구조물 및 후속하는 기능적인 반도체 층 시퀀스 내에서는 특히 낮은 전위 밀도에 도달하게 된다.
바람직한 일 실시 예에서, 기능적인 반도체 층 시퀀스 내에서의 전위 밀도는 1 x 109 cm-2 미만이다. 기능적인 반도체 층 시퀀스 내에서 특히 바람직한 전위 밀도는 5 x 108 cm-2 미만이다.
바람직한 일 실시 예에서, 알루미늄을 함유하는 버퍼 층은 산소로 도핑 되었다. 버퍼 층을 산소로 도핑 함으로써는 후속하는 층들의 결정 구조가 더욱 개선될 수 있고, 그와 더불어 전위 밀도도 더욱 낮아질 수 있다는 사실이 드러났다.
달성된 낮은 전위 밀도로 인해 제 1 GaN-반도체 층 및/또는 제 2 GaN-반도체 층 내에서의 압축 장력은 층 두께가 증가함에 따라 단지 비교적 느리게만 이완됨으로써, 상기 제 1 GaN-반도체 층 및 상기 제 2 GaN-반도체 층은 바람직하게 비교적 두껍게 구현될 수 있다.
바람직한 일 실시 예에서, 제 1 GaN-반도체 층은 500 nm 또는 그 이상, 특히 바람직하게는 1000 nm 또는 그 이상의 두께를 갖는다. 예를 들어 상기 제 1 GaN-반도체 층은 약 1300 nm의 두께를 가질 수 있다.
제 2 GaN-반도체 층은 바람직하게 1000 nm 또는 그 이상의 두께를 갖는다. 예를 들어 상기 제 2 GaN-반도체 층은 약 1400 nm의 두께를 가질 수 있다.
상기 인장 층의 총 두께는 바람직하게는 2 ㎛ 또는 그 이상, 특히 바람직하게는 3 ㎛ 또는 그 이상이다.
비교적 낮은 전위 밀도는 바람직하게 상기 제 1 및/또는 제 2 GaN-반도체 층이 도핑 된 경우에도 본원에 기술된 방법에 의해서 달성될 수 있다. 바람직하게 상기 제 1 및/또는 제 2 GaN-반도체 층 내에서의 도펀트 농도는 1 x 1019 cm-3를 초과하지 않는다. 그렇지 않고 더 높은 도펀트 농도는 전위의 증가를 야기할 수 있다.
특히 상기 제 1 및/또는 제 2 GaN-반도체 층은 n-도핑 될 수 있다. n-도핑을 위하여 예를 들어 Si가 도펀트로서 사용될 수 있다.
추가의 일 실시 예에 따르면, 알루미늄을 함유하는 버퍼 층과 인장 층 사이에는 AlxGa1 -xN(이때 0 < x < 1)으로 이루어진 하나 또는 다수의 천이 층이 배치되어 있다. 상기 천이 층 또는 천이 층들 내에서는 알루미늄 함량(x)이 성장 방향으로 바람직하게 단계적으로 또는 연속적으로 감소한다.
마스킹 층은 바람직한 일 실시 예에 따라 질화 규소를 함유한다. 상기 마스킹 층의 두께는 바람직하게 평균적으로 2 nm 미만, 예를 들면 0.2 nm 내지 2 nm이다. 다시 말해, 상기 마스킹 층은 바람직하게 단지 소수의 단일 분자 층들만큼의 두께 또는 심지어 단 하나의 단일 분자 층만큼의 두께를 갖는다.
바람직한 일 실시 예에서, 성장 기판의 실리콘-표면은 (111)-평면이다. 실리콘 결정의 (111)-평면은 6각형 결정 구조로 인해 6각형의 질화물-화합물 반도체 재료를 특히 양호하게 성장시키기에 적합하다.
본 발명에 따른 방법의 바람직한 일 실시 예에서, 성장 기판은 기능적인 반도체 층 시퀀스의 성장 후에 분리된다. 본 실시 예에서, 상기 기능적인 반도체 층 시퀀스는 바람직하게 성장 기판에 마주 놓인 표면에서 캐리어 기판과 결합되어 있다. 캐리어 기판이 질화물-화합물 반도체 재료의 성장에 반드시 적합해야만 할 필요가 없기 때문에, 상기 캐리어 기판은 바람직하게 다른 기준들을 참조해서, 특히 양호한 열 및/또는 전기 전도성을 참조해서 선택될 수 있다. 또한, 본 실시 예에서는, 광전자 질화물-화합물 반도체 컴포넌트의 작동 중에 캐리어 기판의 방향으로 방출되는 방사선을 상기 캐리어 기판에 마주 놓인 방사선 출력 면으로 반사시키기 위하여, 기능적인 반도체 층 시퀀스를 캐리어 기판과 결합하기 전에 미러 층이 상기 기능적인 반도체 층 시퀀스 상에 제공될 수도 있다.
성장 기판을 분리시킨 후에는 버퍼 층 및 장력 층 구조물이 적어도 부분적으로, 예를 들면 에칭 방법에 의해서 제거될 수 있다. 이 경우에 광전자 컴포넌트 내부에 남아 있는 나머지 장력 층 구조물은 광전자 컴포넌트의 방사선 출력 측에 배치되어 있다.
본 발명은 도 1 내지 도 10과 관련된 실시 예들을 참조하여 아래에서 상세하게 설명된다.
도 1 내지 도 10은 광전자 질화물-화합물 컴포넌트를 제조하기 위한 방법의 일 실시 예를 중간 단계들을 참조하여 도시한 개략도이다.
각각의 도면에서 동일하거나 동일한 작용을 하는 구성 부품들에는 동일한 도면 부호가 제공되어 있다. 도면에 도시된 구성 부품들 그리고 이 구성 부품들의 상호 크기 비율은 척도에 맞는 것으로 간주 될 수 없다.
본 발명에 따른 방법에서는, 도 1에 도시되어 있는 바와 같이, 실리콘-표면을 갖는 성장 기판(1)이 준비된다. 성장 기판(1)은 예를 들어 실리콘-웨이퍼일 수 있다. 그러나 대안적으로는 상기 성장 기판(1)이 SOI-기판일 수도 있다. 성장 기판(1)의 실리콘-표면은 바람직하게 (111)-결정 평면이며, 이 결정 평면은 자체의 6각형 대칭 구조 때문에 질화물-화합물 반도체의 성장을 위해서 특히 양호하게 적합하다. 실리콘-표면을 갖는 성장 기판(1)은 일반적으로 사파이어, GaN 또는 SiC로 이루어져 질화물-화합물 반도체 재료의 성장을 위해서 사용되는 기판들에 비해 비교적 저렴하다는 장점을 갖는다.
성장 기판(1)의 실리콘-표면 위로는 제일 먼저 알루미늄을 함유하는 질화물-화합물 반도체 재료로 이루어진 버퍼 층(2)이 성장된다. 바람직하게 이 버퍼 층(2)은 AlN을 함유하거나 AlN으로 이루어진다. 상기 버퍼 층(2)은 바람직하게 100 nm 내지 300 nm, 예를 들어 약 200 nm의 두께를 갖는다.
상기 버퍼 층(2)은 예를 들어 성장 온도 또는 성장률과 같은 자체의 성장 파라미터 및/또는 자체의 조성에 있어서 서로 상이한 다수의 부분 층(도면에 도시되지 않음) 내에서 성장될 수 있다. 바람직한 일 실시 예에서는, 버퍼 층(2)이 성장할 때에 우선, 질소와의 반응시에 SiN의 형성에 의한 실리콘 표면의 패시베이션을 피하기 위하여, 소수의 원자 층(Al)이 상기 버퍼 층(2)의 제 1 부분 층으로서 성장된다. 소수의 원자 층(Al)을 증착한 후에 비로소 성장 공정에서 AlN을 형성하기 위해 질소가 공급된다. 또한, 제일 먼저 AlN으로 이루어지고 약 100 nm의 두께를 갖는 제 2 부분 층을 낮은 성장률로 성장시킨 다음에 제 3 부분 층을 더 높은 성장률로 성장시키는 것도 바람직하다. 추가로 또는 대안적으로는, 제 2 부분 층이 제 3 부분 층보다 낮은 성장 온도에서 성장되는 것도 가능하다. 이와 같은 조치 방식에서는 특히 양호한 층 품질에 도달하게 된다는 사실이 드러났다.
특히 바람직한 일 실시 예에서, 버퍼 층(2)은 산소로 도핑 된 AlN-반도체 재료로부터 형성되었다. AlN:O-층 내의 산소 함량은 바람직하게 0.1 %(0.1 % 포함) 내지 5 %(5 % 포함)이며, 특히 바람직하게는 1 %(1 % 포함) 내지 5 %(5 % 포함)이다. 산소로 도핑 된 상기와 같은 AlN-버퍼 층을 사용하는 경우에는 결정 품질의 개선, 특히 후속적으로 제공되는 층들 내부로의 전위 밀도의 감소가 달성된다고 드러났다.
도 2에 도시된 중간 단계에서는 AlxGa1 - xN으로 이루어진 천이 층(3)이 버퍼 층(2) 상에 제공된다. 이 천이 층(3)은 바람직하게 성장 방향으로 변동되는 알루미늄 비율(x)을 가지며, 이 경우 알루미늄 비율은 성장 방향으로 감소한다. 대안적으로는, 예를 들어 알루미늄 비율(x)이 예를 들어 층으로부터 층으로 단계적으로 감소하는 다수의 천이 층이 제공될 수도 있다. 하나 또는 다수의 천이 층(3)을 제공하는 것은 마찬가지로 생략될 수도 있는 선택적인 중단 단계이다.
도 3에 도시된 방법 단계에서는, 제 1 GaN-반도체 층의 제 1 부분 층(4a)이 천이 층(3) 상으로 성장되거나, 또는 천이 층(3)이 제공되지 않았다면 버퍼 층(2) 상으로 성장된다. 상기 제 1 부분 층(4a)은 바람직하게 약 100 nm 내지 300 nm의 두께를 갖는다.
제 1 부분 층(4a)의 성장 후에는, 도 4에 도시되어 있는 바와 같이, 마스킹 층(5)이 상기 제 1 부분 층(4a) 상에 제공된다. 이 마스킹 층(5)은 바람직하게 질화 규소를 함유하거나 질화 규소로 이루어진다. 상기 마스킹 층(5)은 바람직하게 평균적으로 약 0.2 nm 내지 약 2 nm의 두께를 갖는다. 특히 상기 마스킹 층(5)은 섬 형태의 층일 수 있는데, 다시 말하자면 성장 표면상에 형성된 미소 결정이 하나의 폐쇄된 층으로 동반 성장하기 전에 초기 단계에서 자체 성장이 중단된 층일 수 있다. 따라서, 상기 마스킹 층(5)은 다수의 개구를 갖는다.
마스킹 층(5)의 성장 후에는, 도 5에 도시되어 있는 바와 같이, 제 1 반도체 층(4)의 제 2 부분 층(4b)이 성장된다. 상기 제 1 부분 층(4a)과 상기 제 2 부분 층(4b)은 함께 제 1 GaN-반도체 층(4)을 형성한다. 마스킹 층(5) 내에 있는 개구들로 인해 상기 제 1 GaN-반도체 층(4)의 제 2 부분 층(4b)은 적어도 부분 영역에서 제 1 부분 층(4a)에 대하여 직접적으로 접촉하고 있다. 마스킹 층(5)을 제 1 GaN-반도체 층(4) 내부에 매립하는 것의 장점은, 이와 같은 방식에 의해 결정 품질이 개선된다는 것 그리고 특히 제 1 GaN-반도체 층(4) 내에서의 전위 밀도가 감소 된다는 것이다.
제 1 GaN-반도체 층(4)의 총 두께가 바람직하게 500 nm 이상, 예를 들어 약 1,300 nm이면, 상기 제 1 GaN-반도체 층(4)의 성장이 종료된 다음에, 도 6에 도시되어 있는 바와 같이, AlN 또는 AlGaN으로 이루어진 중간 층이 성장된다. 이 중간 층(6)은 자체 알루미늄 함량으로 인해 GaN보다 작은 격자 상수를 갖는다. 그렇기 때문에, 이와 같은 중간 층(6)은 후속적으로 성장되는 층 내에서 압축 장력을 발생하기에 적합하다. 이러한 효과는 중간 층(6) 내에서의 알루미늄 비율이 높을수록 그만큼 더 크다. 그렇기 때문에 상기 중간 층(6)은 바람직하게 갈륨을 함유하지 않고, 바람직하게 AlN으로 이루어진다.
도 7에 도시되어 있는 바와 같이, 추가의 일 방법 단계에서는 제 2 GaN-반도체 층(7)이 중간 층(6) 상으로 성장된다. 내부에 마스킹 층(5)이 매립된 제 1 GaN-반도체 층(4), 중간 층(6) 및 제 2 GaN-반도체 층(7)은 함께 하나의 장력 층 구조물(11)을 형성한다. 이 장력 층 구조물(11)은 바람직하게 층 시퀀스가 약 1,000 ℃의 성장 온도로부터 실온으로 냉각될 때에 성장 기판(1)에 의해 생성되는 인장 장력을 저지하는 작용을 하는 압축 장력을 갖는다.
장력 층 구조물(11) 내의 압축 장력은 한 편으로는, 제 1 GaN-반도체 층(4)이 그 아래에 놓인 - 각각 GaN보다 작은 격자 상수를 갖는 - 버퍼 층(2) 또는 천이 층(3) 상에서 성장됨으로써 달성된다. 이와 같은 방식으로 제 1 GaN-반도체 층(4) 내에서 형성된 압축 장력은 성장 동안 층 두께가 증가함에 따라 반도체 재료 내부에서의 전위 현상으로 인해 적어도 약간 이완된다. 제 1 GaN-반도체 층(4)과 제 2 GaN-반도체 층(7) 사이에 삽입되어 있고 바람직하게 AlN 및 그와 더불어 GaN보다 작은 격자 상수를 갖는 중간 층(6)에 의해서, 상기 압축 장력이 재차 형성된다.
본원에 기술된 방법에 의해서, 특히 마스킹 층을 제 1 GaN-반도체 층(4) 내부에 삽입함으로써 및/또는 버퍼 층(2)의 바람직한 산소 도핑에 의해서 특히 낮은 전위 밀도가 달성되기 때문에, 상기 제 1 GaN-반도체 층(4) 및 상기 제 2 GaN-반도체 층(7)은 각각 압축 장력이 대폭 이완되지 않으면서 비교적 두껍게 구현될 수 있다. 제 1 GaN-반도체 층(4)은 특히 500 nm 이상, 예를 들어 약 1,300 nm의 두께를 가지며, 제 2 GaN-반도체 층(7)은 1,000 nm 또는 그 이상, 예를 들어 약 1,400 nm의 두께를 갖는다. 장력 층 구조물(11)의 총 두께는 바람직하게 2 ㎛ 또는 그 이상이다. 이처럼 압축 장력을 받은 두꺼운 장력 층 구조물(11)은 바람직하게 성장 기판의 냉각시에 생성되는 인장 장력을 감소시키는 데 적합하며, 이로써 상기 장력 층 구조물(11) 상에서 성장된 광전자 컴포넌트의 기능적인 반도체 층은 높은 품질, 특히 매우 낮은 전위 밀도를 갖게 된다.
상기 장력 층 구조물(11)에서는 단 하나의 중간 층(6)이 그 내부에 포함되는 것이 특히 바람직하다. 이와 같은 방식에 의해서는 전위 밀도가 더욱 감소 된다. 바람직하게 광전자 컴포넌트의 후속하는 기능적인 반도체 층 시퀀스 및/또는 장력 층 구조물(11) 내에서는 1 x 109 cm-2 미만의 전위 밀도에 도달한다. 특히 바람직하게 상기 전위 밀도는 심지어 5 x 108 cm-2 미만이다. 이 경우에는 다수의 중간 층을 삽입함으로써 전위 밀도의 증가가 발생할 수 있다는 인식이 활용된다. 그렇기 때문에 본원에 기술된 바와 같이 단 하나의 중간 층(6)을 사용하더라도 전위 밀도가 감소 될 수 있다.
그 다음의 일 방법 단계에서는, 도 8에 도시되어 있는 바와 같이, 광전자 컴포넌트의 기능적인 반도체 층 시퀀스(12)가 이전에 성장된 장력 층 구조물(11) 상으로 성장된다. 광전자 컴포넌트의 기능적인 반도체 층 시퀀스(12)는 질화물-화합물 반도체를 기본으로 한다.
상기 기능적인 반도체 층 시퀀스(12)는 특히 광전자 컴포넌트의 활성 층(9)을 포함한다. 이 활성 층(9)은 특히 방사선을 방출하거나 방사선을 받는 층일 수 있다. 상기 활성 층(9)은 예를 들어 InxAlyGa1 -x- yN을 포함하며, 이때 0 ≤ x ≤ 1이고, 0 ≤ y ≤ 1이며, 그리고 x + y ≤ 1이다. 상기 활성 층은 예컨대 pn-천이부로서, 2중 헤테로 구조물로서, 단일-양자 우물 구조물로서 또는 다중-양자 우물 구조물로서 형성될 수 있다. 이때 '양자 우물 구조물'이라는 명칭은 전하 운반체가 구속(Confinement)에 의해 자체 에너지 상태의 양자화를 경험하는 모든 구조물을 포함한다. 특히 상기 '양자 우물 구조물'이라는 명칭은 양자화의 차원 수에 대한 지시는 포함하지 않는다. 따라서, 양자 우물 구조물은 다른 무엇보다도 양자 우물, 양자 와이어 및 양자 포인트 그리고 이와 같은 구조물의 각각의 조합을 포함한다.
또한, 상기 기능적인 반도체 층 시퀀스(12)는 예를 들어 제 1 반도체 영역(8) 및 제 2 반도체 영역(10)을 포함하며, 이 경우 상기 제 1 반도체 영역(8)은 예를 들어 n-도핑 되고, 상기 제 2 반도체 영역(10)은 예를 들어 p-도핑 된다. 상기 제 1 반도체 영역(8) 및 상기 제 2 반도체 영역(10)은 각각 다수의 부분 층으로 구성될 수 있다.
전류를 활성 층 내부에 제공하고 그에 따라 예를 들어 방사선의 방출을 야기하기 위하여, 일 실시 예에서는 도 8에 도시된 광전자 컴포넌트의 층 스택에 전기 콘택(도면에 도시되지 않음)이 공지된 방식으로 제공될 수 있다.
바람직한 일 실시 예에서는, 광전자 컴포넌트가 소위 박막-컴포넌트로서 형성된다. 이와 같은 형성 과정은 예를 들어 도 9에 도시되어 있는 바와 같이 성장 기판(1)으로부터 떨어져서 마주한 상기 기능적인 반도체 층 시퀀스(12)의 측에 제일 먼저 미러 층(13)이 제공되는 방식으로 이루어진다. 이 미러 층(13)은 예를 들어 은(silver) 층일 수 있다.
그 다음에 상기 층 스택이 성장 기판으로부터 떨어져서 마주한 측에서 예를 들어 지지 기판(15)을 구비한 결합 층(14)과 결합 된다. 이 결합 층(14)은 예를 들어 납땜 층일 수 있다. 상기 미러 층(13)과 상기 납땜 층(14) 사이에는 도면을 간략하게 하기 위해 본 도면에는 도시되어 있지 않은 추가의 중간 층들이 포함될 수 있다. 이와 같은 중간 층은 예를 들어 접착 촉진 층, 습윤 층 또는 확산 배리어 층일 수 있다.
지지 기판(15)은 바람직하게 질화물-화합물 반도체 재료의 에피택셜 성장에 적합할 필요가 없기 때문에 바람직하게는 예를 들어 높은 전기 및/또는 열 전도성과 같은 다른 기준을 참조해서 선택될 수 있다.
추가의 일 방법 단계에서는, 도 10에 도시되어 있는 바와 같이, 성장 기판(1)이 지지 기판(15)으로부터 떨어져서 마주한 상기 층 스택의 측으로부터 분리된다. 따라서, 원래의 성장 기판 쪽을 향하고 있는 반도체 층 시퀀스의 측은 최종 광전자 컴포넌트 내에서 바람직하게 방사선 출력 면으로서 이용된다. 성장 기판의 분리 후에는, 특히 버퍼 층(2), 천이 층(3) 및/또는 적어도 장력 층 구조물(11)의 부분들과 같이 처음에 제공된 층 스택의 추가 층들까지도 제거될 수 있다. 이와 같은 제거 과정은 예를 들어 에칭 프로세스에 의해서 이루어질 수 있다. 예를 들어 도 10에 도시된 광전자 컴포넌트에서는 성장 기판, 버퍼 층, 천이 층 그리고 마스킹 층이 그 내부에 매립된 제 1 반도체 층의 제 1 부분 층이 제거되어 있으며, 그로 인해 최종 광전자 컴포넌트 내에는 상기 층들이 더 이상 포함되어 있지 않다. 이때 방사선 출력 면으로서 이용되는 상기 제 2 부분 층(4b)의 경계면에는 바람직하게 디커플링 구조물(16)이 제공되어 있다.
본원에 기술된 방법에 의해 제조된 광전자 컴포넌트는 특히 매우 낮은 전위 밀도를 갖는 것을 특징으로 하며, 이로써 광전자 컴포넌트의 효율은 바람직하게 상승하게 된다.
본 발명은 실시 예를 참조하는 상세한 설명에 의해서 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 특히 상기 특징 그리고 특징 조합 자체가 특허 청구의 범위 또는 실시 예에 명시적으로 기재되어 있지 않더라도 각각의 특징 및 특징 조합은 특허 청구의 범위에 포함된 것으로 간주 된다.

Claims (15)

  1. 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법으로서,
    - 실리콘 표면을 갖는 성장 기판(1)을 준비하는 단계,
    - 알루미늄을 함유하는 질화물-화합물 반도체를 포함하는 버퍼 층(2)을 상기 실리콘 표면상으로 성장시키는 단계,
    - 압축 장력을 발생시키기 위한 장력 층 구조물(11)을 성장시키는 단계, 및
    - 기능적인 반도체 층 시퀀스(12)를 상기 장력 층 구조물(11) 상으로 성장시키는 단계를 포함하며,
    이때
    - 상기 장력 층 구조물(11)은 제 1 GaN-반도체 층(4) 및 제 2 GaN-반도체 층(7)을 포함하고,
    - 상기 제 1 GaN-반도체 층(4) 내부에는 마스킹 층(5)이 매립되어 있고,
    - 상기 제 1 GaN-반도체 층(4)과 상기 제 2 GaN-반도체 층(7) 사이에는 압축 장력을 발생시키기 위한 Al(Ga)N-중간 층(6)이 배치되어 있고,
    - 상기 장력 층 구조물(11)은 추가의 Al(Ga)N-중간 층(6)을 포함하지 않고,
    - 상기 기능적인 반도체 층 시퀀스(12) 내의 전위 밀도(dislocation density)가 5 x 108 cm-2 미만이며, 그리고
    - 상기 제 1 및/또는 제 2 GaN-반도체 층(4, 7) 내에서의 도펀트 농도가 1*1019 cm-3를 초과하지 않는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 버퍼 층(2)은 산소로 도핑되는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 GaN-반도체 층(4)이 500 nm 또는 그 이상의 두께를 갖는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 GaN-반도체 층(7)이 1,000 nm 또는 그 이상의 두께를 갖는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 장력 층 구조물(11)의 총 두께가 2 ㎛ 또는 그 이상인,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 GaN-반도체 층(4) 및/또는 상기 제 2 GaN-반도체 층(7)은 도핑되는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    AlxGa1-xN(이때, 0 < x < 1)으로 이루어진 적어도 하나의 천이 층(3)이 상기 버퍼 층(2)과 상기 장력 층 구조물(11) 사이에 배치되는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 마스킹 층(5)은 질화 규소를 함유하는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 마스킹 층(5)이 2 nm 미만의 평균 두께를 갖는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 표면은 (111)-평면인,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 기능적인 반도체 층 시퀀스(12)를 성장시킨 후에 상기 성장 기판(1)을 분리시키는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 기능적인 반도체 층 시퀀스(12)를 상기 성장 기판(1)에 마주 놓인 측에서 지지 기판(15)과 결합시키는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 질화물-화합물 반도체 컴포넌트는 광전자 컴포넌트인,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 기능적인 반도체 층 시퀀스(12)는 활성 층(9)을 구비하는,
    광전자 질화물-화합물 반도체 컴포넌트를 제조하기 위한 방법.
  15. 삭제
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* Cited by examiner, † Cited by third party
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KR20140133085A (ko) * 2013-05-09 2014-11-19 엘지이노텍 주식회사 반도체 소자 및 그의 제조 방법
US9660137B2 (en) 2013-06-11 2017-05-23 Osram Opto Semiconductors Gmbh Method for producing a nitride compound semiconductor device
DE102014105303A1 (de) * 2014-04-14 2015-10-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schichtstruktur als Pufferschicht eines Halbleiterbauelements sowie Schichtstruktur als Pufferschicht eines Halbleiterbauelements
CN105336579B (zh) * 2015-09-29 2018-07-10 安徽三安光电有限公司 一种半导体元件及其制备方法
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US10923619B2 (en) 2016-06-01 2021-02-16 Sensor Electronic Technology, Inc. Semiconductor heterostructure with at least one stress control layer
CN106098795A (zh) * 2016-06-30 2016-11-09 江苏能华微电子科技发展有限公司 一种二极管用外延片及其制备方法
CN106098796A (zh) * 2016-06-30 2016-11-09 江苏能华微电子科技发展有限公司 二极管用外延片及其制备方法
CN106098797A (zh) * 2016-06-30 2016-11-09 江苏能华微电子科技发展有限公司 一种二极管用外延片及其制备方法
CN106098747A (zh) * 2016-06-30 2016-11-09 江苏能华微电子科技发展有限公司 一种肖特基二极管用外延片及其制备方法
CN106098794A (zh) * 2016-06-30 2016-11-09 江苏能华微电子科技发展有限公司 二极管用外延片及其制备方法
DE102018101558A1 (de) 2018-01-24 2019-07-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Nitrid-Verbindungshalbleiter-Bauelements
CN110649132B (zh) * 2018-06-26 2022-09-13 晶元光电股份有限公司 半导体基底、半导体元件及半导体元件的制造方法
CN111243946B (zh) * 2020-01-19 2023-04-07 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048207A1 (en) * 2000-06-09 2008-02-28 Picogiga International Sas Preparation method of a coating of gallium nitride
WO2011039181A1 (de) * 2009-09-30 2011-04-07 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer leuchtdiode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201262B1 (en) * 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
DE10034263B4 (de) 2000-07-14 2008-02-28 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Quasisubstrats
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
DE10256911B4 (de) * 2002-11-30 2008-02-07 Azzurro Semiconductors Ag Gruppe-III-Nitrid Transistorbauelement auf Siliziumsubstrat
US7445673B2 (en) * 2004-05-18 2008-11-04 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
DE102004038573A1 (de) 2004-08-06 2006-03-16 Azzurro Semiconductors Ag Verfahren zum epitaktischen Wachstum dicker, rissfreier Gruppe-III-Nitrid Halbleiterschichten mittels metallorganischer Gasphasenepitaxie auf Si oder SIC
DE102006008929A1 (de) 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
CN102694087B (zh) * 2006-04-25 2015-02-25 新加坡国立大学 电子器件及其制造方法
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
DE102007020979A1 (de) * 2007-04-27 2008-10-30 Azzurro Semiconductors Ag Nitridhalbleiterbauelement mit Gruppe-III-Nitrid-Schichtstruktur auf einer Gruppe-IV-Substratoberfläche mit höchstens zweizähliger Symmetrie
CN101996922B (zh) * 2009-08-13 2013-09-04 上海丽恒光微电子科技有限公司 Soi晶片及其形成方法
DE102010035489A1 (de) 2010-08-26 2012-03-01 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048207A1 (en) * 2000-06-09 2008-02-28 Picogiga International Sas Preparation method of a coating of gallium nitride
WO2011039181A1 (de) * 2009-09-30 2011-04-07 Osram Opto Semiconductors Gmbh Verfahren zur herstellung einer leuchtdiode

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