JP6642805B2 - 半導体構造体の製造方法および半導体素子の製造方法 - Google Patents

半導体構造体の製造方法および半導体素子の製造方法 Download PDF

Info

Publication number
JP6642805B2
JP6642805B2 JP2016257143A JP2016257143A JP6642805B2 JP 6642805 B2 JP6642805 B2 JP 6642805B2 JP 2016257143 A JP2016257143 A JP 2016257143A JP 2016257143 A JP2016257143 A JP 2016257143A JP 6642805 B2 JP6642805 B2 JP 6642805B2
Authority
JP
Japan
Prior art keywords
layer
manufacturing
semiconductor
decomposition
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016257143A
Other languages
English (en)
Other versions
JP2018110172A (ja
Inventor
浩司 奥野
浩司 奥野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2016257143A priority Critical patent/JP6642805B2/ja
Priority to US15/836,595 priority patent/US10438793B2/en
Publication of JP2018110172A publication Critical patent/JP2018110172A/ja
Application granted granted Critical
Publication of JP6642805B2 publication Critical patent/JP6642805B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0083—Periodic patterns for optical field-shaping in or on the semiconductor body or semiconductor body package, e.g. photonic bandgap structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Led Devices (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本明細書の技術分野は、半導体構造体の製造方法および半導体素子の製造方法に関する。
一般に、半導体素子を製造する際には、成長基板の上に半導体層を成長させる。成長基板の材料と半導体層の材料とが異なる場合には、成長基板と半導体層との界面には格子不整合に起因する歪や格子欠陥が発生する。歪が発生すると、半導体層の結晶性が悪くなるおそれがある。また、この歪は半導体層の内部応力の原因となる。半導体層の内部応力はピエゾ電界を発生させる。ピエゾ電界は、半導体素子の電子の振る舞いに影響を与える。したがって、半導体層の歪を緩和することが好ましい。
例えば、特許文献１には、超格子層を設けるとともに、薄膜の積層構造とすることにより、歪を緩和する技術が開示されている（特許文献１の段落［００１７］−［００１８］参照）。これにより、半導体層の結晶性が向上する。
特開２０００−０３１５９１号公報
しかし、成長基板と半導体層との界面で歪が発生すること自体に変わりない。そのため、歪の発生自体を抑制することにより、結晶性に優れた半導体層を成長させることが好ましい。
本明細書の技術は、前述した従来の技術が有する問題点を解決するためになされたものである。本明細書の技術が解決しようとする課題は、歪の発生を抑制することにより結晶性に優れた半導体構造体の製造方法および半導体素子の製造方法を提供することである。
第１の態様における半導体構造体の製造方法は、基板の上に分解層を形成する分解層形成工程と、分解層の上に架橋部を形成する架橋部形成工程と、分解層を分解する分解工程と、架橋部の上に１以上の半導体層を形成する半導体層形成工程と、を有する。分解層形成工程では、分解層を成長させるとともに複数の貫通転位を伸長させる。架橋部形成工程では、複数の貫通転位を架橋部の表面に表出させる。分解工程では、架橋部の表面に表出している複数の貫通転位を広げることにより架橋部を貫通する複数の貫通孔を形成し、複数の貫通孔の内部に露出する分解層を分解する。
この半導体構造体の製造方法においては、架橋部における分解されやすい貫通転位の箇所を広げることにより、複数の貫通孔を形成する。そして、複数の貫通孔の奥に露出する分解層を分解する。そのため、架橋部は除去されることなく、分解層のみが除去される。したがって、架橋部は、基板との間に下地層を有さない。そのため、架橋部は下地層から歪を受けることはない。架橋部は、基板とのわずかな接触箇所からわずかな歪を受ける可能性がある。しかし、従来に比べれば、歪は非常に抑制されている。
第２の態様における半導体構造体の製造方法においては、分解工程では、分解層を分解した後に生じる分解生成物を複数の貫通孔から架橋部の外部に排出し、分解層が存在していた領域に第１の空隙を形成する。第１の空隙があるため、架橋部は、歪を抑制されている。ここで、分解生成物とは、ＧａガスもしくはＧａの液滴、またはＧａＮのガスもしくはその副生成物のガスを含む。
第３の態様における半導体構造体の製造方法においては、分解工程では、第１の空隙の内部に、ＧａＮまたはＩｎＧａＮを含む残渣を残留させる。
第４の態様における半導体構造体の製造方法においては、架橋部形成工程では、脚部と上面部とを有する架橋部を形成する。半導体層形成工程では、架橋部の上面部から半導体層を成長させる。脚部に到達した貫通転位は、上面部から成長させる半導体層には引き継がれない。そのため、上面部から成長させる半導体層の結晶性はよい。
第５の態様における半導体構造体の製造方法においては、半導体層形成工程では、複数の貫通孔のうち脚部に形成された第１の貫通孔の少なくとも一部を塞がずに、複数の貫通孔のうち上面部に形成された第２の貫通孔を半導体層により塞ぐ。
第６の態様における半導体構造体の製造方法においては、分解層形成工程では、分解層の成長の初期には分解層を主に縦方向に成長させ、分解層の成長の後期には分解層を主に横方向に成長させる。分解工程では、第１の貫通孔の密度を、第２の貫通孔の密度よりも高くする。この場合には、上面部から成長させる半導体層に引き継がれる貫通転位の数は非常に少ない。この場合の半導体層の貫通転位密度は非常に低い。
第７の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部の上面部の膜厚を、架橋部の脚部の膜厚よりも厚くする。この場合には、上面部から結晶性のよい半導体層が形成される。また、貫通転位密度の高い脚部に、貫通孔が形成されやすい。そのため、分解生成物が効率よく排出される。
第８の態様における半導体構造体の製造方法においては、分解層形成工程では、底面部と複数の凸部とを有する凹凸形状部を有する凹凸基板を用い、凹凸基板の凹凸形状部の側に分解層を形成する。
第９の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部のうちの１箇所における基板の底面部からの高さを、架橋部の底面部からの高さの平均値から−１０％以上１０％以下の範囲内とする。この場合には、架橋部より上層の半導体層が面内に均一に成長する。
第１０の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部の頂部と基板の底面部との間の距離を、基板の複数の凸部の頂部と基板の底面部との間の距離よりも大きくする。この場合には、十分に大きな空隙が形成される。そのため、歪の抑制の効果が高い。
第１１の態様における半導体構造体の製造方法は、平坦な主面を有する基板の主面の第１領域の上にマスク層を形成するマスク層形成工程を有する。分解層形成工程では、主面におけるマスク層が形成されていない第２領域の上に分解層を形成する。この場合には、架橋部は、マスク層の上に形成される。架橋部とマスク層との間の結合は、それほど強くない。そのため、半導体層から基板を容易に剥離することができる。
第１２の態様における半導体構造体の製造方法においては、分解層形成工程では、分解層を第２領域からマスク層の表面の一部までを覆うまで成長させる。架橋部形成工程では、マスク層の表面に接触する架橋部を形成する。そのため、非常に多彩な形状の架橋部を形成することができる。
第１３の態様における半導体構造体の製造方法においては、架橋部形成工程では、複数の架橋部を形成する。そして、複数の架橋部のうちの１つの架橋部における底面部からの高さを、複数の架橋部の底面部からの高さの平均値から−１０％以上１０％以下の範囲内とする。この場合には、架橋部より上層の半導体層が面内に均一に成長する。
第１４の態様における半導体構造体の製造方法においては、分解層形成工程では、平坦な主面を有する基板の主面の上に分解層を形成する。
第１５の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部としてＡｌを含むIII 族窒化物を形成する。
第１６の態様における半導体構造体の製造方法においては、架橋部に少なくとも１以上のクラックを形成する。
第１７の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部における最も厚い箇所の膜厚を、０．２５ｎｍ以上１００ｎｍ以下とする。
第１８の態様における半導体構造体の製造方法においては、架橋部形成工程では、架橋部の表面の少なくとも一部にファセット面を形成する。
第１９の態様における半導体構造体の製造方法は、半導体層から基板を分離する基板分離工程を有する。
第２０の態様における半導体素子の製造方法は、基板の上に分解層を形成する分解層形成工程と、分解層の上に架橋部を形成する架橋部形成工程と、分解層を分解する分解工程と、架橋部の上に１以上の半導体層を形成する半導体層形成工程と、１以上の半導体層のうちの少なくとも１つの半導体層と導通する１以上の電極を形成する電極形成工程と、を有する。分解層形成工程では、分解層を成長させるとともに複数の貫通転位を伸長させる。架橋部形成工程では、複数の貫通転位を架橋部の表面に表出させる。分解工程では、架橋部の表面に表出している複数の貫通転位を広げることにより架橋部を貫通する複数の貫通孔を形成し、複数の貫通孔の内部に露出する分解層を分解する。
第２１の態様における半導体素子の製造方法においては、半導体層形成工程は、第１導電型の第１半導体層を形成する第１半導体層形成工程と、第１半導体層の上に発光層を形成する発光層形成工程と、発光層の上に第２導電型の第２半導体層を形成する第２半導体層形成工程と、を有する。
第２２の態様における半導体素子の製造方法においては、半導体層形成工程は、キャリア走行層を形成するキャリア走行層形成工程と、キャリア走行層にキャリアを供給するキャリア供給層を形成するキャリア供給層形成工程と、を有する。
第２３の態様における半導体素子の製造方法は、半導体層から基板を分離する基板分離工程を有する。
本明細書では、歪の発生を抑制することにより結晶性に優れた半導体構造体の製造方法および半導体素子の製造方法が提供されている。
第１の実施形態の半導体構造体の概略構成を示す図である。 第１の実施形態の半導体構造体における架橋部の周囲を抜き出して描いた図である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その１）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その２）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その３）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その４）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その５）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その６）である。 第１の実施形態の半導体構造体の製造方法を説明するための図（その７）である。 第１の実施形態の変形例における半導体構造体の基板を示す斜視図である。 第２の実施形態の発光素子の概略構成を示す図である。 第２の実施形態の発光素子における架橋部の周囲を抜き出して描いた図である。 第３の実施形態の半導体構造体の概略構成を示す図である。 第４の実施形態の半導体構造体の概略構成を示す図である。 第５の実施形態の半導体構造体の概略構成を示す図である。 第６の実施形態の半導体構造体の概略構成を示す図である。 第７の実施形態の発光素子の概略構成を示す図である。 第７の実施形態の発光素子をｎ電極の側から視た斜視図である。 第７の実施形態の発光素子の突出部の周辺を拡大した図である。 第８の実施形態のパワーデバイスの概略構成を示す図である。 実験Ａ−Ｃで用いる凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。 図２１のＸＸＩＩ−ＸＸＩＩ断面に相当する断面を示す断面図である。 実験Ａにおいてサファイア基板にバッファ層と分解層と架橋部とを形成したものの表面を示す走査型顕微鏡写真である。 図２３のＸＸＩＶ−ＸＸＩＶ断面に相当する断面を示す断面図である。 実験Ａにおいて分解層のエッチングをした後の架橋部等の表面を示す走査型顕微鏡写真である。 図２５のＸＸＶＩ−ＸＸＶＩ断面に相当する断面を示す断面図である。 実験Ｂにおいて架橋部としてＡｌＧａＮ層を形成した場合の断面を示す走査型顕微鏡写真である。 実験Ｃにおいて架橋部として低温ＡｌＮ層を形成した場合の断面を示す走査型顕微鏡写真である。 実験Ｄにおいて分解層のエッチング後の架橋部の周辺を示す走査型顕微鏡写真である。 実験Ｄにおいて分解層のエッチング後の架橋部の周辺の断面を示す走査型顕微鏡写真である。 実験Ｆにおいて突出部に相当する箇所を示す走査型顕微鏡写真（その１）である。 実験Ｆにおいて突出部に相当する箇所を示す走査型顕微鏡写真（その２）である。
以下、具体的な実施形態について、半導体構造体の製造方法および半導体素子の製造方法を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。また、後述する半導体素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってももちろん構わない。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。また、一部の図においては、膜厚が無視されている。
（第１の実施形態）
１．半導体構造体
図１は、第１の実施形態の半導体構造体Ｓ１の概略構成を示す図である。この半導体構造体Ｓ１は、半導体層を形成された基板である。すなわち、いわゆるエピ付き基板の一種である。したがって、この半導体構造体Ｓ１を、自立基板もしくはテンプレート基板として用いてもよい。半導体構造体Ｓ１は、後述する実施形態で説明するように、半導体発光素子やパワーデバイス等の半導体素子を含む。
図１では、基板の凹凸およびその周辺の構造がやや大きく描かれている。半導体構造体Ｓ１は、基板Ａ１０と、バッファ層Ｂ１０と、架橋部Ｃ１０と、半導体層Ｄ１０と、を有する。なお、図１では、理解の簡単のため、基板の凹凸等を非常に大きく描いてある。これ以降の図についても同様である。
基板Ａ１０は、凹凸形状部Ａ１１を有する凹凸基板である。凹凸形状部Ａ１１は、複数の凸部Ａ１１ａと底面部Ａ１１ｂとを有する。複数の凸部Ａ１１ａは、底面部Ａ１１ｂから基板Ａ１０の外側に向かって突出している。複数の凸部Ａ１１ａは、円錐形状である。そのため、複数の凸部Ａ１１ａは、基板Ａ１０の主面に対して傾斜している側面を有する。複数の凸部Ａ１１ａは、底面部Ａ１１ｂに対してハニカム状に配置されている。基板Ａ１０の材質は、サファイアである。また、サファイア以外にも、ＳｉＣ、Ｓｉ、ＺｎＯ、ＧａＮ、ＡｌＮ、ＭｇＡｌ2 Ｏ4 、Ｇａ2 Ｏ3 などの材質を用いてもよい。また、ガラス等の非晶質基板を用いてもよい。
バッファ層Ｂ１０は、基板Ａ１０の結晶性を受け継ぎつつ上層を成長させるためのものである。バッファ層Ｂ１０は、斜面部Ｂ１０ａと底面部Ｂ１０ｂとを有する。バッファ層Ｂ１０の膜厚は、非常に薄い。そのため、バッファ層Ｂ１０は、基板Ａ１０の凹凸形状部Ａ１１の形状に対応する形状で形成されている。バッファ層Ｂ１０の斜面部Ｂ１０ａは、基板Ａ１０の凸部Ａ１１ａと対面する位置に形成されている。バッファ層Ｂ１０の底面部Ｂ１０ｂは、基板Ａ１０の底面部Ａ１１ｂと対面する位置に形成されている。バッファ層Ｂ１０の材質は、ＡｌＮである。バッファ層Ｂ１０の膜厚は、１ｎｍ以上１００ｎｍ以下である。バッファ層Ｂ１０の膜厚は、上記以外の厚みであってもよい。
架橋部Ｃ１０は、基板Ａ１０に架橋されている。架橋部Ｃ１０は、基板Ａ１０と半導体層Ｄ１０との間に位置している。架橋部Ｃ１０は、脚部Ｃ１０ａと上面部Ｃ１０ｂとを有する。脚部Ｃ１０ａと上面部Ｃ１０ｂとは一体である。脚部Ｃ１０ａは、上面部Ｃ１０ｂおよび半導体層Ｄ１０を支持している。脚部Ｃ１０ａは、基板Ａ１０の凸部Ａ１１ａを起点に形成されている。つまり、この脚部Ｃ１０ａにより、架橋部Ｃ１０は基板Ａ１０に架橋されている。この場合、架橋部Ｃ１０は、基板Ａ１０の凸部Ａ１１ａの側面で支持されている。脚部Ｃ１０ａの少なくとも一部は、半導体層Ｄ１０と接触していない。上面部Ｃ１０ｂは、平坦な面を有する。上面部Ｃ１０ｂは、半導体層Ｄ１０と直接接触している。架橋部Ｃ１０の材質は、ＡｌＮである。
半導体層Ｄ１０は、１層以上の半導体層を有する。半導体層Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂの上に形成されている。半導体層Ｄ１０は、架橋部Ｃ１０の脚部Ｃ１０ａの一部に接触するとともに、架橋部Ｃ１０の上面部Ｃ１０ｂに接触している。半導体層Ｄ１０の基板Ａ１０側の面Ｄ１１は、第１の箇所Ｄ１１ａと第２の箇所Ｄ１１ｂとを有する。第１の箇所Ｄ１１ａは、架橋部Ｃ１０の上面部Ｃ１０ｂと接触している。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０と接触していない。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０の上面部Ｃ１０ｂからわずかに基板Ａ１０の側に突出している。第２の箇所Ｄ１１ｂは、架橋部Ｃ１０の脚部Ｃ１０ａと基板Ａ１０の凸部Ａ１１ａと対面している。
２．架橋部および空隙
２−１．架橋部の形状
図２は、架橋部Ｃ１０の周囲を抜き出して描いた図である。図２に示すように、架橋部Ｃ１０は、バッファ層Ｂ１０の傾斜部Ｂ１０ａを起点にして形成されている。架橋部Ｃ１０は、基板Ａ１０の凸部Ａ１１ａに支持されている。図２に示すように、架橋部Ｃ１０の脚部Ｃ１０ａと架橋部Ｃ１０の上面部Ｃ１０ｂとの間のなす角の角度θ１は、１０°以上９０°以下である。
また、複数の架橋部Ｃ１０は、ほぼ均一な高さを有している。そのため、架橋部Ｃ１０のうちのある１箇所における基板Ａ１０の底面部Ａ１１ｂからの高さは、架橋部Ｃ１０の底面部Ａ１１ｂからの高さの平均値から−１０％以上１０％以下の範囲内である。
２−２．架橋部の形成領域
架橋部Ｃ１０は、基板Ａ１０の底面部Ａ１１ｂに沿って形成されている。特に、架橋部Ｃ１０の上面部Ｃ１０ｂは、基板Ａ１０の底面部Ａ１１ｂに対面する位置に位置している。なお、上面部Ｃ１０ｂは、半導体層Ｄ１０の成長の起点である。
２−３．架橋部の膜厚
架橋部Ｃ１０における最も厚い箇所の膜厚は、０．２５ｎｍ以上１００ｎｍ以下である。好ましくは、０．５ｎｍ以上６０ｎｍ以下である。さらに好ましくは、１ｎｍ以上３０ｎｍ以下である。架橋部Ｃ１０の膜厚は、半導体層Ｄ１０を支持できる程度の厚み以上であればよい。架橋部Ｃ１０の膜厚が厚いと、後述するエッチングの処理時間が長くなってしまう。また、好ましい膜厚は、架橋部Ｃ１０の材質にも依存する場合がある。架橋部Ｃ１０がＡｌを含有する場合には、架橋部Ｃ１０と後述する分解層との間の格子不整合が大きいことがある。そのため、後述する分解層（Ｅ１）がＧａＮであり、架橋部Ｃ１０がＡｌＮである場合には、架橋部Ｃ１０の膜厚は薄いほうが好ましい。
ここで、脚部Ｃ１０ａの膜厚は、上面部Ｃ１０ｂの膜厚よりも厚くてもいい。この場合には、脚部Ｃ１０ａの機械的強度は高い。逆に、脚部Ｃ１０ａの膜厚は、上面部Ｃ１０ｂの膜厚よりも薄くてもよい。この場合には、基板Ａ１０から半導体層Ｄ１０を剥離させることが容易である。
２−４．架橋部の貫通孔
図２に示すように、架橋部Ｃ１０は、複数の貫通孔を有する。架橋部Ｃ１０は、脚部Ｃ１０ａに形成されている第１の貫通孔Ｃ１１ａと、上面部Ｃ１０ｂに形成されている第２の貫通孔Ｃ１１ｂと、を有する。架橋部Ｃ１０の脚部Ｃ１０ａには比較的多くの第１の貫通孔Ｃ１１ａが形成されている。脚部Ｃ１０ａの第１の貫通孔Ｃ１１ａの数は、上面部Ｃ１０ｂの第２の貫通孔Ｃ１１ｂの数よりも多い。また、脚部Ｃ１０ａの第１の貫通孔Ｃ１１ａの密度は、上面部Ｃ１０ｂの第２の貫通孔Ｃ１１ｂの密度より高い。
第１の貫通孔Ｃ１１ａおよび第２の貫通孔Ｃ１１ｂは、後述するように、貫通転位に起因して形成されたものである。第１の貫通孔Ｃ１１ａおよび第２の貫通孔Ｃ１１ｂの断面形状は、円形、楕円形、六角形等の多角形、ストライプ状等、様々である。また、２つ以上の貫通転位に起因する２つ以上の貫通孔がつながって比較的大きな貫通孔が形成されることもある。
なお、第２の貫通孔Ｃ１１ｂは、基板Ａ１０の側から半導体層Ｄ１０に向かって形成されている。第２の貫通孔Ｃ１１ｂの一方の開口部は、半導体層Ｄ１０により塞がれている。このように貫通孔のうちの少なくとも一部の開口部は、半導体層Ｄ１０により塞がれている。そのため、半導体層Ｄ１０は、貫通孔を有さない。
第１の貫通孔Ｃ１１ａは、第１の開口部Ｃ１１ａ１と第２の開口部Ｃ１１ａ２とを有する。第１の開口部Ｃ１１ａ１は、後述する第１の空隙Ｘ１に向かって開口している。第２の開口部Ｃ１１ａ２は、半導体層Ｄ１０に塞がれずに後述する第２の空隙Ｘ２に向かって開口している。
第２の貫通孔Ｃ１１ｂは、第３の開口部Ｃ１１ｂ３と第４の開口部Ｃ１１ｂ４とを有する。第３の開口部Ｃ１１ｂ３は、後述する第１の空隙Ｘ１に向かって開口している。第４の開口部Ｃ１１ｂ４は、半導体層Ｄ１０により塞がれている。また、前述のように、第３の開口部Ｃ１１ｂ３および第４の開口部Ｃ１１ｂ４の両方が、半導体積層体Ｄ１０により塞がれている場合もある。その場合には、半導体積層体Ｄ１０は、第４の開口部Ｃ１１ｂ４から侵入しつつ成長し、第３の開口部Ｃ１１ｂ３まで達する。
２−５．空隙
図２に示すように、半導体構造体Ｓ１は、基板Ａ１０の凹凸形状部Ａ１１と半導体層Ｄ１０との間に第１の空隙Ｘ１と第２の空隙Ｘ２とを有している。
第１の空隙Ｘ１は、基板Ａ１０の凹凸形状部Ａ１１と架橋部Ｃ１０とにより囲まれた領域である。より具体的には、第１の空隙Ｘ１は、基板Ａ１０の底面部Ａ１１ｂと、基板Ａ１０の凸部Ａ１１ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、架橋部Ｃ１０の上面部Ｃ１０ｂと、により囲まれている。バッファ層Ｂ１０を考慮すると、第１の空隙Ｘ１は、バッファ層Ｂ１０の底面部Ｂ１０ｂと、バッファ層Ｂ１０の斜面部Ｂ１０ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、架橋部Ｃ１０の上面部Ｃ１０ｂと、により囲まれている。第１の空隙Ｘ１は、基板Ａ１０の底面部Ａ１１ｂと対面する位置に位置している。
第２の空隙Ｘ２は、主に架橋部Ｃ１０と半導体層Ｄ１０とにより囲まれた領域である。より具体的には、第２の空隙Ｘ２は、基板Ａ１０の凸部Ａ１１ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、半導体層Ｄ１０の第１の箇所Ｄ１１ａと、により囲まれている。バッファ層Ｂ１０を考慮すると、第２の空隙Ｘ２は、バッファ層Ｂ１０の斜面部Ｂ１０ａの一部と、架橋部Ｃ１０の脚部Ｃ１０ａと、半導体層Ｄ１０の第２の箇所Ｄ１１ｂと、により囲まれている。第２の空隙Ｘ２は、基板Ａ１０の凸部Ａ１１ａと対面する位置に位置している。
第１の空隙Ｘ１と第２の空隙Ｘ２とは、架橋部Ｃ１０の脚部Ｃ１０ａにより仕切られている。架橋部Ｃ１０の脚部Ｃ１０ａは、貫通孔Ｃ１１ａを有している。そのため、第１の空隙Ｘ１と第２の空隙Ｘ２とは貫通孔Ｃ１１ａを介して連通している。
図２に示すように、基板Ａ１０の主面に垂直な方向における第１の空隙Ｘ１の高さＨ１は、基板Ａ１０の主面に垂直な方向における凸部Ａ１１ａの高さＨ２よりも高い。つまり、複数の架橋部Ｃ１０の頂部と基板Ａ１０の底面部Ａ１１ｂとの間の距離は、基板Ａ１０の複数の凸部Ａ１１ａの頂部と基板Ａ１０の底面部Ａ１１ｂとの間の距離よりも大きい。
３．半導体構造体の製造方法
３−１．基板準備工程
まず、図３に示すように、基板Ａ１０を準備する。前述したように、基板Ａ１０は凹凸形状部Ａ１１を有する。基板Ａ１０の凹凸形状部Ａ１１は、複数の凸部Ａ１１ａと底面部Ａ１１ｂとを有する。凸部Ａ１１ａは円錐形状である。凸部Ａ１１ａは基板Ａ１０の主面にハニカム状に配置されている。凹凸形状部Ａ１１を形成するために基板にエッチングを施してもよいし、凹凸形状部Ａ１１を形成済みの基板Ａ１０を用意してもよい。
３−２．バッファ層形成工程
次に、図４に示すように、基板Ａ１０の上にバッファ層Ｂ１０を形成する。その際に、例えば、ＭＯＣＶＤ法を用いるとよい。バッファ層Ｂ１０は、基板Ａ１０の凹凸に比べて十分に薄い。そのため、バッファ層Ｂ１０は、基板Ａ１０の凹凸に沿って形成される。このようにして、斜面部Ｂ１０ａと底面部Ｂ１０ｂとを有するバッファ層Ｂ１０を形成する。バッファ層Ｂ１０の材質はＡｌＮである。
３−３．分解層形成工程
そして、図５に示すように、基板Ａ１０の上に分解層Ｅ１を形成する。より具体的には、凹凸形状部Ａ１１の側のバッファ層Ｂ１０の底面部Ｂ１０ｂと斜面部Ｂ１０ａとの上に分解層Ｅ１を形成する。そのために、ＭＯＣＶＤ法により分解層Ｅ１としてＩｎＧａＮ層を形成する。ＩｎＧａＮ層は、比較的低い温度で熱分解する。分解層Ｅ１は、一旦は成膜されるが、後述するエッチング工程により除去される半導体層である。
分解層Ｅ１の成長の初期には分解層Ｅ１を主に縦方向成長させ、分解層Ｅ１の成長の後期には分解層Ｅ１を主に横方向成長させる。これにより、多くの貫通転位Ｑ１は、斜め方向に伸びる。具体的には、多くの貫通転位Ｑ１は、上面Ｅ１ｂよりも傾斜面Ｅ１ａに向かって伸びる。分解層Ｅ１は、基板Ａ１０の上のバッファ層Ｂ１０の底面部Ｂ１０ｂから成長する。そのため、分解層Ｅ１は、基板Ａ１０の底面部Ａ１１ｂと複数の凸部Ａ１１ａの一部の上に形成される。このように、分解層Ｅ１を成長させるとともに貫通転位Ｑ１を伸長させる。
ここで、分解層Ｅ１の熱分解温度は、架橋部Ｃ１０の熱分解温度よりも低い。分解層Ｅ１の成長温度は７５０℃以上１１５０℃以下の範囲内であるとよい。好ましくは、９００℃以上１１５０℃以下である。さらに好ましくは、１０００℃以上１１２０℃以下である。
３−４．架橋部形成工程
次に、図６に示すように、分解層Ｅ１の上に脚部Ｃ１０ａと上面部Ｃ１０ｂとを有する架橋部Ｃ１０を形成する。その際にＭＯＣＶＤ法を用いればよい。または、スパッタリング法により架橋部Ｃ１０を形成してもよい。架橋部Ｃ１０の材質は、前述したようにＡｌＮである。これにより、架橋部Ｃ１０は、分解層Ｅ１を覆うように形成される。また、貫通転位Ｑ１は、架橋部Ｃ１０の脚部Ｃ１０ａに向かって伸びる。そして、貫通転位Ｑ１を架橋部Ｃ１０の表面に表出させる。
３−５．エッチング工程（分解工程）
次に、図７に示すように、分解層Ｅ１をエッチングする。そのために、Ｎ2 ガスとＮＨ3 ガスとの少なくとも一方と、Ｈ2 ガスとの混合ガスを供給する。また、基板温度を分解層Ｅ１の熱分解温度以上架橋部Ｃ１０の熱分解温度未満とする。貫通転位Ｑ１は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Ｑ１を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Ｑ１の箇所から半導体が分解される。したがって、架橋部Ｃ１０の表面が貫通転位Ｑ１の箇所を起点としてエッチングされる。そして、架橋部Ｃ１０の脚部Ｃ１０ａには貫通孔Ｃ１１ａが形成され、架橋部Ｃ１０の上面部Ｃ１０ｂには貫通孔Ｃ１１ｂが形成される。つまり、混合ガスは、架橋部Ｃ１０の表面に表出している貫通転位Ｑ１を広げることにより、架橋部Ｃ１０を貫通する貫通孔Ｃ１１ａ、Ｃ１１ｂを形成する。これにより、貫通孔Ｃ１１ａ、Ｃ１１ｂの内部に分解層Ｅ１が露出する。
そして、図８に示すように、この混合ガスは、貫通孔Ｃ１１ａ、Ｃ１１ｂの内部に露出している分解層Ｅ１を分解する。分解層Ｅ１は、熱により熱分解されるとともにＨ2 ガスによりエッチングされる。分解層Ｅ１を分解した後に生じる分解生成物は、貫通孔Ｃ１１ａ、Ｃ１１ｂから架橋部Ｃ１０の外部に排出される。
そして、図９に示すように、分解層Ｅ１がエッチングされる。一方、架橋部Ｃ１０は熱分解しない。そのため、架橋部Ｃ１０は、貫通孔Ｃ１１ａ、Ｃ１１ｂを形成されるのみで、架橋部Ｃ１０自体は残留する。これにより、分解層Ｅ１が存在していた領域に第１の空隙Ｘ１が形成される。第１の空隙Ｘ１は、基板Ａ１０と架橋部Ｃ１０とにより囲まれている。
ここで、貫通転位Ｑ１は、分解層Ｅ１の傾斜面Ｅ１ａに集中しているため、脚部Ｃ１０ａの貫通孔Ｃ１１ａの密度は、上面部Ｃ１０ｂの貫通孔Ｃ１１ｂの密度よりも高くなる。
ここで、混合ガスのうち主にＨ2 ガスが、分解層Ｅ１をエッチングする。そのため、Ｈ2 ガスの分圧が高いことが好ましい。ただし、Ｈ2 ガスのみを供給すると、Ｇａ金属がドロップレットとして表出するおそれがある。そのため、Ｈ2 ガスに加えてＮ2 ガスもしくはＮＨ3 ガスを供給することが好ましい。
このエッチング工程において、供給するガスは酸素を含まないことが好ましい。酸素は、架橋部Ｃ１０の表面のＡｌＮを酸化し、ＡｌＯＮを形成する。ＡｌＯＮが存在すると、それより上層の半導体層の極性が反転する可能性が高い。そのため、架橋部Ｃ１０の表面にＡｌＯＮが発生すると、半導体層Ｄ１０の内部に極性が反転している箇所と極性が反転していない箇所とが発生する。そうすると、架橋部Ｃ１０より上層の半導体層Ｄ１０の結晶性が悪化する。ゆえに、この工程においては、酸素を含まないことが好ましい。基板Ａ１０として酸素原子を含有するものを用いる場合には、反応炉内に酸素原子が残存している可能性がある。そのため、そのような酸素原子が架橋部Ｃ１０の表面で反応してＡｌＯＮを形成するおそれがある。このＡｌＯＮの形成を抑制するために、エッチング工程の後に速やかに次の工程を実施することが好ましい。
３−６．半導体層形成工程
次に、架橋部Ｃ１０の上に半導体層Ｄ１０を成長させる。半導体層Ｄ１は、架橋部Ｃ１０の上面部Ｃ１０ｂを起点として成長する。そのため、上面部Ｃ１０ｂの貫通孔Ｃ１１ｂを好適に埋める。つまり、上面部Ｃ１０ｂに形成された貫通孔Ｃ１１ｂを塞ぐ。そして、半導体層Ｄ１０は、脚部Ｃ１０ａに向かう貫通転位Ｑ１のほとんどを引き継がない。
一方、架橋部Ｃ１０の脚部Ｃ１０ａからは半導体層はわずかに成長する。ただし、脚部Ｃ１０ａにおける上面部Ｃ１０ｂの側の領域にも半導体層Ｄ１０が成長することがある。そのため、半導体層Ｄ１０が脚部Ｃ１０ａの貫通孔Ｃ１１ａのうちのごく少数を塞ぐことがある。しかし、半導体層Ｄ１０が脚部Ｃ１０ａの貫通孔Ｃ１１ａのすべてを塞ぐことは無い。つまり、半導体層Ｄ１０が脚部Ｃ１０ａに形成された貫通孔Ｃ１１ａの少なくとも一部を塞ぐことはない。
なお、半導体層Ｄ１０の成長とともに、第２の空隙Ｘ２が形成される。第２の空隙Ｘ２は、架橋部Ｃ１０の脚部Ｃ１０ａと、基板Ａ１０の頂部周辺と、半導体層Ｄ１０とで囲まれている。以上により、半導体構造体Ｓ１が製造される。
４．架橋部の効果
本実施形態の半導体構造体Ｓ１は、架橋部Ｃ１０と基板Ａ１０との間に第１の空隙Ｘ１を有する。第１の空隙Ｘ１の箇所ではもちろん、架橋部Ｃ１０と基板Ａ１０とが接触していない。そのため、第１の空隙Ｘ１の箇所では、基板Ａ１０と架橋部Ｃ１０との間の境界面そのものが存在しない。すなわち、第１の空隙Ｘ１の箇所では格子不整合そのものが生じない。したがって、架橋部Ｃ１０は、基板Ａ１０との接触箇所からわずかな歪を受けるおそれがある。しかし、基板Ａ１０から架橋部Ｃ１０にかかる応力は、従来の半導体構造体に比べると極めて小さい。また、半導体層Ｄ１０の膜厚を大きくしても、基板Ａ１０からの応力が緩和されている。そのため、結晶性に優れた半導体層Ｄ１０を成膜することができる。
本実施形態の半導体構造体Ｓ１においては、多くの貫通転位Ｑ１は、架橋部Ｃ１０の脚部Ｃ１０ａに向けて伸びる。ごく少数の貫通転位Ｑ１は、架橋部Ｃ１０の上面部Ｃ１０ｂに向けて伸びる。半導体層Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂを起点に成長する。そのため、架橋部Ｃ１０より下層の貫通転位は半導体層Ｄ１０にほとんど引き継がれない。したがって、半導体層Ｄ１０の貫通転位密度は非常に低い。すなわち、半導体層Ｄ１０の結晶性は、非常に優れている。
５．変形例
５−１．架橋部の材質
本実施形態の架橋部Ｃ１０は高温で成膜したＡｌＮ層である。架橋部Ｃ１０の熱分解温度は、分解層Ｅ１の熱分解温度よりも高い。架橋部Ｃ１０は、低温で形成したＡｌＮ層であってもよい。また、架橋部Ｃ１０は、ＡｌＧａＮ層またはＡｌＧａＩｎＮ層であってもよい。架橋部Ｃ１０は、Ａｌを含有するIII 族窒化物を有するとよい。また、分解層Ｅ１の材質との兼ね合いになるが、架橋部Ｃ１０の材質は、ＧａＮ、ＩｎＧａＮであってもよい。
５−２．架橋部における上面部と脚部との間の角度
架橋部Ｃ１０の脚部Ｃ１０ａと架橋部Ｃ１０の上面部Ｃ１０ｂとの間のなす角の角度θ１は、１０°以上９０°以下である。しかし、角度θ１は、０°以上９０°以下であってもよい。なお、角度θ１が０°の場合には、脚部Ｃ１０ａと上面部Ｃ１０ｂとの間の区別がない。
５−３．架橋部の上面部の面積
架橋部Ｃ１０の上面部Ｃ１０ｂにおける半導体層Ｄ１０と接触している面の面積は、基板Ａ１０の主面の面積の半分より小さいとよい。架橋部Ｃ１０より下層側からの貫通転位がより半導体層Ｄ１０に伝播しにくいからである。ここで、基板Ａ１０の主面とは、基板Ａ１０における架橋部Ｃ１０が架橋されている側の面である。
５−４．架橋部に上面部がない場合
上面部Ｃ１０ｂが存在しない架橋部を形成してもよい。その場合には、脚部の頂部付近から半導体層が成長する。
５−５．架橋部における脚部と上面部との膜厚
架橋部Ｃ１０の上面部Ｃ１０ｂの膜厚は、架橋部Ｃ１０の脚部Ｃ１０ａの膜厚よりも厚いとよい。この場合には、上面部Ｃ１０ｂから結晶性のよい半導体層Ｄ１０が成長しやすい。
５−６．複数層の架橋部
本実施形態では、架橋部Ｃ１０は単一のＡｌＮ層である。架橋部Ｃ１０は、複数層を有していてもよい。また、架橋部Ｃ１０は、超格子構造であってもよい。例えば、ＡｌＮ層とＧａＮ層との超格子構造が挙げられる。ただし、架橋部Ｃ１０の全体の膜厚は、厚すぎないことが好ましい。
５−７．架橋部のファセット面
架橋部Ｃ１０のＣ１０ａの表面は、ファセット面であってもよい。ファセット面として例えば、（１０−１Ｘ）面や、（１１−２Ｘ）面が挙げられる。また、架橋部Ｃ１０の上面部Ｃ１０ｂの表面も、ファセット面であってもよい。ファセット面として例えば、（０００１）面が挙げられる。これらの場合には、架橋部Ｃ１０の形状が安定する。
５−８．架橋部のクラック
架橋部Ｃ１０の材料は、半導体層Ｄ１０の材料と近いとよい。格子定数差に起因する結晶品質の低下や歪の増大を抑制することができるからである。そして、架橋部Ｃ１０にあえてクラックを生じさせてもよい。この場合には、架橋部Ｃ１０は、少なくとも１箇所以上のクラックを有する。そして半導体層Ｄ１０の歪はより軽減される。一方、クラックがない場合には、半導体層Ｄ１０の内部に生じる欠陥が少ない。したがってこの場合には、半導体層Ｄ１０の結晶品質が高い。なお、貫通孔Ｃ１１ａ、Ｃ１１ｂは、貫通転位Ｑ１を起点にエッチングされた孔であるのに対し、クラックは、基板Ａ１０からの応力もしくは冷却時の熱応力により生じた亀裂である。
５−９．分解層の材質
本実施形態の分解層Ｅ１はＩｎＧａＮ層である。分解層Ｅ１はＧａＮ層であってもよい。また、分解層Ｅ１は、ＳｉやＭｇをドープされていてもよい。特に、Ｓｉは、３次元的な成長モードを促進する（アンチサーファクタント効果）。そのため、分解層Ｅ１は、Ｓｉをドープされているとよい。もちろん、分解層Ｅ１の熱分解温度は低いほうが好ましい。そのため、分解層Ｅ１は、Ｉｎを含有するとよい。なお、Ａｌを含有すると、熱分解温度は上昇する傾向がある。分解層Ｅ１としてＡｌを含有する層を形成する際には、分解層Ｅ１のＡｌ組成は、架橋部Ｃ１０のＡｌ組成よりも小さいほうが好ましい。また、架橋部Ｃ１０の熱分解温度よりも低ければ、ＢＮ、ＴｉＮ、またはＳｉＮｘのようなIII 族窒化物以外の材料を用いてもよい。ただし、分解層Ｅ１は、後に形成する半導体層の組成に近いIII 族窒化物半導体が好ましい。後に形成する半導体層への不純物の混入を防止できるからである。そのため、分解層Ｅ１はＩｎＧａＮであるとよい。
５−１０．バッファ層の材質
本実施形態のバッファ層Ｂ１０の材質は、ＡｌＮである。このＡｌＮは、低温バッファ層と高温バッファ層とを含む。また、バッファ層Ｂ１０の材質は、ＡｌＮの他に、低温ＧａＮバッファ層、ＢＮ層、ＴｉＮ層、ＳｉＮｘ層、またはこれらの混晶であってもよい。
５−１１．基板分離工程（半導体単結晶基板の製造方法）
半導体層Ｄ１０は、半導体単結晶基板であってもよい。例えば、ＧａＮ基板である。その場合には、半導体層Ｄ１０から基板Ａ１０を分離する。その際に、基板Ａ１０と半導体層Ｄ１０との間には第１の空隙Ｘ１等がある。そして、架橋部Ｃ１０の機械的強度はそれほど高くない。そのため、半導体層Ｄ１０から基板Ａ１０を容易に分離することができる。その際に、架橋部Ｃ１０が半導体層Ｄ１０もしくは基板Ａ１０に残留することがある。また、架橋部Ｃ１０自体が破壊されることにより、半導体層Ｄ１０と基板Ａ１０とが分離する場合がある。これにより、半導体単結晶基板が得られる。
５−１２．基板の凹凸形状
本実施形態の基板Ａ１０は、複数の凸部Ａ１１ａと底面部Ａ１１ｂとを有する。凸部Ａ１１ａは、円錐形状である。しかし、凸部Ａ１１ａは、円錐台形状、多角錐形状、多角錐台形状のいずれであってもよい。この場合であっても、基板Ａ１０の凹凸形状部は、底面と底面から突出する複数の凸部を有する。また、基板は、凸部Ａ１１ａの代わりに凹部を有してもよい。
図１０は、本実施形態の別の変形例における発光素子の基板Ｊ１０を示す斜視図である。図１０に示すように、ストライプ状の凹凸形状を有する基板Ｊ１０を用いてもよい。基板Ｊ１０は、尾根状の凸部Ｊ１１と底面Ｊ１２とを有する。このように、凹凸形状を有しているその他の基板に対して、本実施形態の技術を適用することができる。また、凹凸形状があれば、非周期構造であってもよい。
５−１３．分解工程（エッチング工程）
エッチング工程では、Ｎ2 ガスとＮＨ3 ガスとの少なくとも一方と、Ｈ2 ガスとの混合ガスを供給する。しかし、Ｈ2 ガスを供給しないこととしてもよい。この場合には、Ｈ2 ガスによる分解層Ｅ１のエッチングは生じない。分解層Ｅ１の熱分解のみが生じる。この場合であっても、架橋部Ｃ１０の膜厚が十分に薄ければ、分解層Ｅ１を除去することができる。
５−１４．残渣
本実施形態では、分解層Ｅ１をエッチングにより除去する。しかし、分解層Ｅ１の一部が残渣として半導体構造体Ｓ１に残留していてもよい。その場合には、第１の空隙Ｘ１の内部に残渣が残留する。この残渣は、例えば、ＩｎＧａＮまたはＧａＮを含む。
５−１５．半導体層の積層構造
本実施形態においては、半導体層Ｄ１０は１層以上の半導体層である。半導体層Ｄ１０の積層構造は、どのようであってもよい。
５−１６．半導体素子
本実施形態の半導体層Ｄ１０に電極を設けて半導体素子としてもよい。
５−１７．組み合わせ
上記の変形例を自由に組み合わせてもよい。
６．本実施形態のまとめ
以上詳細に説明したように、本実施形態の半導体構造体Ｓ１は、基板Ａ１０と、架橋部Ｃ１０と、半導体層Ｄ１０と、基板Ａ１０と架橋部Ｃ１０との間に形成された第１の空隙Ｘ１と、を有する。分解層Ｅ１から伸びる貫通転位Ｑ１が、架橋部Ｃ１０の脚部Ｃ１０ａに向かって伸びる。一方、半導体層Ｄ１０は、架橋部Ｃ１０の上面部Ｃ１０ｂから成長する。そのため、貫通転位Ｑ１は、半導体層Ｄ１０にほとんど引き継がれない。ゆえに、結晶性に優れた半導体層Ｄ１０を有する半導体構造体Ｓ１が実現されている。
なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。例えば、半導体層等の成長方法は有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。
（第２の実施形態）
１．半導体発光素子
図１１は、第２の実施形態の発光素子１００の概略構成を示す図である。発光素子２００は、第１の実施形態の半導体構造体Ｓ１の一例である。図１１に示すように、発光素子１００は、フェイスアップ型の半導体発光素子である。発光素子１００は、III 族窒化物半導体から成る複数の半導体層を有する。発光素子１００は、もちろん、半導体素子の一種である。
図１１に示すように、発光素子１００は、基板Ａ１０と、バッファ層Ｂ１０と、架橋部Ｃ１０と、ｎ型コンタクト層１４０と、ｎ側静電耐圧層１５０と、ｎ側超格子層１６０と、発光層１７０と、ｐ側クラッド層１８０と、ｐ型コンタクト層１９０と、透明電極ＴＥ１と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有する。ｎ型コンタクト層１４０と、ｎ側静電耐圧層１５０と、ｎ側超格子層１６０とは、ｎ型半導体層である。ここで、本実施形態では、ｎ型半導体層は、第１導電型の第１半導体層である。ｐ側クラッド層１８０と、ｐ型コンタクト層１９０とは、ｐ型半導体層である。ここで、本実施形態では、ｐ型半導体層は、第２導電型の第２半導体層である。また、ｎ型半導体層は、ドナーをドープしていないｕｄ−ＧａＮ層等を有していてもよい。ｐ型半導体層は、アクセプターをドープしていないｕｄ−ＧａＮ層等を有していてもよい。
基板Ａ１０と、バッファ層Ｂ１０と、架橋部Ｃ１０とは、第１の実施形態のものと同様である。
ｎ型コンタクト層１４０は、ｎ電極Ｎ１とオーミック接触をとるためのものである。ｎ型コンタクト層１４０は、架橋部Ｃ１０の上面部Ｃ１０ｂの上に形成されている。また、ｎ型コンタクト層１４０の上には、ｎ電極Ｎ１が位置している。ｎ型コンタクト層１４０は、例えば、ｎ型ＧａＮである。
ｎ側静電耐圧層１５０は、各半導体層の静電破壊を防止するための静電耐圧層である。ｎ側静電耐圧層１５０は、ｎ型コンタクト層１４０の上に形成されている。ｎ側静電耐圧層１５０は、例えば、ｕｄ−ＧａＮ層（ｕｎｉｎｔｅｎｔｉｏｎａｌｌｙ ｄｏｐｅｄ ＧａＮ）と、ｎ型ＧａＮ層と、を有する。ｎ側静電耐圧層１５０の構成は、上記以外の構成であってもよい。
ｎ側超格子層１６０は、発光層１７０に加わる応力を緩和するための歪緩和層である。より具体的には、ｎ側超格子層１６０は、超格子構造を有する超格子層である。ｎ側超格子層１６０は、ｎ側静電耐圧層１５０の上に形成されている。ｎ側超格子層１６０は、例えば、ＩｎＧａＮ層とＧａＮ層とを積層した単位積層体を繰り返し積層したものである。もちろん、これらの半導体の材料は、その他の組成の半導体層であってもよい。
発光層１７０は、電子と正孔とが再結合することにより発光する層である。発光層１７０は、ｎ側超格子層１６０の上に形成されている。発光層１７０は、井戸層と障壁層とを積層した単位積層体を繰り返し積層したものである。つまり、発光層１７０は、多重量子井戸構造を有する。また、発光層１７０は、井戸層の上に形成されたキャップ層を有していてもよい。また、発光層１７０は、単一量子井戸構造であってもよい。
ｐ側クラッド層１８０は、発光層１７０の上に形成されている。ｐ側クラッド層１８０は、ｐ型ＩｎＧａＮ層とｐ型ＡｌＧａＮ層とを積層した単位積層体を繰り返し積層したものである。もちろん、これらの半導体の材料は、その他の組成の半導体層であってもよい。
ｐ型コンタクト層１９０は、透明電極ＴＥ１とオーミック接触するためのものである。ｐ型コンタクト層１９０は、ｐ側クラッド層１８０の上に形成されている。
透明電極ＴＥ１は、電流を発光面内に拡散するためのものである。透明電極ＴＥ１は、ｐ型コンタクト層１９０の上に形成されている。透明電極ＴＥ１の材質は、ＩＴＯ、ＩＺＯ、ＩＣＯ、ＺｎＯ、ＴｉＯ2 、ＮｂＴｉＯ2 、ＴａＴｉＯ2 、ＳｎＯ2 のいずれかであるとよい。
ｐ電極Ｐ１は、透明電極ＴＥ１の上に形成されている。ｐ電極Ｐ１は、Ｎｉ、Ａｕ、Ａｇ、Ｃｏ、等から１以上を組み合わせて形成したものである。もちろん、これ以外の構成であってもよい。ｐ電極Ｐ１は、ｐ型半導体層と導通している。
ｎ電極Ｎ１は、ｎ型コンタクト層１４０の上に形成されている。ｎ電極Ｎ１は、Ｎｉ、Ａｕ、Ａｇ、Ｃｏ、等から１以上を組み合わせて形成したものである。もちろん、これ以外の構成であってもよい。ｎ電極Ｎ１は、ｎ型半導体層と導通している。
また、発光素子１００は、半導体層を保護する保護膜を有していてもよい。
２．空隙の効果
図１２に示すように、本実施形態では、基板Ａ１０とｎ型コンタクト層１４０との間に第１の空隙Ｘ１および第２の空隙Ｘ２を有する。そのため、発光層１７０から基板Ａ１０に向かう光が第１の空隙Ｘ１および第２の空隙Ｘ２で反射もしくは散乱される。半導体層と空気との間で屈折率に差があるためである。この反射または散乱により、光の取り出し効率が向上する。
３．半導体発光素子の製造方法
ここで、本実施形態に係る発光素子１００の製造方法について説明する。本実施形態の半導体発光素子の製造方法は、第１の実施形態の架橋部および空隙の製造方法を用いて半導体発光素子を製造する。
半導体層を成長させる際には、有機金属化学気相成長法（ＭＯＣＶＤ法）により、各半導体層の結晶をエピタキシャル成長させる。ここで用いるキャリアガスは、水素（Ｈ2 ）もしくは窒素（Ｎ2 ）もしくは水素と窒素との混合気体（Ｈ2 ＋Ｎ2 ）である。窒素源として、アンモニアガス（ＮＨ3 ）を用いる。Ｇａ源として、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ）を用いる。Ｉｎ源として、トリメチルインジウム（Ｉｎ（ＣＨ3 ）3 ）を用いる。Ａｌ源として、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ）を用いる。ｎ型ドーパントガスとして、シラン（ＳｉＨ4 ）を用いる。ｐ型ドーパントガスとして、ビス（シクロペンタジエニル）マグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ）を用いる。また、これら以外のガスを用いてもよい。
３−１．基板のクリーニング
基板Ａ１０をＨ2 ガスでクリーニングする。基板温度は１１００℃程度である。もちろん、その他の基板温度であってもよい。
３−２．架橋部および空隙の製造
上記の架橋部および空隙の製造方法を用いて、架橋部Ｃ１０および第１の空隙Ｘ１および第２の空隙Ｘ２を製造する。つまり、第１の実施形態のバッファ層形成工程からエッチング工程までを実施する。
３−３．ｎ型コンタクト層形成工程
次に、架橋部Ｃ１０の上にｎ型コンタクト層１４０を形成する。その際に、架橋部Ｃ１０の上面部Ｃ１１ｂを起点にしてｎ型コンタクト層１４０は成長する。ｎ型コンタクト層１４０がＧａＮときの基板温度は、９００℃以上１１４０℃以下である。ＩｎＧａＮを成長させる場合には６００℃以上１０００℃以下である。ＡｌＧａＮを成長させる場合には１０００℃以上１５００℃以下である。
３−４．ｎ側静電耐圧層形成工程
次に、ｎ型コンタクト層１４０の上にｎ側静電耐圧層１５０を形成する。ｕｄ−ＧａＮ層と、ｎ型ＧａＮ層と、を順に形成する。このときの基板温度は、ｎ型コンタクト層形成工程の基板温度と同じでよい。また、ｎ側静電耐圧層１５０を形成する途中で基板温度を下げてもよい。ピットを形成しやすいからである。ピットを形成することにより、静電耐圧性や歩留りを向上させることができるからである。
３−５．ｎ側超格子層形成工程
次に、ｎ側静電耐圧層１５０の上にｎ側超格子層１６０を形成する。そのために、ＩｎＧａＮ層とＧａＮ層とを積層した単位積層体を繰り返し積層する。
３−６．発光層形成工程
次に、ｎ側超格子層１６０の上に発光層１７０を形成する。そのために、井戸層と障壁層とを積層した単位積層体を繰り返し積層する。また、井戸層を形成した後にキャップ層を形成してもよい。
３−７．ｐ側クラッド層形成工程
次に、発光層１７０の上にｐ側クラッド層１８０を形成する。ここでは、ｐ型ＩｎＧａＮ層と、ｐ型ＡｌＧａＮ層と、を繰り返し積層する。
３−８．ｐ型コンタクト層形成工程
次に、ｐ側クラッド層１８０の上にｐ型コンタクト層１９０を形成する。
３−９．透明電極形成工程
次に、ｐ型コンタクト層１９０の上に透明電極ＴＥ１を形成する。
３−１０．電極形成工程
次に、透明電極ＴＥ１の上にｐ電極Ｐ１を形成する。そして、レーザーもしくはエッチングにより、ｐ型コンタクト層１９０の側から半導体層の一部を抉ってｎ型コンタクト層１４０を露出させる。そして、その露出箇所に、ｎ電極Ｎ１を形成する。ｐ電極Ｐ１の形成工程とｎ電極Ｎ１の形成工程は、いずれを先に行ってもよい。
３−１１．その他の工程
また、上記の工程の他、熱処理工程、絶縁膜形成工程、その他の工程を実施してもよい。以上により、図１１に示す発光素子１００が製造される。
４．変形例
４−１．フリップチップ
本実施形態の技術は、フリップチップ型の半導体発光素子にも適用することができる。
４−２．ｎ型コンタクト層
ｎ型コンタクト層１４０は、その層中で組成は一定である。しかし、ｎ型コンタクト層１４０の内部で組成を徐々に変調してもよい。また、ｎ型コンタクト層１４０と架橋部Ｃ１０との間に、その他のＡｌＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＡｌＧａＩｎＮ層を形成してもよい。また、これらの層にＳｉをドープしてもよい。
４−３．半導体層の積層構造
本実施形態においては、架橋部Ｃ１０の上に、ｎ型コンタクト層１４０と、ｎ側静電耐圧層１５０と、ｎ側超格子層１６０と、発光層１７０と、ｐ側クラッド層１８０と、ｐ型コンタクト層１９０と、を形成する。しかし、これ以外の積層構造であってももちろん構わない。また、上記の各層の積層構造も、本実施形態で説明した構成以外の構成であってもよい。
４−４．組み合わせ
上記の変形例を自由に組み合わせてもよい。また、第１の実施形態およびその変形例と自由に組み合わせてもよい。
５．本実施形態のまとめ
以上詳細に説明したように、本実施形態の発光素子１００は、凹凸のある基板Ａ１０とｎ型半導体層との間に、架橋部Ｃ１０と第１の空隙Ｘ１と第２の空隙Ｘ２とを有する。このように基板Ａ１０と半導体層との間に空隙があるため、発光層１７０からの光は十分に散乱する。したがって、光取り出し効率の高い発光素子１００が実現されている。また、第１の実施形態と同様に、ｎ型コンタクト層１４０より上層の半導体層の結晶性はよい。架橋部Ｃ１０が備える架橋構造により、基板と半導体層との間の応力が緩和されるからである。
なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。例えば、有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。
（第３の実施形態）
第３の実施形態について説明する。第３の実施形態においては、円錐台形状の凸部を有する基板を用いる。そのため、第１の実施形態と異なる点について説明する。
１．半導体構造体
図１３は、第３の実施形態の半導体構造体２００の概略構成を示す図である。発光素子２００は、基板Ａ２０と、バッファ層Ｂ２０と、架橋部Ｃ１０、Ｃ２０と、半導体層２４０と、を有する。
基板Ａ２０は、凹凸形状部Ａ２１を有する。凹凸形状部Ａ２１は、斜面Ａ２１ａと、底面Ａ２１ｂと、上面Ａ２１ｃと、を有する。架橋部Ｃ１０は、基板Ａ２０の斜面Ａ２１ａで支持されている。
架橋部Ｃ２０は、基板Ａ２０の上面Ａ２１ｃで支持されている。このように、基板Ａ２０の凹凸形状部Ａ２１の上面Ａ２１ｃを起点として架橋部Ｃ２０が形成されていてもよい。
２．変形例
また、半導体構造体は、基板Ａ２０の底面Ａ２１ｂを起点として形成された架橋部を有していてもよい。この場合には、架橋部は基板Ａ２０の底面Ａ２１ｂで支持されている。
（第４の実施形態）
第４の実施形態について説明する。第４の実施形態においては、平坦面が非極性面または半極性面である半導体層が成長する凹凸基板を用いる。そのため、第１の実施形態と異なる点について説明する。
１．半導体構造体
図１４は、第４の実施形態の半導体構造体３００の概略構成を示す図である。発光素子３００は、基板３１０と、バッファ層３２０と、架橋部３３０と、半導体層３４０と、を有する。
本実施形態の基板３１０は、凹凸形状部３１１を有する。基板３１０は、斜面部３１１ａと、底面部３１１ｂと、上面部３１１ｃと、を有する。底面部３１１ｂと上面部３１１ｃとは、互いに平行な平坦面である。斜面部３１１は、凹凸形状部３１１の側面部である。バッファ層３２０は、基板３１０の凹凸に沿って形成されている。
架橋部３３０は、基板３１０の底面部３１１ｂと上面部３１１ｃとの上に形成されている。架橋部３３０は、脚部３３１と、上面部３３２と、を有する。上面部３３２は、非極性面または半極性面である。脚部３３１は、上面部３３２に対して、ほぼ９０°の角度で形成されている。
架橋部３３０は、基板３１０の底面部３１１ｂから基板３１０の上面部３１１ｃにわたって架橋されている。
半導体層３４０は、架橋部３３０の上面部３３２から主に成長している。
２．空隙
半導体構造体３００は、空隙Ｘ３を有している。空隙Ｘ３は、第１の空隙である。空隙Ｘ３は、基板３１０の凹凸形状部３１１と半導体層３４０との間に位置している。空隙Ｘ３は、基板３１０の凹凸形状部３１１と架橋部３３０とにより囲まれている。バッファ層３２０を考慮すれば、空隙Ｘ３は、バッファ層３２０と架橋部３３０とにより囲まれている。
３．分解層の成長
本実施形態では、特開２０１３−２４１３３７号公報に記載の技術に基づいて、分解層を成長させる。そのため、特開２０１３−２４１３３７号公報の図１．Ｂに示すように、半導体層は成長する。
４．本実施形態の効果
本実施形態では、半導体層３４０は、架橋部３３０の上面部３３２から主に成長する。そのため、半導体層３４０の貫通転位密度は、やや低い。つまり、半導体構造体３００の半導体層の結晶性は高い。
半導体構造体３００が発光素子である場合には、空隙Ｘ３が発光層からの光を好適に反射もしくは散乱する。つまり、その発光素子の外部量子効率は高い。また、発光層の上面は、非極性面または半極性面である。そのため、発光層に加わるピエゾ電界は十分に小さい。したがって、発光層における正孔の波動関数と電子の波動関数とがよく重なる。つまり、この発光素子の内部量子効率は従来に比べて高い。
５．変形例
第１の実施形態および第２の実施形態とそれらの変形例を自由に組み合わせて、本実施形態に適用してもよい。
（第５の実施形態）
第５の実施形態について説明する。第５の実施形態においては、基板の主面には凹凸形状が形成されていない。そのため、第１の実施形態と異なる点について説明する。
１．半導体構造体
図１５は、第５の実施形態の半導体構造体４００の概略構成を示す図である。発光素子４００は、基板４１０と、バッファ層４２０と、架橋部４３０と、半導体層４４０と、を有する。
図１５に示すように、基板４１０の主面、すなわち半導体層形成面は、凹凸形状部を有さない。つまり、基板４１０の主面は平坦面である。基板４１０は、平坦面を有する。バッファ層４２０は、平坦な基板４１０の上に平坦な形状で形成されている。
架橋部４３０は、基板４１０の平坦面を起点に形成されている。つまり、架橋部４３０は、基板４１０の主面に支持されている。バッファ層４２０を考慮すると、架橋部４３０は、バッファ層４２０の上に形成されている。架橋部４３０は、平坦なバッファ層４２０を起点に架橋されている。架橋部４３０は、脚部４３１と、上面部４３２と、を有している。脚部４３１は、平坦なバッファ層４２０を起点に形成されている。
複数の架橋部４３０は、非周期的に配置されている。そして、複数の架橋部４３０のそれぞれは、不均一な高さおよび幅を有する。
半導体層４４０は、架橋部４３０の上面部４３２から主に成長する。また、バッファ層４２０の露出している部分から成長する場合もある。そして、半導体層４４０は、不均一な高さおよび幅を有する複数の架橋部４３０の形状に対応する凹凸を有する。
２．空隙
半導体構造体４００は、空隙Ｘ４を有している。空隙Ｘ４は、第１の空隙である。空隙Ｘ４は、基板４１０の平坦面と半導体層４４０との間に位置している。空隙Ｘ４は、基板４１０の平坦面と架橋部４３０とにより囲まれている。バッファ層４２０を考慮すれば、空隙Ｘ４は、バッファ層４２０と架橋部４３０とにより囲まれている。本実施形態では基板４１０に凹凸形状部がないため、空隙Ｘ４の位置は基板４１０上にランダムに配置されている。つまり、架橋部４３０および空隙Ｘ４が配置されている位置は、周期性をもたない。
３．半導体構造体の製造方法
３−１．分解層形成工程
平坦な主面を有する基板４１０の主面の上に分解層Ｅ１を形成する。
４．本実施形態の効果
本実施形態では、半導体層４４０は、架橋部４３０の上面部４３２から主に成長する。そのため、半導体層４４０の貫通転位密度は、やや低い。つまり、半導体構造体４００の半導体層の結晶性は高い。
半導体構造体４００が発光素子である場合には、空隙Ｘ４が発光層からの光を好適に反射もしくは散乱する。つまり、その発光素子の外部量子効率は高い。
また、本実施形態では、分解層は、多くの場合、島状かつ離散的に形成される。そのため、架橋部４３０も、島状かつ離散的に配置されている。
５．変形例
第１の実施形態および第２の実施形態とそれらの変形例を自由に組み合わせて、本実施形態に適用してもよい。
（第６の実施形態）
第６の実施形態について説明する。
１．半導体構造体
図１６は、第６の実施形態の半導体構造体５００の概略構成を示す図である。半導体構造体５００は、基板５１０と、マスク層Ｍ１と、バッファ層５２０と、複数の架橋部５３０と、半導体層５４０と、を有する。
本実施形態の基板５１０は、主面に凹凸形状部を有さない。基板５１０は、平坦な主面を有する。主面は、第１面である。基板５１０の主面の一部５１１ａの上にはマスク層Ｍ１が形成されている。基板５１０の主面の残部５１１ｂの上にはバッファ層５２０が形成されている。
バッファ層５２０は、マスク層Ｍ１以外の箇所に形成されている。
架橋部５３０は、マスク層Ｍ１に接触した状態で架橋されている。架橋部５３０は、マスク層Ｍ１の表面で架橋されている。複数の架橋部５３０のうちの１つの架橋部５３０における主面からの高さは、複数の架橋部５３０の主面からの高さの平均値から−１０％以上１０％以下の範囲内にある。
半導体層５４０は、架橋部５３０の上面部５３２から主に成長している。
２．空隙
発光素子５００は、空隙Ｘ５を有している。空隙Ｘ５は、第１の空隙である。空隙Ｘ５は、基板５１０の上のバッファ層５２０と対面する位置に形成されている。空隙Ｘ５は、バッファ層５２０と架橋部５３０とにより囲まれている。
４．本実施形態の効果
本実施形態では、半導体層５４０は、架橋部５３０の上面部５３２から主に成長する。そのため、半導体層５４０の貫通転位密度は、やや低い。つまり、半導体構造体５００の半導体層の結晶性は高い。
半導体構造体５００が発光素子である場合には、空隙Ｘ５が発光層からの光を好適に反射もしくは散乱する。つまり、その発光素子の外部量子効率は高い。
４．半導体発光素子の製造方法
本導体発光素子の製造方法のうち第１の実施形態と異なる点のみ説明する。
４−１．マスク層形成工程
平坦な主面を有する基板５１０を用いる。基板５１０の主面の第１領域５１１ａの上にマスク層Ｍ１を形成する。例えば、ＳｉＯ2 を形成する。
４−２．バッファ層形成工程
次に、基板５１０の主面の第２領域５１１ｂの上にバッファ層５２０を形成する。第２領域は、基板５１０の主面におけるマスク層Ｍ１が形成されていない領域である。この際、マスク層Ｍ１の上にはバッファ層５２０は形成されない。また、マスク層Ｍ１の上にバッファ層が形成されたとしても、マスク層Ｍ１の上のバッファ層の結晶品質は悪い。そのため、マスク層Ｍ１の上のバッファ層からは分解層Ｅ１は成長しない。
４−３．分解層形成工程
次に、バッファ層５２０の上に分解層Ｅ１を形成する。分解層Ｅ１を第２領域５１１ｂからマスク層Ｍ１の表面の一部を覆うまで成長させる。
４−４．架橋部形成工程
そして、架橋部５３０を分解層Ｅ１の上に形成する。その際に、架橋部５３０の下端はマスク層Ｍ１の表面に接触している。そして、この工程以降については、第１の実施形態と同様である。
５．変形例
５−１．マスクパターンと架橋部の形状
マスクＭ１のパターンにより、種々の３次元形状の分解層を形成することができる。架橋部は、分解層の形状をそのまま引き継ぐ。そのため、種々の形状の架橋部を形成することができる。
５−２．組み合わせ
第１の実施形態および第２の実施形態とそれらの変形例を自由に組み合わせて、本実施形態に適用してもよい。
（第７の実施形態）
１．半導体発光素子
図１７は、第７の実施形態の発光素子６００の構造を示す概略構成図である。また、発光素子６００は、成長基板を除去されている。そのため、サファイア基板等の成長基板は、発光素子６００には残っていない。そして、光取り出し面Ｚ１は、ｎ型半導体層の側にある。
図１７に示すように、発光素子６００は、ｐ電極Ｐ１と、支持基板６１０と、接合層６２０と、導電性反射膜６５０と、ｐ型半導体層６６０と、発光層６７０と、ｎ型半導体層６８０と、突出部６９０と、ｎ電極Ｎ１とを、有する。図１７に示すように、発光素子６００は、ｎ型半導体層６８０の上に突出部６９０を有している。突出部６９０は、壁部６９１と平坦部６９２とを有する。壁部６９１は、筒形状である。壁部６９１における筒形状の内径は、ｎ型半導体層６８０の表面から遠ざかるほど小さい。
突出部６９０は、ｎ型半導体層６８０の上でｎ型半導体層６８０の表面から突出している。突出部６９０の材質は、ＡｌＧａＮである。突出部の詳細については、後述する。
ｎ電極Ｎ１は、ｎ型半導体層６８０の上に形成されている。突出部６９０が導電性材料であれば、ｎ電極Ｎ１を突出部６９０の上に形成してもよい。ｎ電極Ｎ１は、Ｎｉ、Ａｕ、Ａｇ、Ｃｏ、等から１以上を組み合わせて形成したものである。つまり、ｎ電極Ｎ１とｎ型半導体層６８０とは導通している。ｎ電極Ｎ１は、金属製の電極であり、一般に透明ではない。
２．突出部
２−１．突出部の構成
突出部６９０およびｎ型半導体層６８０は、光取り出し面Ｚ１を構成する。突出部６９０は、ｎ型半導体層６８０の上に設けられている。そして、突出部６９０は、ｎ型半導体層６８０の表面から突出している。突出部６９０は、壁部６９１と、平坦部６９２と、を有する。平坦部６９２は、ｎ型半導体層６８０と接触している。壁部６９１は、ｎ型半導体層６８０から突出している。壁部６９１は、ｎ型半導体層６８０の表面に対して交差する向きに配置されている。
２−２．突出部の形状
図１８は、発光素子６００をｎ電極Ｎ１の側から視た斜視図である。壁部６９１は、ｎ型半導体層６８０の上にハニカム状に配置されている。壁部６９１は、テーパ状の円筒形状に近い筒形状である。図１７および図１８に示すように、壁部６９１における筒形状の内径は、ｎ型半導体層６８０の表面から遠ざかるほど小さい。図１８に示すように、壁部６９１のテーパ状の円筒形状の内部では、ｎ型半導体層６８０の表面が露出している。壁部６９１のテーパ状の円筒形状の外部では、平坦部６９２が、露出している。平坦部６９２は、複数の壁部６９１とつながっている。壁部６９１は、平坦部６９２により支持されている。
図１９は、突出部６９０の周辺を拡大した拡大図である。図１９に示すように、突出部６９０の壁部６９１は、第１面６９１ａと第２面６９１ｂとを有している。第１面６９１ａは、発光素子６００のｎ型半導体層６８０に対面する面である。第２面６９１ｂは、発光素子６００の外部に対面する面である。第２面６９１ｂは、第１面６９１ａの反対側の面である。断面において壁部６９１同士の間隔は、ｎ型半導体層６８０の表面６８１から遠ざかるほど狭くなっている。第１面６９１ａは、ｎ型半導体層６８０の表面６８１から遠ざかるほど狭くなる円筒の内側面である。
第１面６９１ａとｎ型コンタクト層６８０とがなす角の角度θ１は、１０°以上８５°以下の範囲内である。好ましくは、角度θ１は、３０°以上８０°以下の範囲内である。さらに好ましくは、角度θ１は、４５°以上６５°以下の範囲内である。このように、突出部６９０は、ｎ型半導体層６８０に対面するとともにｎ型半導体層６８０に対して鋭角の第１面６９１ａを有する。
突出部６９０は、周期的に形成されている。また、突出部６９０の壁部６９１の高さは、ほぼ揃っている。つまり、複数の壁部６９１のうちの１つの壁部６９１におけるｎ型半導体層６８０からの高さは、複数の壁部６９１のｎ型半導体層６８０からの高さの平均値から−１０％以上１０％以下の範囲内にある。また、複数の壁部６９１は、平坦部６９２を介して互いにつながっている。
２−３．突出部の膜厚
突出部６９０における最も厚い箇所の膜厚は、０．２５ｎｍ以上６００ｎｍ以下である。好ましくは、０．５ｎｍ以上６０ｎｍ以下である。さらに好ましくは、１ｎｍ以上３０ｎｍ以下である。また、平坦部６９２の膜厚は、壁部６９１の膜厚よりも厚いとよい。
２−４．突出部の貫通孔
突出部６９０の壁部６９１は、複数の貫通孔６９３を有している。突出部６９０の平坦部６９２は、複数の貫通孔６９４を有している。壁部６９１の複数の貫通孔６９３の密度は、平坦部６９２の複数の貫通孔６９４の密度よりも高い。この場合に、各半導体層の貫通転位密度は小さい。すなわち、各半導体層の結晶性はよい。
壁部６９１の複数の貫通孔６９３の両端は開口している。平坦部６９２の複数の貫通孔６９４の一方の端部は開口している。平坦部６９２の複数の貫通孔６９４の他方の端部はｎ型半導体層６８０により塞がれている。
２−５．突出部の効果
図１８および図１９に示すように、本実施形態の発光素子６００は、複雑な形状の光取り出し面Ｚ１を有する。そのため、発光層６７０から発せられる光の一部Ｌ１は、図１９に示すように、ｎ型コンタクト層６８０から発光素子６００の外部に出る。そして、突出部６９０の壁部６９１の第１面６９１ａに入る。そして、突出部６９０の壁部６９１の第２面６９１ｂから再び発光素子６００の外部に出る。この過程において、発光層６７０から発せられる光は、突出部６９０の第１面６９１ａおよび第２面６９１ｂにより複雑に反射される。したがって、この発光素子６００の外部量子効率は高い。
また、突出部６９０は、複数の貫通孔６９３、６９４を有する。つまり、突出部６９０における光取り出し面Ｚ１はより複雑な凹凸形状を有している。したがって、発光素子６００の外部量子効率は非常に高い。
３．半導体発光素子の製造方法
エッチング工程までは、第１の実施形態と同様である。
３−１．ｎ型半導体層形成工程
次に、架橋部Ｃ１０（突出部６９０）の上にｎ型半導体層６８０を形成する。例えば、ｎ型コンタクト層、ｎ側静電耐圧層、ｎ側超格子層、の順で形成する。ｎ型半導体層６８０は、架橋部Ｃ１０の上面部Ｃ１０ｂを起点として成長する。架橋部Ｃ１０の脚部Ｃ１０ａからは半導体層はほとんど成長しない。貫通転位Ｑ１のほとんどは、架橋部Ｃ１０の脚部Ｃ１０ａに向かって伸びている。そのため、ｎ型半導体層６８０の上には、ほとんど貫通転位は伸びない。また、ｎ型半導体層６８０は、少なくとも初期には横方向成長する。そのため、上面部Ｃ１０ｂの貫通孔Ｃ１１ｂを好適に埋める。これにより、貫通転位密度が非常に低い半導体層が形成される。
なお、ｎ型半導体層６８０の成長とともに、第２の空隙Ｘ２が形成される（図示せず）。第２の空隙Ｘ２は、架橋部Ｃ１０の脚部Ｃ１０ａと、基板Ａ１０の頂部周辺と、ｎ型半導体層６８０とで囲まれている。
３−２．その他の積層工程
その後、ｎ型半導体層６８０の上に発光層６７０を形成する。そして、発光層６７０の上にｐ型半導体層６６０を形成する。また、ｐ型半導体層６６０の上に導電性反射膜６５０を形成する。そして、導電性反射膜６５０の上に接合層６２０を形成する。
３−３．基板分離工程
次に、架橋部Ｃ１０から基板Ａ１０を分離する。例えば、基板Ａ１０の主面にレーザーを照射する。ここで照射するレーザーは、波長が２４８ｎｍのＫｒＦ高出力パルスレーザーである。また、ＹＡＧレーザー（３５５ｎｍ、２６６ｎｍ）、ＸｅＣｌレーザー（３０８ｎｍ）、ＡｒＦレーザー（１５５ｎｍ）、などのいずれを用いてもよい。３６５ｎｍよりも波長の短いレーザーであれば、その他のレーザーを用いてもよい。
基板Ａ１０と突出部６９０との間の結合箇所の面積は十分に小さい。そのため、基板Ａ１０は、突出部６９０から容易に剥離する。これにより、基板Ａ１０が分離される。そして、突出部６９０が露出される。
３−４．洗浄工程
次に、ｎ型半導体層６８０および突出部６９０の表面を洗浄する。具体的には、ＨＣｌ水溶液もしくはＴＭＡＨ水溶液を用いる。
３−５．電極形成工程
続いて、支持基板６１０における接合層６２０の反対側の面にｐ電極Ｐ１を形成する。また、突出部６９０の上にｎ電極Ｎ１を形成する。
３−６．その他の工程
その他に、発光素子６００の表面に全体的に保護膜を形成してもよい。
４．変形例
４−１．成長基板の剥離方法（基板リフトオフ）
本実施形態では、基板Ａ１０をレーザーリフトオフ法により半導体層から分離する。突出部６９０と基板Ａ１０との間の密着力は低い。そのため、基板Ａ１０を半導体層から分離することは容易である。例えば、エッチング、テープリフトオフ、超音波を用いて基板Ａ１０を半導体層から分離してもよい。また、その他の方法を用いてもよい。
５．本実施形態のまとめ
本実施形態の発光素子６００は、複雑な形状の突出部６９０を有する。そのため、発光層６７０からの光が突出部６９０の箇所で好適に散乱する。したがって、光取り出し効率の高い発光素子６００が実現されている。
なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。例えば、半導体層の成膜方法は有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。
（第８の実施形態）
第８の実施形態について説明する。
１．パワーデバイス
図２０は、本実施形態のパワーデバイス７００の概略構成を示す図である。パワーデバイス７００は、もちろん、半導体素子の一種である。パワーデバイス７００は、基板Ａ１０と、バッファ層Ｂ１０と、架橋部Ｃ１０と、下地層７４０と、キャリア走行層７５０と、キャリア供給層７６０と、ゲート電極ＧＥと、ソース電極ＳＥと、ドレイン電極ＤＥと、を有する。ソース電極ＳＥおよびドレイン電極ＤＥは、キャリア供給層７６０の上に形成されている。
下地層７４０は、例えば、ＡｌＮまたはＧａＮである。キャリア走行層７５０は、キャリア供給層７６０から供給されるキャリアが走行する層である。キャリア走行層７５０は、例えば、ＧａＮである。キャリア供給層７６０は、キャリア走行層７５０にキャリアを供給する層である。キャリア供給層７６０は、例えば、ＡｌＧａＮである。
下地層７４０は、底面７４１の一部７４１ａと、底面７４１の残部７４１ｂと、を有する。底面７４１の一部７４１ａは、架橋部Ｃ１０の上面部Ｃ１０ｂと対面している。底面７４１の残部７４１ｂは、架橋部Ｃ１０の一部とわずかに接触している。
２．パワーデバイスの製造方法
エッチング工程までは、第１の実施形態と同様である。
２−１．半導体層形成工程
本実施形態の半導体層形成工程は、キャリア走行層７５０を形成するキャリア走行層形成工程と、キャリア走行層７５０にキャリアを供給するキャリア供給層７６０を形成するキャリア供給層形成工程と、を有する。
２−２．電極形成工程
そして、ソース電極ＳＥと、ドレイン電極ＤＥと、ゲート電極ＧＥと、を形成する。
３．変形例
第２の実施形態と第７の実施形態と第８の実施形態とで説明したように、半導体素子は、架橋部Ｃ１０より上層については、任意の半導体層および任意の電極を有していてもよい。そのため、発光素子やパワーデバイスに限らず、種々の半導体素子について適用することができる。また、第１の実施形態と第３の実施形態から第６の実施形態までとそれらの変形例とを自由に組み合わせてもよい。また、半導体素子の製造方法は、１以上の半導体層のうちの少なくとも１つの半導体層と導通する１以上の電極を形成する電極形成工程を有する。
４．本実施形態の効果
本実施形態のパワーデバイス７００は、架橋部Ｃ１０の上に半導体層および電極を有する。分解層Ｅ１の貫通転位Ｑ１は、架橋部Ｃ１０より上層の半導体層にはほとんど引き継がれない。つまり、半導体層の結晶性は非常に優れている。これにより、パワーデバイス７００は、高い耐圧性を備えるとともにリーク電流を抑制できる。
１．実験Ａ
１−１．基板
図２１は、凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ断面に相当する断面を示す断面図である。図２１および図２２に示すように、円錐形状の複数の凸部がハニカム状に配置されている。
１−２．分解層
図２３は、サファイア基板にバッファ層と分解層と架橋部とを形成したものの表面を示す走査型顕微鏡写真である。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ断面に相当する断面を示す断面図である。分解層としてＧａＮを形成した。架橋部としてＡｌＮをスパッタリングにより形成した。スパッタリングの時間は５０秒であった。ＡｌＮからなる架橋部の膜厚は１４．３ｎｍである。
１−３．分解層のエッチング
図２５は、分解層のエッチングをした後の架橋部等の表面を示す走査型顕微鏡写真である。図２５に示すように、架橋部Ｃ１０の脚部Ｃ１０ａにおける貫通孔の密度は、架橋部Ｃ１０の上面部Ｃ１０ｂにおける貫通孔の密度よりも高い。つまり、貫通転位に起因する貫通孔は、架橋部Ｃ１０の脚部Ｃ１０ａに集中している。
なお、図２５に示すように、架橋部Ｃ１０の一部にクラックが入っている。クラックは、エッチング時もしくは降温時に生じる可能性がある。そのため、エッチング後に連続して成膜すると、クラックは発生しにくい。しかし、架橋部Ｃ１０は、全体として安定であり、架橋部Ｃ１０より上層の半導体層について問題なく成長させることができる。
図２６は、図２５のＸＸＶＩ−ＸＸＶＩ断面に相当する断面を示す断面図である。図２６に示すように、左側には空隙が観測される。図２６の右側には、ＧａＮからなる分解層の残渣が観測される。
１−４．貫通孔の位置
図２５に示すように、貫通孔は、架橋部Ｃ１０の脚部Ｃ１０ａに集中している。架橋部Ｃ１０より上層の半導体層は、架橋部Ｃ１０の上面部Ｃ１０ｂから成長する。したがって、架橋部Ｃ１０より上層の半導体層においては、貫通転位密度は比較的低い。すなわち、架橋部Ｃ１０より上層の半導体層の結晶性は優れている。
２．実験Ｂ
２−１．分解層までの成膜
実験Ｂでは、実験Ａと同じ凹凸基板を用いた。分解層としてＧａＮ層をＭＯＣＶＤ法により形成した。架橋部としてＡｌＧａＮ層をＭＯＣＶＤ法により形成した。Ａｌの組成は３５％であった。ＡｌＧａＮ層の膜厚は２５．８ｎｍであった。
２−１．分解層のエッチング
図２７は、架橋部としてＡｌＧａＮ層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部としてＡｌＧａＮ層を形成した場合であっても、空隙を形成することができる。なお、分解層としてＧａＮ層を形成し、架橋部としてＡｌ組成が５％以上３５％以下のＡｌＧａＮ層を形成した場合には、架橋部を形成することができた。
ここで、架橋部としてＡｌＧａＮ層を形成する場合には、Ａｌ組成が小さいほど、架橋部の組成と分解層の組成とが近い。つまり、架橋部と分解層との間の格子定数差は小さい。そのため、クラックの発生を防止できる。しかしその代わりに、架橋部の熱分解温度と分解層の熱分解温度とが近い。つまり、分解層を分解する際に架橋部もダメージを受けるおそれがある。一方、Ａｌ組成が大きいほど、架橋部の組成と分解層の組成とが離れている。そのため、熱分解による架橋部へのダメージを抑制できる。その代わりに、クラックが生じやすい。
３．実験Ｃ
３−１．分解層までの成膜
実験Ｃでは、実験Ａと同じ凹凸基板を用いた。分解層としてＧａＮ層をＭＯＣＶＤ法により形成した。架橋部として３００℃以上６００℃以下の低温で低温ＡｌＮ層をＭＯＣＶＤ法により形成した。低温ＡｌＮ層の膜厚は２５．８ｎｍであった。
３−２．分解層のエッチング
図２８は、架橋部として低温ＡｌＮ層を形成した場合の断面を示す走査型顕微鏡写真である。このように、架橋部として低温ＡｌＮ層を形成した場合であっても、空隙を形成することができる。
４．実験Ｄ
４−１．基板
基板としてストライプ状の凹凸が形成された基板を用いた。そして、分解層として非極性面のｍ面のＧａＮ層をＭＯＣＶＤ法により形成し、架橋部としてＡｌＧａＮ層をＭＯＣＶＤ法により形成した。
４−２．分解層のエッチング
図２９は、分解層のエッチング後の架橋部の周辺を示す走査型顕微鏡写真である。図３０は、分解層のエッチング後の架橋部の周辺の断面を示す走査型顕微鏡写真である。図２９および図３０に示すように、基板とＡｌＧａＮ層との間に空隙が観測される。
５．実験Ｅ
５−１．架橋部の膜厚
架橋部Ｃ１０の膜厚が８ｎｍ以上６０ｎｍ以下の程度の場合に、好適な空隙が得られた。
６．実験Ｆ
６−１．サンプルの製造
第２の実施形態の発光素子１００の製造方法によりサンプルを作製した。そのため、成長基板は、円錐形状の凸部がハニカム状に配置された基板である。バッファ層は、低温ＡｌＮバッファ層である。突出部（架橋部）として、スパッタリングによりＡｌＮを成膜した。その後、ｎ型半導体層等を成膜した。そして、エッチングにより、ｎ型半導体層から成長基板を剥離した。
６−２．画像
図３１は、突出部に相当する箇所を示す走査型顕微鏡写真（その１）である。図３２は、突出部に相当する箇所を示す走査型顕微鏡写真（その２）である。図３１および図３２に示すように、突出部は、円筒に近い形状をしている。また、その円筒形状の内径は、ｎ型半導体層の表面から遠ざかるほど小さくなっている。
Ｓ１…半導体構造体
Ａ１０…基板
Ａ１１…凹凸形状部
Ａ１１ａ…凸部
Ａ１１ｂ…底面部
Ｂ１０…バッファ層
Ｂ１０ａ…斜面部
Ｂ１０ｂ…底面部
Ｃ１０…架橋部
Ｃ１０ａ…脚部
Ｃ１０ｂ…上面部
Ｃ１１ａ…貫通孔
Ｃ１１ｂ…貫通孔
Ｄ１０…半導体層
１４０…ｎ型コンタクト層
１５０…ｎ側静電耐圧層
１６０…ｎ側超格子層
１７０…発光層
１８０…ｐ側クラッド層
１９０…ｐ型コンタクト層
ＴＥ１…透明電極
Ｎ１…ｎ電極
Ｐ１…ｐ電極
Ｅ１…分解層
Ｑ１…貫通転位

Claims (23)

  1. 基板の上に分解層を形成する分解層形成工程と、
    前記分解層の上に架橋部を形成する架橋部形成工程と、
    前記分解層を分解する分解工程と、
    前記架橋部の上に１以上の半導体層を形成する半導体層形成工程と、
    を有し、
    前記分解層形成工程では、
    前記分解層を成長させるとともに複数の貫通転位を伸長させ、
    前記架橋部形成工程では、
    前記複数の貫通転位を前記架橋部の表面に表出させ、
    前記分解工程では、
    前記架橋部の前記表面に表出している前記複数の貫通転位を広げることにより前記架橋部を貫通する複数の貫通孔を形成し、
    前記複数の貫通孔の内部に露出する前記分解層を分解すること
    を特徴とする半導体構造体の製造方法。
  2. 請求項１に記載の半導体構造体の製造方法において、
    前記分解工程では、
    前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記架橋部の外部に排出し、
    前記分解層が存在していた領域に第１の空隙を形成すること
    を特徴とする半導体構造体の製造方法。
  3. 請求項２に記載の半導体構造体の製造方法において、
    前記分解工程では、
    前記第１の空隙の内部に、
    ＧａＮまたはＩｎＧａＮを含む残渣を残留させること
    を特徴とする半導体構造体の製造方法。
  4. 請求項１から請求項３までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    脚部と上面部とを有する前記架橋部を形成し、
    前記半導体層形成工程では、
    前記架橋部の前記上面部から前記半導体層を成長させること
    を特徴とする半導体構造体の製造方法。
  5. 請求項４に記載の半導体構造体の製造方法において、
    前記半導体層形成工程では、
    前記複数の貫通孔のうち前記脚部に形成された第１の貫通孔の少なくとも一部を塞がずに、
    前記複数の貫通孔のうち前記上面部に形成された第２の貫通孔を前記半導体層により塞ぐこと
    を特徴とする半導体構造体の製造方法。
  6. 請求項５に記載の半導体構造体の製造方法において、
    前記分解層形成工程では、
    前記分解層の成長の初期には前記分解層を主に縦方向に成長させ、
    前記分解層の成長の後期には前記分解層を主に横方向に成長させ、
    前記分解工程では、
    前記第１の貫通孔の密度を、
    前記第２の貫通孔の密度よりも高くすること
    を特徴とする半導体構造体の製造方法。
  7. 請求項４から請求項６までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部の前記上面部の膜厚を、
    前記架橋部の前記脚部の膜厚よりも厚くすること
    を特徴とする半導体構造体の製造方法。
  8. 請求項１から請求項７までのいずれか１項に記載の半導体構造体の製造方法において、
    前記分解層形成工程では、
    底面部と複数の凸部とを有する凹凸形状部を有する凹凸基板を用い、
    前記凹凸基板の前記凹凸形状部の側に前記分解層を形成すること
    を特徴とする半導体構造体の製造方法。
  9. 請求項８に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部のうちの１箇所における前記基板の前記底面部からの高さを、
    前記架橋部の前記底面部からの高さの平均値から−１０％以上１０％以下の範囲内とすること
    を特徴とする半導体構造体の製造方法。
  10. 請求項８または請求項９に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部の頂部と前記基板の前記底面部との間の距離を、
    前記基板の前記複数の凸部の頂部と前記基板の前記底面部との間の距離よりも大きくすること
    を特徴とする半導体構造体の製造方法。
  11. 請求項１から請求項７までのいずれか１項に記載の半導体構造体の製造方法において、
    平坦な主面を有する基板の前記主面の第１領域の上にマスク層を形成するマスク層形成工程を有し、
    前記分解層形成工程では、
    前記主面における前記マスク層が形成されていない第２領域の上に前記分解層を形成すること
    を特徴とする半導体構造体の製造方法。
  12. 請求項１１に記載の半導体構造体の製造方法において、
    前記分解層形成工程では、
    前記分解層を前記第２領域から前記マスク層の表面の一部までを覆うまで成長させ、
    前記架橋部形成工程では、
    前記マスク層の前記表面に接触する前記架橋部を形成すること
    を特徴とする半導体構造体の製造方法。
  13. 請求項１１または請求項１２に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    複数の前記架橋部を形成し、
    複数の前記架橋部のうちの１つの前記架橋部における前記底面部からの高さを、
    複数の前記架橋部の前記底面部からの高さの平均値から−１０％以上１０％以下の範囲内とすること
    を特徴とする半導体構造体の製造方法。
  14. 請求項１から請求項７までのいずれか１項に記載の半導体構造体の製造方法において、
    前記分解層形成工程では、
    平坦な主面を有する基板の前記主面の上に前記分解層を形成すること
    を特徴とする半導体構造体の製造方法。
  15. 請求項１から請求項１４までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部としてＡｌを含むIII 族窒化物を形成すること
    を特徴とする半導体構造体の製造方法。
  16. 請求項１から請求項１５までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部に少なくとも１以上のクラックを形成すること
    を特徴とする半導体構造体の製造方法。
  17. 請求項１から請求項１６までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部における最も厚い箇所の膜厚を、
    ０．２５ｎｍ以上１００ｎｍ以下とすること
    を特徴とする半導体構造体の製造方法。
  18. 請求項１から請求項１７までのいずれか１項に記載の半導体構造体の製造方法において、
    前記架橋部形成工程では、
    前記架橋部の表面の少なくとも一部にファセット面を形成すること
    を特徴とする半導体構造体の製造方法。
  19. 請求項１から請求項１８までのいずれか１項に記載の半導体構造体の製造方法において、
    前記半導体層から前記基板を分離する基板分離工程を有すること
    を特徴とする半導体構造体の製造方法。
  20. 基板の上に分解層を形成する分解層形成工程と、
    前記分解層の上に架橋部を形成する架橋部形成工程と、
    前記分解層を分解する分解工程と、
    前記架橋部の上に１以上の半導体層を形成する半導体層形成工程と、
    前記１以上の半導体層のうちの少なくとも１つの半導体層と導通する１以上の電極を形成する電極形成工程と、
    を有し、
    前記分解層形成工程では、
    前記分解層を成長させるとともに複数の貫通転位を伸長させ、
    前記架橋部形成工程では、
    前記複数の貫通転位を前記架橋部の表面に表出させ、
    前記分解工程では、
    前記架橋部の前記表面に表出している前記複数の貫通転位を広げることにより前記架橋部を貫通する複数の貫通孔を形成し、
    前記複数の貫通孔の内部に露出する前記分解層を分解すること
    を特徴とする半導体素子の製造方法。
  21. 請求項２０に記載の半導体素子の製造方法において、
    前記半導体層形成工程は、
    第１導電型の第１半導体層を形成する第１半導体層形成工程と、
    前記第１半導体層の上に発光層を形成する発光層形成工程と、
    前記発光層の上に第２導電型の第２半導体層を形成する第２半導体層形成工程と、
    を有すること
    を特徴とする半導体素子の製造方法。
  22. 請求項２０に記載の半導体素子の製造方法において、
    前記半導体層形成工程は、
    キャリア走行層を形成するキャリア走行層形成工程と、
    前記キャリア走行層にキャリアを供給するキャリア供給層を形成するキャリア供給層形成工程と、
    を有すること
    を特徴とする半導体素子の製造方法。
  23. 請求項２０から請求項２２までのいずれか１項に記載の半導体素子の製造方法において、
    前記半導体層から前記基板を分離する基板分離工程を有すること
    を特徴とする半導体素子の製造方法。
JP2016257143A 2016-12-28 2016-12-28 半導体構造体の製造方法および半導体素子の製造方法 Active JP6642805B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016257143A JP6642805B2 (ja) 2016-12-28 2016-12-28 半導体構造体の製造方法および半導体素子の製造方法
US15/836,595 US10438793B2 (en) 2016-12-28 2017-12-08 Production method for semiconductor structure and production method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016257143A JP6642805B2 (ja) 2016-12-28 2016-12-28 半導体構造体の製造方法および半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2018110172A JP2018110172A (ja) 2018-07-12
JP6642805B2 true JP6642805B2 (ja) 2020-02-12

Family

ID=62625600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016257143A Active JP6642805B2 (ja) 2016-12-28 2016-12-28 半導体構造体の製造方法および半導体素子の製造方法

Country Status (2)

Country Link
US (1) US10438793B2 (ja)
JP (1) JP6642805B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PL3460858T3 (pl) * 2017-09-20 2020-11-16 Instytut Technologii Materialów Elektronicznych Sposób wytwarzania kolumnowych struktur elektroluminescencyjnych UV i struktury wytworzone tym sposobem
KR102492533B1 (ko) 2017-09-21 2023-01-30 삼성전자주식회사 지지 기판, 이를 이용한 반도체 패키지의 제조방법 및 이를 이용한 전자 장치의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284802A (ja) * 1997-04-07 1998-10-23 Matsushita Electron Corp 窒化物系化合物半導体発光素子
JP2000031591A (ja) 1998-07-08 2000-01-28 Toshiba Corp 半導体発光素子
JP3857467B2 (ja) * 1999-07-05 2006-12-13 独立行政法人科学技術振興機構 窒化ガリウム系化合物半導体とその製造方法
JP3583375B2 (ja) * 2001-03-02 2004-11-04 三菱電線工業株式会社 ＧａＮ系半導体基材およびその製造方法
JP3823775B2 (ja) 2001-08-07 2006-09-20 日亜化学工業株式会社 窒化物半導体基板の製造方法
JP4035971B2 (ja) 2001-09-03 2008-01-23 豊田合成株式会社 半導体結晶の製造方法
JP4332720B2 (ja) * 2003-11-28 2009-09-16 サンケン電気株式会社 半導体素子形成用板状基体の製造方法
JP5895908B2 (ja) 2008-01-29 2016-03-30 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体、ｉｉｉ族窒化物系化合物半導体の形成されたウエハ及びｉｉｉ族窒化物系化合物半導体素子
JP5489117B2 (ja) * 2009-09-01 2014-05-14 シャープ株式会社 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子
US8450190B2 (en) 2010-03-23 2013-05-28 Academia Sinica Fabrication of GaN substrate by defect selective passivation
US8963165B2 (en) * 2010-12-29 2015-02-24 Sharp Kabushiki Kaisha Nitride semiconductor structure, nitride semiconductor light emitting element, nitride semiconductor transistor element, method of manufacturing nitride semiconductor structure, and method of manufacturing nitride semiconductor element
KR101278063B1 (ko) * 2012-02-06 2013-06-24 전남대학교산학협력단 나노포러스 구조를 이용한 반도체소자 분리방법
KR102109048B1 (ko) 2013-05-14 2020-05-11 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
JP2015153826A (ja) 2014-02-12 2015-08-24 ウシオ電機株式会社 窒化物半導体発光素子及びその製造方法
CN104393124B (zh) 2014-11-25 2017-04-05 天津三安光电有限公司 一种发光二极管外延片结构的制备方法
JP6712405B2 (ja) * 2017-03-29 2020-06-24 豊田合成株式会社 半導体素子の製造方法

Also Published As

Publication number Publication date
US10438793B2 (en) 2019-10-08
US20180182615A1 (en) 2018-06-28
JP2018110172A (ja) 2018-07-12

Similar Documents

Publication Publication Date Title
JP6686876B2 (ja) 半導体構造体および半導体素子
KR100825137B1 (ko) 반도체 구조물, 이의 제조 방법 및 반도체 발광 다이오드
JP6642804B2 (ja) 半導体配列体およびマイクロデバイスの製造方法
TW201214766A (en) Sapphire substrate and method for manufacturing the same and nitride semiconductor light emitting device
JP2008182069A (ja) 半導体発光素子
JP2008117922A (ja) 半導体発光素子及びその製造方法
TW201403864A (zh) 氮化物半導體發光元件及其製造方法
TWI533470B (zh) 三族氮化物半導體發光元件之製造方法
JPWO2015025631A1 (ja) 窒化物半導体発光素子
JP6010869B2 (ja) Ｉｉｉ 族窒化物半導体発光素子
JP6712405B2 (ja) 半導体素子の製造方法
JP2007214380A (ja) 窒化化合物半導体基板及び半導体デバイス
JP6642805B2 (ja) 半導体構造体の製造方法および半導体素子の製造方法
JPWO2018020793A1 (ja) 半導体発光素子および半導体発光素子の製造方法
KR102256590B1 (ko) 발광 다이오드
JP2013110426A (ja) 半導体装置の製造方法
JP6812790B2 (ja) Ｉｉｉ族窒化物半導体発光素子
JP6124740B2 (ja) 窒化物半導体発光素子の製造方法、窒化物半導体発光素子および窒化物半導体発光素子用下地基板
TW201528441A (zh) 氮化物半導體元件之製造方法
JP4442093B2 (ja) 窒化物半導体積層用基板の製造方法
US8541772B2 (en) Nitride semiconductor stacked structure and method for manufacturing same and nitride semiconductor device
JP2013183032A (ja) 半導体発光素子
CN103620895A (zh) Iii族氮化物半导体激光元件
JP2005251922A (ja) 半導体発光素子
JP6028690B2 (ja) Ｉｉｉ 族窒化物半導体発光素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190128

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191129

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191217

R150 Certificate of patent or registration of utility model

Ref document number: 6642805

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150