JP6712405B2 - 半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 225
- 238000004519 manufacturing process Methods 0.000 title claims description 78
- 238000000034 method Methods 0.000 title claims description 47
- 239000010410 layer Substances 0.000 claims description 707
- 238000000354 decomposition reaction Methods 0.000 claims description 440
- 239000011241 protective layer Substances 0.000 claims description 108
- 239000000758 substrate Substances 0.000 claims description 106
- 239000011800 void material Substances 0.000 claims description 37
- 230000000149 penetrating effect Effects 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000007789 gas Substances 0.000 description 56
- 238000005979 thermal decomposition reaction Methods 0.000 description 25
- 229910002704 AlGaN Inorganic materials 0.000 description 24
- 239000010408 film Substances 0.000 description 23
- 238000012986 modification Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 16
- 239000000203 mixture Substances 0.000 description 15
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 13
- 238000002474 experimental method Methods 0.000 description 13
- 239000000047 product Substances 0.000 description 13
- 239000010980 sapphire Substances 0.000 description 12
- 229910052594 sapphire Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000001000 micrograph Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 7
- 238000005253 cladding Methods 0.000 description 6
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910020068 MgAl Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000007857 degradation product Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/0242—Crystalline insulating materials
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- H01L21/02104—Forming layers
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- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
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- H01L21/02505—Layer structure consisting of more than two layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
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- H01L21/02538—Group 13/15 materials
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
1.半導体素子
1−1.第1の半導体素子(半導体発光素子)
図1は、第1の半導体素子の構造を示す概略構成図である。第1の半導体素子は、発光素子100である。発光素子100は、GaN基板110と、n型コンタクト層120と、n側静電耐圧層130と、n側超格子層140と、発光層150と、p側クラッド層160と、p型コンタクト層170と、透明電極TE1と、n電極N1と、p電極P1と、を有する。
図2は、第2の半導体素子の構造を示す概略構成図である。第2の半導体素子は、HEMT200である。HEMT200は、GaN基板210と、下地層220と、キャリア走行層230と、キャリア供給層240と、ゲート電極GEと、ソース電極SEと、ドレイン電極DEと、を有する。ソース電極SEおよびドレイン電極DEは、キャリア供給層240の上に形成されている。
上記の第1の半導体素子および第2の半導体素子の積層構造および材質は例示である。そのため、半導体素子は上記以外の構成であってもよい。半導体素子は、例えば、フリップチップ型や上下導通型の発光素子であってもよい。また、半導体素子は、IGBT、MOSFET等その他の素子であってもよい。
ここでは、第1の半導体素子(発光素子100)の製造方法について説明する。第2の半導体素子(HEMT200)の製造方法にも同様に適用することができる。半導体層の成膜方法として例えばMOCVD法を用いるとよい。また、HVPE法等その他の気相成長法を用いてもよい。また、半導体層によっては液相成長法を用いてもよい場合がある。また、後述する橋梁部D10等についてスパッタリングにより成膜してもよい。
まず、図3に示すように、基板A10を準備する。基板A10は、テンプレート基板である。基板A10は、サファイア基板A11と低温バッファ層A12とGaN層A13とを有する。図3に示すように、GaN層A13では、転位Q2が適宜合流して消失している。そのため、GaN層A13では、サファイア基板A11から遠ざかるほど転位密度が低い。つまり、サファイア基板A11に近い側のGaN層A13は、高転位領域である。サファイア基板A11から遠い側のGaN層A13は、低転位領域である。そのため、GaN層A13における低転位領域では、半導体の結晶性はよい。
次に、図4に示すように、GaN層A13の上に保護層B10を形成する。保護層B10は、後述する分解が保護層B10の下層に進行しないようにするための層である。保護層B10は、平坦な半導体層である。保護層B10は、例えば、AlGaN層である。AlGaN層の熱分解温度は、後述する分解層C10の熱分解温度よりも十分に高い。このとき、貫通転位Q1も保護層B10を貫通するように伸びる。
次に、図5に示すように、基板A10より上層の保護層B10の上に分解層C10を形成する。分解層C10は平坦である。分解層C10は、InGaN層である。InGaN層は、比較的低い温度で熱分解する。分解層C10は、一旦は成膜されるが、後述する分解工程により部分的に除去される半導体層である。このとき、貫通転位Q1も分解層C10を貫通するように伸びる。
次に、図6に示すように、分解層C10の上に橋梁部D10を形成する。橋梁部D10は平坦である。橋梁部D10は、AlGaN層である。このとき、貫通転位Q1も橋梁部D10を貫通するように伸びる。そして、貫通転位Q1を橋梁部D10の表面に表出させる。
次に、図7に示すように、分解層C10を分解する。そのために、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。また、基板温度を分解層C10の熱分解温度以上橋梁部D10の熱分解温度未満とする。貫通転位Q1は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Q1を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Q1の箇所から半導体が分解される。したがって、橋梁部D10の表面が貫通転位Q1の箇所を起点としてエッチングされる。そして、橋梁部D10には貫通孔D10hが形成される。混合ガスは、橋梁部D10の表面に表出している貫通転位Q1を広げることにより、橋梁部D10を貫通する貫通孔D10hを形成する。これにより、貫通孔D10hの内部に分解層C10が露出する。
次に、図10に示すように、橋梁部D10の上に半導体層E10を成長させる。半導体層E10は、1以上の半導体層を有する。半導体層E10は、橋梁部D10の上面部D10aを起点として成長する。そのため、橋梁部D10の貫通孔D10hを好適に埋める。つまり、橋梁部D10に形成された貫通孔D10hを塞ぐ。そして、橋梁部D10の貫通孔D10hの箇所から新たな貫通転位Q3が発生する場合もある。また、橋梁部D10の貫通孔D10hの箇所から新たな貫通転位が発生しない場合もある。
次に、p型コンタクト層170の一部の上に透明電極TE1を形成する。そして、透明電極TE1を形成しないp型コンタクト層170の残部に凹部を形成する。この凹部の底にはn型コンタクト層120が露出している。そこで、n型コンタクト層120の上にn電極N1を形成する。また、透明電極TE1の上にp電極P1を形成する。
次に、半導体層から基板A10を分離する。この工程を実施する前には、橋梁部D10は、分解層C10とわずかに接触している。そのため、橋梁部D10を分解層C10から分離することは容易である。作業者が手で剥離させることもできる。また、自然剥離も容易である。エッチング、テープリフトオフ、超音波を用いることにより剥離させてもよいが、これらの工程は必要ないことが多い。
この段階では、発光素子100におけるGaN基板110の裏には橋梁部D10が残留している。そのため、橋梁部D10を研磨する。以上により、発光素子100が得られる。
半導体層から基板A10を容易に分離することができる。橋梁部D10と分解層C10との間の連結領域が非常に狭いからである。また、基板A10の結晶性はよい。そのため、その結晶性を引き継いだ発光素子100の結晶性もよい。また、基板分離工程で分離した基板A10については後で再利用することができる。つまり、一旦結晶性のよい基板A10が得られれば、その基板A10をもとに何度でも高品質な発光素子100を製造することができる。そして、基板A10については何度でも再利用することができる。
4−1.基板剥離工程の不実施
図11に示すように、分解層C10がそれほど分解されていない段階で、橋梁部D10から半導体層E10を形成してもよい。その場合には、基板剥離工程を実施しなくてもよい。つまり、この発光素子には基板A10が残留している。そのため、この発光素子は第1の空隙X1を有する。発光層150から発せられる光は、第1の空隙X1で反射もしくは散乱される。半導体層と空気との間で屈折率に差があるためである。この反射または散乱により、この発光素子の光の取り出し効率が向上する。
本実施形態では、GaN基板110の上に発光素子100を製造した後に発光素子100から基板A10を分離する。しかし、GaN基板110を基板A10から分離した後にGaN基板110の上に各半導体層を積層してもよい。
図12に示すように、保護層B10を形成しなくてもよい。この場合には、基板A10のGaN層A13が分解層を兼ねている。そのため、GaN層A13がやや深く分解される。この場合には、橋梁部形成工程では、分解層であるGaN層A13の上に平坦な橋梁部D11を形成する。また、基板A10から半導体層E10を分離することも容易である。しかし、基板A10のGaN層A13の表面近傍が抉られてしまうため、基板A10を再利用する場合には適さない。
本実施形態の橋梁部D10は高温で成膜したAlGaN層である。橋梁部D10の熱分解温度は、分解層C10の熱分解温度よりも高い。橋梁部D10は、低温で形成したAlGaN層であってもよい。また、橋梁部D10は、AlN層またはAlGaInN層であってもよい。橋梁部D10は、Alを含有するIII 族窒化物を有するとよい。例えば、橋梁部D10は、Alを含有するIII 族窒化物半導体層である。また、分解層C10の材質との兼ね合いになるが、橋梁部D10の材質は、GaN、InGaNであってもよい。
本実施形態では、橋梁部D10は単一層である。橋梁部D10は、複数層を有していてもよい。また、橋梁部D10は、超格子構造であってもよい。例えば、AlGaN層とGaN層との超格子構造が挙げられる。ただし、橋梁部D10の全体の膜厚は、厚すぎないことが好ましい。
本実施形態の分解層C10はGaN層である。分解層C10はInGaN層であってもよい。また、分解層C10は、SiやMgをドープされていてもよい。もちろん、分解層C10の熱分解温度は低いほうが好ましい。そのため、分解層C10は、Inを含有するとよい。なお、Alを含有すると、熱分解温度は上昇する傾向がある。分解層C10としてAlを含有する層を形成する際には、分解層C10のAl組成は、橋梁部D10のAl組成よりも小さいほうが好ましい。また、橋梁部D10の熱分解温度よりも低ければ、BN、TiN、またはSiNxのようなIII 族窒化物以外の材料を用いてもよい。ただし、分解層C10は、後に形成する半導体層の組成に近いIII 族窒化物半導体が好ましい。後に形成する半導体層への不純物の混入を防止できるからである。そのため、分解層C10はGaNまたはInGaNであるとよい。
基板A10は、サファイア基板A11を有する。サファイアの他に、SiC、Si、ZnO、GaN、AlN、MgAl2 O4 、Ga2 O3 などの材質を用いてもよい。また、ガラス等の非晶質基板を用いてもよい。また、サファイア基板A11の表面に凹凸形状を設けてもよい。また、GaN層A13の代わりに、InGaN層、AlGaN層、AlInGaN層、AlN層、を用いてもよい。また、GaN層A13にSi等をドープしてもよい。
分解工程では、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。しかし、H2 ガスを供給しないこととしてもよい。この場合には、H2 ガスによる分解層C10のエッチングは生じない。分解層C10の熱分解のみが生じる。この場合であっても、橋梁部D10の膜厚が十分に薄ければ、分解層C10を除去することができる。全てのガスの流量に対するN2 およびNH3 の合計の流量の比(体積比)は、0.1%以上10%以下であることが好ましい。好ましくは0.1%以上5.0%以下である。さらに好ましくは0.1%以上2.5%以下である。
本実施形態においては、橋梁部D10の上に半導体層E10を形成する。この半導体層E10はGaN基板110である。しかし、この半導体層E10を中間層としてもよい。つまり、半導体層E10の上にGaN基板110を形成する。そして、研磨工程においては、橋梁部D10とともにこの中間層をも研磨する。
上記の変形例を自由に組み合わせてもよい。
以上詳細に説明したように、本実施形態の半導体素子の製造方法は、橋梁部D10と分解されずに残留している分解層C10とにより囲まれた第1の空隙X1を形成する。その際に、橋梁部D10の表面の表出している貫通転位Q1を広げることにより貫通孔D10hを形成する。そして、その貫通孔D10hの内部に露出している分解層C10を分解する。そして、分解層C10を分解した粒子を貫通孔D10hから排出する。このように第1の空隙X1が存在することにより、半導体素子と成長基板とを容易に剥離させることができる。また、製造された半導体素子は、半導体層と格子定数が大きく異なる異種基板を有さない。したがって、この半導体素子においては、応力が十分に緩和されている。
第2の実施形態について説明する。
1−1.基板準備工程
図3に示すような基板A10を準備する。
次に、図13に示すように、GaN層A13の上にピット層F20を形成する。ピット層F20は、ピットF20aを有するGaN層である。ピット層F20を形成するために、基板温度を750℃以上950℃以下とする。基板温度が低いほど、ピットF20aは広がる。また、ピット層F20の膜厚が厚いほどピットF20aは広がる。そのため、基板温度およびピット層F20の膜厚を選択することにより、所望のピットF20aの形状が得られる。なお、ピットF20aは、貫通転位Q1を起点に広がる。そのため、貫通転位Q1は、ピット層F20における凹みの底部に表出している。
次に、図14に示すように、ピット層F20の上に保護層B20を形成する。保護層B20は、ピット層F20のピットF20aの形状に対応する凹凸形状を有している。保護層B20は、例えば、AlGaN層である。AlGaN層の熱分解温度は、後述する分解層C20の熱分解温度よりも十分に高い。このとき、貫通転位Q1も保護層B20を貫通するように伸びる。
次に、図14に示すように、保護層B20の上に分解層C20を形成する。分解層C20の表面は平坦である。分解層C20は、InGaN層である。InGaN層は、比較的低い温度で熱分解する。分解層C20は、一旦は成膜されるが、後述する分解工程により部分的に除去される半導体層である。このとき、貫通転位Q1も分解層C20を貫通するように伸びる。
次に、図14に示すように、分解層C20の上に橋梁部D20を形成する。橋梁部D20の表面は平坦である。橋梁部D20は、AlGaN層である。このとき、貫通転位Q1も橋梁部D20を貫通するように伸びる。そして、貫通転位Q1を橋梁部D20の表面に表出させる。
次に、図15に示すように、分解層C20を分解する。そのために、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。また、基板温度を分解層C20の熱分解温度以上橋梁部D20の熱分解温度未満とする。貫通転位Q1は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Q1を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Q1の箇所から半導体が分解される。したがって、橋梁部D20の表面が貫通転位Q1の箇所を起点としてエッチングされる。そして、橋梁部D20には貫通孔D20hが形成される。混合ガスは、橋梁部D20の表面に表出している貫通転位Q1を広げることにより、貫通孔D20hを形成する。これにより、貫通孔D20hの内部に分解層C20が露出する。
次に、図17に示すように、橋梁部D20の上に半導体層E20を成長させる。半導体層E20は、橋梁部D20の上面部D20aを起点として成長する。そのため、橋梁部D20の貫通孔D20hを好適に埋める。つまり、橋梁部D20に形成された貫通孔D20hを塞ぐ。そして、橋梁部D20の貫通孔D20hの箇所から新たな貫通転位Q3が発生する場合もある。また、橋梁部D20の貫通孔D20hの箇所から新たな貫通転位が発生しない場合もある。
次に、p型コンタクト層170の一部の上に透明電極TE1を形成する。そして、透明電極TE1を形成しないp型コンタクト層170の残部に凹部を形成する。この凹部の底にはn型コンタクト層120が露出している。そこで、n型コンタクト層120の上にn電極N1を形成する。また、透明電極TE1の上にp電極P1を形成する。
橋梁部D20は、分解層C20とわずかに接触している。そのため、橋梁部D20を分解層C20から分離することは容易である。作業者が手で剥離させることもできる。
この段階では、発光素子100におけるGaN基板110の裏には橋梁部D20が残留している。そのため、橋梁部D20を研磨する。以上により、発光素子100が得られる。
2−1.膜厚が薄い分解層を形成する場合
図18は、膜厚が薄い分解層を形成する場合を説明するための図である。図18に示すように、分解層C21の膜厚が薄い場合には、分解層C21および橋梁部D21は、ピットF21aの形状に対応する形状を有する。分解層C21は、平坦部C21aと傾斜部C21bとを有する。橋梁部D21は、平坦部D21aと傾斜部D21bとを有する。ここで、貫通転位Q1は、傾斜部C21bの底部に表出している。
図19は、保護層の上部にピットを形成する場合を説明するための図である。この場合にはまず、平坦な保護層B22を形成する。そして、分解層C22としてピット層を形成する。そして、ピットがある分解層C22の上に橋梁部D22を形成する。橋梁部D22は、平坦部D22aと傾斜部D22bとを有する。ここで、貫通転位Q1は、傾斜部D22bの底部に表出している。
図20は、保護層を形成せずにピットを形成する場合を説明するための図である。この場合にはまず、図3の基板A10の上にピットF23aを有する分解層C23を形成する。そして、分解層C23の上に橋梁部D23を形成する。橋梁部D23は、平坦部D23aと傾斜部D23bとを有する。ここで、貫通転位Q1は、傾斜部D23bの底部に表出している。
ピット層F20の材料は、GaNの他に、AlGaN、InGaN、AlInGaNであってもよい。また、Si等がドープされていてもよい。
第2の実施形態およびその変形例と第1の実施形態およびその変形例とを組み合わせてもよい。
以上詳細に説明したように、本実施形態の半導体素子の製造方法は、ピット層F20を形成した後に保護層B20を形成する。保護層B20の形状は、ピット層F20の形状に対応する形状である。そして、保護層B20の上に分解層C20および橋梁部D20を形成する。そして、保護層B20と橋梁部D20との間の分解層C20の一部を分解する。これにより、空隙が形成される。このように空隙が存在することにより、半導体素子と成長基板とを容易に剥離させることができる。また、製造された半導体素子は、半導体層と格子定数が大きく異なる異種基板を有さない。したがって、この半導体素子においては、応力が十分に緩和されている。
第3の実施形態について説明する。
1−1.基板準備工程
図3に示すような基板A10を準備する。
次に、GaN層A13の上に保護層B30を形成する(図21参照)。保護層B30は平坦である。保護層B30は、例えば、AlGaN層である。AlGaN層の熱分解温度は、後述する分解層C30の熱分解温度よりも十分に高い。このとき、貫通転位Q1も保護層B30を貫通するように伸びる。
次に、図21に示すように、保護層B30の上に分解層C30を形成する。分解層C30は平坦である。分解層C30は、InGaN層である。InGaN層は、比較的低い温度で熱分解する。分解層C30は、一旦は成膜されるが、後述する分解工程により部分的に除去される半導体層である。このとき、貫通転位Q1も分解層C30を貫通するように伸びる。
次に、図22に示すように、分解層C30に凹部C30bを形成する。そのため、図22では、分解層C30の表面に平坦部C30aと凹部C30bとが露出している。つまり、側面部C30b1と底面部C30b2とを有する凹部C30bを分解層C30に形成するとともに底面部C30b2に保護層B30を露出させない。凹部C30bを周期的に形成するとよい。凹部C30bを形成するために、フォトリソグラフィー技術を用いてもよい。もしくは、エッチングやレーザーを用いることにより凹部C30bを形成してもよい。
次に、図23に示すように、分解層C30の上に橋梁部D30を形成する。橋梁部D30は、平坦部D30aと凹部D30bとを有する。つまり、橋梁部D30の形状は、分解層C30の凹部C30bに対応する形状を有する。凹部D30bは、側面部D30b1と底面部D30b2とを有する。橋梁部D30の側面部D30b1は、分解層C30の側面部C30b1の上に形成される。橋梁部D30の底面部D30b2は、分解層C30の底面部C30b2の上に形成される。橋梁部D30は、AlGaN層である。このとき、貫通転位Q1も橋梁部D30を貫通するように伸びる。そして、貫通転位Q1を橋梁部D30の表面に表出させる。
次に、図24に示すように、分解層C30を分解する。そのために、N2 ガスとNH3 ガスとの少なくとも一方と、H2 ガスとの混合ガスを供給する。また、基板温度を分解層C30の熱分解温度以上橋梁部D30の熱分解温度未満とする。貫通転位Q1は、原子間の結合が切れている格子欠陥である。そのため、貫通転位Q1を起点にして半導体が分解されやすい。そのため、熱分解温度が高い材料であっても貫通転位Q1の箇所から半導体が分解される。したがって、橋梁部D30の表面が貫通転位Q1の箇所を起点としてエッチングされる。そして、橋梁部D30には貫通孔D30hが形成される。混合ガスは、橋梁部D30の表面に表出している貫通転位Q1を広げることにより、貫通孔D30hを形成する。これにより、貫通孔D30hの内部に分解層C30が露出する。
次に、図26に示すように、橋梁部D30の上に半導体層E30を成長させる。半導体層E30は、橋梁部D30の平坦部D30aを起点として成長する。そのため、橋梁部D30の貫通孔D30hの少なくとも一部を好適に埋める。つまり、橋梁部D30に形成された貫通孔D30hの少なくとも一部を塞ぐ。そして、橋梁部D30の貫通孔D30hの箇所から新たな貫通転位Q3が発生する場合もある。また、橋梁部D30の貫通孔D30hの箇所から新たな貫通転位が発生しない場合もある。
次に、p型コンタクト層170の一部の上に透明電極TE1を形成する。そして、透明電極TE1を形成しないp型コンタクト層170の残部に凹部を形成する。この凹部の底にはn型コンタクト層120が露出している。そこで、n型コンタクト層120の上にn電極N1を形成する。また、透明電極TE1の上にp電極P1を形成する。
橋梁部D30は、分解層C30とほとんど分離している状態にある。作業者が手で分離させることもできる。
この段階では、発光素子100におけるGaN基板110の裏には橋梁部D30が残留している。そのため、橋梁部D30を研磨する。以上により、発光素子100が得られる。
2−1.保護膜が露出する凹部を形成する場合
図27は、保護膜が露出する凹部を形成する場合を説明するための図である。この場合には、橋梁部D31は、平坦部D31aと凹部とを有する。凹部は、側面部D31bと底面部D31cとを有する。そして、凹部の箇所の橋梁部D31と保護膜B31とが接触している。そのため、橋梁部D31は、保護膜B31に好適に支持されている。
図28は、保護層を形成せずに凹部を形成する場合を説明するための図である。この場合にはまず、図3の基板A10の上に凹部A13bを形成する。GaN層A13は、平坦部A13aと凹部A13bとを有する。そして、GaN層A13の上に橋梁部D32を形成する。橋梁部D32は、平坦部D32aと凹部D32bとを有する。ここで、貫通転位Q1は、平坦部D32aと凹部D32bとに表出している。
図29は、分解層の凹部の側面にダメージを与える場合を説明するための図である。この場合には、分解層C33は、上面部C33aと側面部C33b1と底面部C33b2とを有する。フォトリソグラフィー技術を用いる場合には、マスクで覆われている部分はダメージを受けず、マスクで覆われていない部分はダメージを受けやすい。そのため、予め定めた領域、マスクで覆われていないエッチングを受ける領域を狙ってダメージを導入することができる。また、分解層C33の側面部C33b1にダメージを与えるために、例えば、レーザーを側面部C33b1に照射する。または、側面部C33b1を形成後に反応性の高い溶液を側面部C33b1のみに供給すればよい。
図31は、マイクロデバイスを製造する場合を説明するための図である。図31に示すように、凹凸のある橋梁部D34は、平坦な保護層B34の上に配置されている。橋梁部D34は、上面部D34aと側面部D34bと底面部D34cとを有する。半導体層E34は、橋梁部D34の上面部D34aから成長している。つまり、半導体層形成工程では、橋梁部D34の各々の上面部D34aから各々の半導体層E34を成長させる。
第3の実施形態およびその変形例とその他の実施形態およびその変形例とを組み合わせてもよい。
以上詳細に説明したように、本実施形態の半導体素子の製造方法は、分解層C30に凹部C30bを形成する。これにより、分解層C30の上に形成する橋梁部D30を凹凸形状に形成することができる。そのため、保護層B30と橋梁部D30との間に空隙を形成することができる。このように空隙が存在することにより、半導体素子と成長基板とを容易に剥離させることができる。また、製造された半導体素子は、半導体層と格子定数が大きく異なる異種基板を有さない。したがって、この半導体素子においては、応力が十分に緩和されている。
1−1.基板
図32は、凹凸加工したサファイア基板の表面を示す走査型顕微鏡写真である。図33は、図32のXXXIII−XXXIII断面に相当する断面を示す断面図である。図32および図33に示すように、円錐形状の複数の凸部がハニカム状に配置されている。
図34は、サファイア基板にバッファ層と分解層と橋梁部とを形成したものの表面を示す走査型顕微鏡写真である。図35は、図34のXXXV−XXXV断面に相当する断面を示す断面図である。分解層としてGaNを形成した。橋梁部としてAlNをスパッタリングにより形成した。スパッタリングの時間は50秒であった。AlNからなる橋梁部の膜厚は14.3nmである。
図36は、分解層のエッチングをした後の橋梁部等の表面を示す走査型顕微鏡写真である。図36に示すように、橋梁部D10の一部にクラックが入っている。クラックは、エッチング時もしくは降温時に生じる可能性がある。そのため、エッチング後に連続して成膜すると、クラックは発生しにくい。しかし、橋梁部D10は、全体として安定であり、橋梁部D10より上層の半導体層について問題なく成長させることができる。
2−1.分解層までの成膜
実験Bでは、実験Aと同じ凹凸基板を用いた。分解層としてGaN層をMOCVD法により形成した。橋梁部としてAlGaN層をMOCVD法により形成した。Alの組成は35%であった。AlGaN層の膜厚は25.8nmであった。
図38は、橋梁部としてAlGaN層を形成した場合の断面を示す走査型顕微鏡写真である。このように、橋梁部としてAlGaN層を形成した場合であっても、空隙を形成することができる。なお、分解層としてGaN層を形成し、橋梁部としてAl組成が5%以上35%以下のAlGaN層を形成した場合には、橋梁部を形成することができた。
3−1.分解層までの成膜
実験Cでは、実験Aと同じ凹凸基板を用いた。分解層としてGaN層をMOCVD法により形成した。橋梁部として300℃以上600℃以下の低温で低温AlN層をMOCVD法により形成した。低温AlN層の膜厚は25.8nmであった。
図39は、橋梁部として低温AlN層を形成した場合の断面を示す走査型顕微鏡写真である。このように、橋梁部として低温AlN層を形成した場合であっても、空隙を形成することができる。
以上説明したように、橋梁部における貫通転位の箇所に貫通孔を形成し、その内部の分解層を分解させることができる。したがって、本明細書における第1の実施形態から第3の実施形態までとこれらの変形例に記載した技術は、実施可能である。
200…HEMT
A10…基板
A11…サファイア基板
A12…バッファ層
A13…GaN層
B10…保護層
C10…分解層
D10…橋梁部
D10h…貫通孔
E10…半導体層
Q1…貫通転位
Claims (12)
- 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
ピットを有するピット層を形成するピット層形成工程と、
前記ピット層の上に前記ピットの形状に対応する形状を有する保護層を形成する保護層形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記橋梁部形成工程では、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出するとともに前記橋梁部と前記保護層との間に挟まれている前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
保護層を形成する保護層形成工程と、
前記分解層に凹部を形成する凹部形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記凹部形成工程では、
側面部と底面部とを有する前記凹部を前記分解層に形成し、
前記橋梁部形成工程では、
前記凹部の形状に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
ピットを有するピット層を形成するピット層形成工程と、
前記ピット層の上に前記ピットの形状に対応する形状を有する保護層を形成する保護層形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に表面の平坦な前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記橋梁部形成工程では、
前記分解層の上に平坦な前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
ピットを有するピット層を形成するピット層形成工程と、
前記ピット層の上に前記ピットの形状に対応する形状を有する保護層を形成する保護層形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に前記保護層の形状に対応する形状を有する前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記橋梁部形成工程では、
前記分解層の上に前記分解層の形状に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
平坦な保護層を形成する保護層形成工程と、
を有し、
前記分解層形成工程では、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記保護層の上にピットを有する前記分解層を形成し、
前記橋梁部形成工程では、
前記分解層の上に前記分解層の形状に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
を有し、
前記分解層形成工程では、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
ピットを有する前記分解層を形成し、
前記橋梁部形成工程では、
前記分解層の上に前記分解層の形状に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
平坦な保護層を形成する保護層形成工程と、
前記分解層に凹部を形成する凹部形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記凹部形成工程では、
側面部と底面部とを有する前記凹部を前記分解層に形成するとともに前記底面部に前記保護層を露出させず、
前記橋梁部形成工程では、
前記凹部に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
平坦な保護層を形成する保護層形成工程と、
前記分解層に凹部を形成する凹部形成工程と、
を有し、
前記分解層形成工程では、
前記保護層の上に前記分解層を形成し、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記凹部形成工程では、
側面部と底面部とを有する前記凹部を前記分解層に形成するとともに前記底面部に前記保護層を露出させて、
前記橋梁部形成工程では、
前記凹部に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
前記分解層に凹部を形成する凹部形成工程と、
を有し、
前記分解層形成工程では、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記凹部形成工程では、
側面部と底面部とを有する前記凹部を前記分解層に形成し、
前記橋梁部形成工程では、
前記凹部に対応する形状を有する前記橋梁部を形成し、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 基板より上層に分解層を形成する分解層形成工程と、
前記分解層の上に橋梁部を形成する橋梁部形成工程と、
前記分解層を分解する分解工程と、
前記橋梁部の上に1以上の半導体層を形成する半導体層形成工程と、
側面部と底面部とを有する前記凹部を前記分解層に形成する凹部形成工程と、
前記凹部の前記側面部に損傷を与える損傷付与工程と、
を有し、
前記分解層形成工程では、
前記分解層を成長させるとともに複数の貫通転位を伸長させ、
前記橋梁部形成工程では、
前記複数の貫通転位を前記橋梁部の表面に表出させ、
前記分解工程では、
前記橋梁部の前記表面に表出している前記複数の貫通転位を広げることにより前記橋梁部を貫通する複数の貫通孔を形成し、
前記複数の貫通孔の内部に露出する前記分解層の少なくとも一部を分解し、
前記分解層を分解した後に生じる分解生成物を前記複数の貫通孔から前記橋梁部の外部に排出し、
前記分解層が存在していた領域の少なくとも一部に第1の空隙を形成すること
を特徴とする半導体素子の製造方法。 - 請求項1から請求項10までのいずれか1項に記載の半導体素子の製造方法において、
前記分解層は、
GaN層またはInGaN層であり、
前記橋梁部は、
Alを含有するIII 族窒化物半導体層であること
を特徴とする半導体素子の製造方法。 - 請求項1から請求項11までのいずれか1項に記載の半導体素子の製造方法において、
前記半導体層から前記基板を分離する基板分離工程を有すること
を特徴とする半導体素子の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017066405A JP6712405B2 (ja) | 2017-03-29 | 2017-03-29 | 半導体素子の製造方法 |
US15/922,714 US10573515B2 (en) | 2017-03-29 | 2018-03-15 | Production method for semiconductor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017066405A JP6712405B2 (ja) | 2017-03-29 | 2017-03-29 | 半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018170391A JP2018170391A (ja) | 2018-11-01 |
JP6712405B2 true JP6712405B2 (ja) | 2020-06-24 |
Family
ID=63670824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017066405A Active JP6712405B2 (ja) | 2017-03-29 | 2017-03-29 | 半導体素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10573515B2 (ja) |
JP (1) | JP6712405B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6642805B2 (ja) * | 2016-12-28 | 2020-02-12 | 豊田合成株式会社 | 半導体構造体の製造方法および半導体素子の製造方法 |
JP7287495B2 (ja) * | 2019-12-03 | 2023-06-06 | 日本電信電話株式会社 | 半導体層の形成方法 |
CN114220889B (zh) * | 2021-12-14 | 2024-04-30 | 山西中科潞安紫外光电科技有限公司 | 一种垂直结构的深紫外led外延片及其生长方法 |
CN113921665B (zh) * | 2021-12-14 | 2022-04-12 | 山西中科潞安紫外光电科技有限公司 | 一种垂直结构的深紫外led外延片及其生长方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3946427B2 (ja) * | 2000-03-29 | 2007-07-18 | 株式会社東芝 | エピタキシャル成長用基板の製造方法及びこのエピタキシャル成長用基板を用いた半導体装置の製造方法 |
JP4075867B2 (ja) * | 2000-06-19 | 2008-04-16 | 日亜化学工業株式会社 | 窒化物半導体基板 |
JP3988018B2 (ja) * | 2001-01-18 | 2007-10-10 | ソニー株式会社 | 結晶膜、結晶基板および半導体装置 |
JP3823775B2 (ja) | 2001-08-07 | 2006-09-20 | 日亜化学工業株式会社 | 窒化物半導体基板の製造方法 |
JP4035971B2 (ja) | 2001-09-03 | 2008-01-23 | 豊田合成株式会社 | 半導体結晶の製造方法 |
JP4935700B2 (ja) * | 2008-02-01 | 2012-05-23 | 豊田合成株式会社 | Iii族窒化物系化合物半導体の製造方法、ウエハ、iii族窒化物系化合物半導体素子 |
US8450190B2 (en) * | 2010-03-23 | 2013-05-28 | Academia Sinica | Fabrication of GaN substrate by defect selective passivation |
US8698163B2 (en) * | 2011-09-29 | 2014-04-15 | Toshiba Techno Center Inc. | P-type doping layers for use with light emitting devices |
KR102071034B1 (ko) * | 2013-02-28 | 2020-01-29 | 서울바이오시스 주식회사 | 질화물 기판 제조 방법 |
KR102109048B1 (ko) * | 2013-05-14 | 2020-05-11 | 엘지이노텍 주식회사 | 반도체 기판, 발광 소자 및 전자 소자 |
CN104393124B (zh) * | 2014-11-25 | 2017-04-05 | 天津三安光电有限公司 | 一种发光二极管外延片结构的制备方法 |
-
2017
- 2017-03-29 JP JP2017066405A patent/JP6712405B2/ja active Active
-
2018
- 2018-03-15 US US15/922,714 patent/US10573515B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US10573515B2 (en) | 2020-02-25 |
US20180286671A1 (en) | 2018-10-04 |
JP2018170391A (ja) | 2018-11-01 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20191226 |
|
A131 | Notification of reasons for refusal |
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