JP6120841B2 - Ｉｉｉ−ｖエピタキシャル層を成長させるための方法 - Google Patents

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Description

ＩＩＩ−Ｖエピタキシャル層を基板上に成長させる方法、および、基板、当該基板上にあるバッファ層を備えており、当該基板およびバッファ層の間に導電性パスが存在する半導体構造、ならびに、そのような半導体構造を含んでいる素子に関する。
例えばＩＩＩ−Ｎエピタキシャル層を基板上に堆積させるとき、いわゆるＳｉ基板の“Ｇａメルトバック”を抑制するために、成長は、ＡｌＮ層の堆積から始められる。上記界面におけるバンド整合またはＳｉへのＧａの拡散に起因して、ＳｉおよびＡｌＮの間の界面に導電層が形成される。この導電層は、Ｓｉ上のそのようなＩＩＩ−Ｎバッファの上部に構築される素子のＲＦ動作および高圧動作の両方にとって好ましくない。
ＲＦ素子の場合、ＲＦ信号は、この層と静電的に結合し、伝搬する信号における所望されない損失の原因になり得る。
十分に大きい接続間隔を有している高圧素子の場合、素子は、ＩＩＩ−Ｎ／Ｓｉ界面およびＩＩＩ−Ｎ／Ｓｉ界面自身における導電パスまで、接続から伸びている２本の脚からなるパスを介した高い電界条件下において、早期に絶縁破壊を受ける。すなわち、ソース領域およびドレイン領域の間の距離が大きくても、シリコン上のＡｌＧａＮ／ＧａＮ ＨＥＭＴ素子は、飽和絶縁破壊電圧を有していることが観察されている。絶縁破壊飽和のレベルは、エピタキシャル積層の合計の厚さに応じている。高い絶縁破壊電圧は、ウエハの大きな反りまたは割れた層を生じ、ウエハのコストを上昇させる厚いエピタキシャル層を必要とする。ＣＮ１０１７１９４６５は、シリコン基板 ＧａＮに基づく半導体材料を製造する方法を提供している。当該方法は、製品の品質および製造効率を向上させるために、Ｇａに基づく半導体材料を伸ばす処理においてＧａによってシリコン表面を再融解させる問題を解決することを目的とする。上記方法は、以下の工程、特にアルミニウム窒化物バッファ層を成長させるための第１のＭＯＣＶＤの反応チャンバにおいて、シリコン基板上にアルミニウム窒化物バッファ層を生成させること；工程が完了した後にアルミニウム窒化物バッファ層を取り出して、後の使用のためのシリコン基板 アルミニウム窒化物テンプレートを形成すること；ＧａＮに基づく半導体材料を成長させるための第２のＭＯＣＶＤに、後の使用のためのシリコン基板 アルミニウム窒化物テンプレートを入れて、ＧａＮに基づく半導体材料を伸ばすこと；および工程が完了した後にアルミニウム窒化物テンプレートを取り出して、シリコン基板 ＧａＮに基づく半導体材料を形成することを包含している。上記方法は、発光ダイオード、ダイオードレーザおよびパワーデバイスなどの製造に適用され得る。
Umeda, et al.は、“Blocking-Voltage Boosting Technology for GaN Transistors by Widening Depletion Layer in Si Substrates”(2010 IEEE Electron Devices Meeting, San Francisco, CA, pages 20.5.1 - 20.5.4)において、ＡｌＧａＮ／ＧａＮ ヘテロ接合型電界効果トランジスタ（ＨＦＥＴ）の阻止電圧を、高い抵抗性のＳｉ基板における空乏層を広げることによって高めるための新規な手法を提案している。阻止電圧向上（ＢＶＢ）の手法は、ＡｌＮ／Ｓｉにおける界面の反転層からの漏れ電流を止めるためのチャネル阻害物として、チップの周辺領域におけるイオンインプランテーションを利用している。空乏層は、チャネル阻害物の補助によって基板に広げられており、ＨＦＥＴの阻止電圧を上昇させる。オフ状態のＨＦＥＴの絶縁破壊電圧は、Ｓｉ上にある１．４μｍの厚さのエピタキシャルなＧａＮについて、チャネル阻害物なしの７６０ＶからＢＶＢ手法によって１３４０Ｖまで向上されている。この手法は、製造コストのさらなる低下を導く、Ｓｉ上のエピタキシャルな薄いＧａＮについてさえ、阻止電圧を向上させる大きな補助になっている。
しかし、このアプローチは、絶縁破壊電圧飽和の問題を必ずしも解決しない。
Srivastava et al.は、“Record Breakdown Voltage (2200 V) of GaN DHFETs on Si With 2-μm Buffer Thickness by Local Substrate Removal”(EDL 32-1 2011)において、シリコン貫通ビアを連想させる局所的な基板除去手法（ソース−ドレイン領域の下部）を提案しており、わずか２μｍの厚さのＡｌＧａＮバッファを有しているＳｉ（１１１）基板上にあるＡｌＧａＮ／ＧａＮ／ＡｌＧａＮのダブルヘテロ構造ＦＥＴの、これまでに達成された最高の絶縁破壊電圧を報告している。局所的なＳｉの除去前では、ＶＢＤは、ゲート−ドレイン距離（ＬＧＤ）≧８μｍのとき、〜７００Ｖにおいて飽和する。しかし、エッチングによって基板を局所的に除去した後、ＬＧＤ＝２０μｍを有している素子について、２２００ＶのＶＢＤを示す。さらに、ホール測定から、彼らは、局所的な基板の除去を組み込むアプローチは、２−Ｄ電子ガスチャネル特性に影響しないと結論付けている。
不利益な点は、能動素子が、信頼性の問題を引き起こし得る非常に薄い膜上に配置されていること、およびキャリア基板の除去が、積層の熱耐性に悪影響を及ぼすことである。
他のアプローチにおいて、半導体基板を貫いて埋込絶縁層まで（または半導体基板および埋込絶縁層を貫いて）トレンチがエッチングされ、下にある取扱い中のウエハから“ソースアイランド”および“ドレインアイランド”を完全に分離している、ＳＯＩ基板が使用される。
不利益な点は、能動素子および熱が分散され得る基板の背面の間に、非常に高い熱抵抗を有している酸化物が常に存在することである。
Nitronexは、プラスティックチャネルにおける電子の密度は、成長前におけるＳｉ基板の窒化物形成（米国特許第７，２４７，８８９号）によって、１０１６／ｃｍ３未満のレベルまで低下され得るが、これは、導電性チャネルを完全に破壊せず、したがって絶縁破壊飽和を解消しないことを最終的に示した。
典型的に、以上の処理は、標準的なＣＭＯＳプロセスにおいて実施され得ず、したがって、仮に可能であっても過剰な措置を取らざるを得ない。例えば処理条件が最適化されていないので、そのようなことは、費用がかかるだけでなく、歩留りにも影響し得る。
米国特許出願公開第２００８／００４８１９６号は、要素の材料層における結晶転位が、１つ以上のトレンチを基板にエッチングすることによって確実に回避され得る、電子要素および／または光学要素、ならびに要素を製造する方法に関する。トレンチは、トレンチが半導体層に完全に覆われ、ガス充填の空洞（空気充填の空洞）を形成するように、少なくとも１つの半導体層を用いて側方に過成長させられる。要素は、上記半導体層または当該半導体層上に付加されているさらなる半導体層に組み込まれている。要素の活性層は、空洞より上に、好ましくは単独に、配置されている。最適な熱拡散を達成するために、空洞は要素の幅よりわずかに広い。導光板を有している電子光学要素について、Strittmatter et al.は、光学的に光を閉じ込める手段として、半導体から空洞までの移行を使用している。要素がトランジスタである場合、Strittmatter et al.は、ＲＦ損失を排除するために、素子の下部にある空洞によって基板を置き換えている。両方の場合に、空洞は、要素の活性領域、したがって要素全体の大きさを少なくとも有している必要がある。
したがって、本発明は、機能性および利点を損なうことなく上述の不利益の１つ以上を解消させる、ＩＩＩ−Ｖエピタキシャル層を基板上に成長させる方法、同様に半導体構造、当該半導体構造を含んでいる素子、当該素子および／または半導体構造を含んでいる電子回路に関する。特に、本発明は、素子形成前（例えば、活性層の堆積または成長の前）のウエハの全面処理に関する。
改良された半導体素子、基板または方法（特に、飽和絶縁破壊電圧を有しておらず、結果として高圧に耐えるためのエピタキシャル層を必要としない代替的なＡｌＧａＮ／ＧａＮ ＨＥＭＴ素子）を提供することが、本発明の目的である。まず第１に、ＡｌＮ核生成層（６．２ｅＶ）およびＳｉ基板（１．１１ｅＶ）のバンドギャップは、非常に異なり、ＡｌＮ界面における極性変化がさらにある。複合したこれらは、電子によって占められている界面における量子井戸の形成を導き得る。次に、Ａｌ原子およびＧａ原子は、高温の工程（例えば、アニーリングおよび成長）の間に基板に分散し得る。これらの原子は、結果として電荷輸送を可能にするドーパント原子であり、したがって導電性パスを生成する。
本発明は半導体構造を製造する方法に関する。当該方法は、
基板（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板））を準備すること、
上記基板上にエピタキシャルな半導体のバッファ層（例えばＩＩＩ−Ｖバッファ層（例えばＩＩＩ−窒化物層））を設けて、当該エピタキシャルな半導体のバッファ層および基板の間に（例えば導電性の）界面を形成すること、または当該バッファ層を設けることによって当該界面を得ること、ならびに、
上記界面における電流を遮断するために、当該界面にある基板に１つ以上の局所的な電気絶縁を形成することを包含している。そのような絶縁は、シャロートレンチアイソレーション（ＳＴＩ）、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせであり得る。上記基板における上記１つ以上の局所的な絶縁は、規則的なパターンに形成され得る。
また、本発明は半導体構造を製造する方法に関する。当該方法は、
基板（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、絶縁体上のＳｉ、絶縁体上のＧｅ基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板））を準備すること；
上記基板上にエピタキシャルな半導体のバッファ層（例えばＩＩＩ−Ｖバッファ層（例えばＩＩＩ−窒化物層））を設けることによって、当該バッファ層および上記基板の間に導電性界面を得ること；
上記導電性界面における電流を遮断するために、上記導電性界面および部分的に上記基板に、１つ以上の局所的な電気絶縁を形成すること；ならびに、
上記１つ以上の局所的な電気絶縁を、少なくとも１つの上記局所的な電気絶縁が当該素子の高圧の端子および低圧の端子の間に配置されるように、素子と位置合わせすることを包含している。
好ましい実施形態によれば、上記方法は、上記バッファ層を貫いて上記基板に１つ以上のトレンチをエッチングすることをさらに包含している。
また、本発明は半導体構造に関する。当該半導体構造は、
基板（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板））、
上記基板上にあるバッファ層（例えばＩＩＩ−Ｖバッファ層（例えばＩＩＩ−窒化物層））を備えており、
上記バッファ層は、当該バッファおよび上記基板の間に界面を有しており、
導電性パスは、１つ以上の電気絶縁（例えば、シャロートレンチアイソレーション（ＳＴＩ）、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせ）によって遮断されていることを特徴とし、上記基板およびバッファ層の間の上記界面に存在している。
（ａ）上記１つ以上の局所的な電気絶縁は、２５ｎｍ〜２．５μｍの幅、より好ましくは５０ｎｍ〜１．５μｍの幅、より一層好ましくは１００ｎｍ〜１μｍの幅（例えば２００ｎｍ〜５００ｎｍの幅）であるか、および／または、
（ｂ）上記１つ以上の局所的な電気絶縁の間の間隙は、０．２μｍ〜２０μｍの幅、より好ましくは０．５μｍ〜１０μｍの幅、より一層好ましくは１μｍ〜５μｍの幅であるか、および／または、
（ｃ）上記１つ以上の局所的な電気絶縁の規則的なパターンの周期は、ゲートからドレインまでの距離より小さく、当該周期および距離は、同一平面にあり、好ましくは実質的に同一方向にある、ことが好ましい。
また、本発明は、半導体構造を含んでいる素子、ならびに上述のように当該素子および／または半導体構造を含んでいる電子回路に関する。
本発明の実施形態の利点は、処理の間におけるより良好な熱制御である。
本発明において、基板およびバッファの間に存在する導電層は、例えば標準的なＳｉのＣＭＯＳプロセスであるシャロートレンチアイソレーション（すなわちＳＴＩ）の改変された様式によって、ＡｌＮ／ＡｌＧａＮバッファ層を用いて一例において被覆されている、通常の（例えばＳｉ＜１１１＞）ウエハをパターニングすることによって妨げられている。これを実現するために、トレンチパターンは、Ｓｉ／ＩＩＩ−窒化物の界面を貫いている。代替的に、トレンチをエッチングする他の絶縁処理（例えばディープトレンチエッチング）と組み合わせても、Ｓｉの局所的な酸化（ＬＯＣＯＳ）または不純物インプランテーションが、使用され得る。絶縁処理の間にＡｌＮ／ＡｌＧａＮ表面を保護するために、バッファ層は、一例において再成長前に選択的に除去されるＧａＮ／（ＡｌＮ）／ＳｉＮ保護積層を用いて、被覆される。
一例において、保護積層ＧａＮ／（Ａｌ（Ｇａ）Ｎ）／ＳｉＮを用いて被覆することによってＡｌ含有ＩＩＩ−Ｎ混合物を含んでいる機能層によって終結している、基板上のエピタキシャル構造は、標準的な種々の半導体プロセスの工程に続いて供され得、かつ機能層に対する選択的なエピタキシャル再成長のためにＭＯＣＶＤリアクタにさらに再導入され得るように、設けられている。
より詳細には、一例において、保護積層によって被覆されるＳｉ上のＡｌＮ／ＡｌＧａＮバッファ構造が、まず成長させられ；それは、絶縁領域（例えば、ＩＩＩ−窒化物スタックを貫いてＳｉ基板に伸びているパターン）を、これらの領域（例えばパターン）がＳｉ基板およびＩＩＩ−窒化物スタックの間の導電性界面を妨げるように、好ましくはＳＴＩによって、画定するためにＭＯＣＶＤ装置から取り出され；その後に残りの保護積層の部分は除去され；ウエハは、保護積層の残部を除去し、かつ第２のエピタキシャルプロセスを実施するために、ＭＯＣＶＤリアクタに再導入される。
上述の通り、一例において、本方法は、プロセスの工程が、多大な（特段の）労力なくそれに組み込まれ得るので、ＣＭＯＳプロセスに使用される。実際に、本方法は、従来技術の方法と異なり、ＣＭＯＳプロセスに組み込まれるために、明らかに適している。
本基板は、例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ基板、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板）、およびそれらの組み合わせ（例えば、ＳｉｘＧｅｙおよびそれらの（初期）層を含んでいる基板（例えば、複数の層のスタック））である。
エピタキシャル成長させたバッファ層は、基板上に設けられる。本発明におけるバッファ層は、例えばバッファ層のバンドギャップが、考慮している特性（例えば、バッファ層の高い破壊臨界電界）をもたらすために、基板のバンドギャップより十分に高い（例えば、それぞれ基板について１．１ｅＶおよびＡｌＮ核生成層について６．２ｅＶ）点において、基板と異なる性質である。基板のバンドギャップよりバッファ層のバンドギャップは、例えば、少なくとも数ｅＶ（例えば２ｅＶを超えるか、好ましくは３ｅＶを超えるか、より好ましくは４ｅＶを超える）高い。上記高い破壊臨界電界は、例えば、１ＭＶ／ｃｍを超えるか、好ましくは２ＭＶ／ｃｍを超えるか、より好ましくは３ＭＶ／ｃｍを超える（例えば５ＭＶ／ｃｍを超える）か、またはそれ以上にはるかに高い。バッファ層は、一例においてＩＩＩ−Ｖバッファ層である。本明細書における“ＩＩＩ”は、現在では１３族および３族の元素（例えばＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｓｃ、Ｙ、ならびにランタノイド系列およびアクチノイド系列）であるＩＩＩ族の元素を指す。本明細書における“Ｖ”は、現在ではＮ族の元素（例えばＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）であるＶ族の元素を指す。バッファ層は、第１の層が典型的に核生成層である一例において、複数の層のスタックを含んでいる。
本発明の目的は、基板およびバッファ層の間における導電層を崩壊させることである。基板における１つ以上の局所的な絶縁が形成されている種々の実施形態が予測される。結果として、１つ以上の島構造または島状構造（例えば図９の構造など）が形成される。絶縁は、電荷の流れに抵抗する材料である電気絶縁体（誘電体とも呼ばれる）に関する。絶縁材料において、価電子は、それらの原子に強く結合されている。これらの材料は、絶縁体または絶縁として電気機器に使用される。それらの機能は、それら自身に電流を通すことなく、導電体を支持または分離することである。すなわち、相対的に大きいバンドギャップを有している材料は、かなりの程度まで電子の流れを妨げるために、備えられている。好適な絶縁は、シャロートレンチアイソレーション（ＳＴＩ）、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせである。一例において、絶縁は、パターン化プロセス（例えばリソグラフィープロセス）を用いてもたらされる。絶縁の寸法は相対的に小さいことが好ましい。
一例において、絶縁は、規則的なパターン（例えば反復性のパターン）として、基板に形成されている。一例において、そのようなパターンは、さらなる処理工程を用いて整列化され、ここで例えば、絶縁パターンまたはＩＣ−パターン（例えば、トランジスタおよびダイオードのパターン）は機能的に重なる。さらに、ＩＣ−パターンのレベル（例えば、それらの１つ以上の境界）において、重なり得る。他の例において、パターンの周期は、パターンが、その機能性を維持しながら、さらなる処理工程に対して調整される必要のないように、素子の寸法に対してそれぞれ選択される。
本発明の他の目的は、異質の基板上にＩＩＩ−窒化物層を堆積させるときに応力操作を容易にすることである。半導体構造の絶縁破壊電圧は、好適な絶縁領域（例えばパターン）がそれをいったん妨げると、導電層によって制限されないので、ＩＩＩ−窒化物層の厚さは、十分に縮小され得、その組成は単純化され得、ウエハの処理量およびコスト、軽減されたウエハの反り、ならびにウエハの軽減された脆弱性についての利点を有している。
したがって、本発明は、上述した１つ以上の問題に対する解決法を提供する。特に、基板およびバッファの間における導電層は、崩壊させられ、結果としてそのような導電層を含んでいる構造に対する不利を少なくする。上述の不利益のすべては、これによって解消される。
この記載の利点は、明細書の全体を通じて詳述されている。
従来技術に係る半導体素子の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の断面図である。 本発明に係る半導体素子を製造する方法の平面図である。 本発明に係る半導体素子を製造する方法の平面図である。 本発明に係る半導体素子を製造する方法の平面図である。 本発明に係る半導体素子を製造する方法の平面図である。 本発明に係る半導体素子を製造する方法の平面図である。 本発明に係る半導体素子を製造する方法の平面図である。
本発明は、特定の実施態様に関して図面を参照して説明されているが、本発明は、それらに限定されることなく、特許請求の範囲のみによって限定される。説明されている図面は、概略に過ぎず、非限定的である。図面において、いくつかの要素の大きさは、拡大されており、例示を目的とする大きさを描写していない。寸法および相対的な寸法は、本発明の実施に対する実際の縮尺と対応していない。
第１の局面において、本発明は半導体構造を製造する方法に関する。当該方法は、
基板（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板））を準備すること、
上記基板上にエピタキシャルな半導体のバッファ層（例えばＩＩＩ−Ｖバッファ層（例えばＩＩＩ−窒化物層））を設け、このようにして界面を形成すること；および、
上記界面にある基板に１つ以上の局所的な電気絶縁（例えば、シャロートレンチアイソレーション（ＳＴＩ）、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせ）を形成することを包含している。基板における１つ以上の局所的な絶縁は、規則的なパターンに形成され得る。
特に本発明は、素子の形成前（例えば、活性層の堆積または成長前）におけるウエハ全面の処理に関する。
本方法の一例において、上記１つ以上の局所的な電気絶縁は、２５ｎｍ〜２．５μｍの幅、好ましくは５０ｎｍ〜１．５μｍの幅、より好ましくは１００ｎｍ〜１μｍの幅（例えば２００ｎｍ〜５００ｎｍの幅）であるか、および／または、上記１つ以上の局所的な電気絶縁の間の間隙は、０．２μｍ〜２０μｍの幅、好ましくは０．５μｍ〜１０μｍの幅、より好ましくは１μｍ〜５μｍの幅（例えば２μｍ）であるか、および／または、上記１つ以上の局所的な電気絶縁の上記規則的なパターンの周期は、ゲートからドレインまでの距離より小さく、当該周期および距離は同一平面にある。
導電層を十分に崩壊させるために、絶縁は小さすぎない（すなわち２５ｎｍを超える幅）ことが好ましいことが見出されている。さらなる利点が得られないとき、絶縁は（相対的に）大きい必要がない。ほとんどの用途にとって２．５μｍの幅で十分である。
（１つまたは）複数の絶縁を設けることによって、これらは間隙によって分離される。絶縁間の間隙は一例において少なくとも０．１μｍの幅であることが見出されている。これによって、構造（すなわち素子）（例えばトランジスタ）の他の機能的な形態は、それらの機能性の消失なしに作製され得る。それでも、さらなる利点が得られないとき、間隙は（相対的に）大きい必要がない。ほとんどの用途にとって２０μｍの幅で十分である。間隙が大きくなり過ぎると、崩壊された導電層は過度に大きな範囲をさらに示し、したがって絶縁間の間隙は一例において２０μｍ未満である。そのような間隙に集められる電荷を考慮して、ある時点において放電に導くように、間隙の範囲は一例において十分に小さい（すなわち２０μｍ未満）。
上述の範囲は、ある程度まで使用される技術に依存する（すなわち相対的により微細な特徴を用いてより進んだ技術は、相対的により微細な、絶縁および間隙を用いる場合により良好に機能する）。
本方法の一例において、バッファ層は、１つ以上の局所的な絶縁（例えば、ＩＩＩ−Ｖ層（例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮおよびＩｎＡｌＧａＮ）、ＳｉＮ層およびこれらの組み合わせ）を形成する前に、１つ以上の保護層を用いて被覆される。
本方法の一例において、１つ以上の保護層は、上記バッファ層上に付与されているＧａＮ、ＧａＮ層上に付与されているＡｌＮ、およびＡｌＮ層上に付与されているＳｉＮのスタックである。
１つ以上の保護層は、続く処理の間において下にあるバッファ層を保護する。結果として、本半導体構造は、他のプロセス、特にＣＭＯＳプロセスと完全に適合する。さらに、バッファ層が保護層によって保護されるので、バッファ層は、特別な予防策なしで、優れた形状を維持し、さらに処理され得る。さらに、１つ以上の保護層が除去される処理の性質（例えば、ドライエッチングおよび／またはウェットエッチング）によって、得られるバッファ層の表面は、さらに処理（例えば再成長）される良好な状態にある。以上は、処理によって得られる利点を巧みに利用している。
好ましい例において、マスク層は、ＭＯＣＶＤリアクタにおいてインシチュに堆積された高密度を有しているＳｉＮである。このＳｉＮは、化学量論的または非化学量論的であり得る。他の例において、ＳｉＮはいくらかのＡｌを含んでいる（ＡｌＳｉＮ）。一例において、ＳｉＮは、典型的に５０〜５００ｎｍ（例えば２００ｎｍ）の厚さである。
本方法の一例において、１つ以上の保護層は、再成長の前に除去される（好ましくは選択的に除去される）。
バッファ層の良質な表面を得るために、１つ以上の保護層は、例えば保護層の選択的なドライエッチングおよび／またはウェットエッチングによって、除去される。これらの処理は当業者によって周知である。
本方法の一例において、絶縁は、例えばＣＭＰによって、保護層の除去前に平坦化される表面を形成する。
絶縁（特に誘電性の絶縁）を形成した後に、表面（例えばウエハの表面）は、平坦ではない（すなわち十分に平坦ではない）。実質的に平坦な表面を得るために、表面は、例えばＣＭＰによって、研磨され得るか、または（薄い）誘電体層（例えばＳｉＯ２）の堆積によって平坦化され得る。堆積された層はいずれにせよほとんどの場合に除去される必要があるので、より少ない処理工程をともなうために、ＣＭＰが好ましい。
本方法の一例において、再成長は、例えば絶縁する領域（例えばパターン（例えば、ＳｉＮパターン、ＳｉＯｘパターンおよびそれらの組み合わせ））を用いて基板および／またはバッファ層をパターニングすることによって、選択的に実施される。ＩＩＩ−Ｖ層（例えばＩＩＩ−Ｎ層）の再成長が好ましく実施される。
エピタキシャル再成長の一例において、出発材料の表面は、再成長されるエピタキシャル層の核生成がこの表面の原子配置によって特に決定されるので、汚染のない状態“エピレディ（epi-ready）”であることを必要とする。例えばＡｌを一般的に含んでいる合金および（Ｉｎ）Ａｌ（Ｇａ）Ｎ合金は、酸化および他の種類の汚染（ひっかき傷、表面における化学量論的な変化など）を非常に起こしやすいので、任意の処理工程は、これらの積層の表面状態を悪化させ得、その上部に対する質の高いエピタキシャル成長を不可能にし得る。
一例において、選択的な過成長は、誘電体パターン（例えば、シリコン酸化物パターンまたはシリコン窒化物パターン）を用いて、基板または第１のエピタキシャル構造をパターニングすることによって実施される。成長条件を変更することによって、例えばＧａＮの、エピタキシャルな再成長は、誘電体（ＳｉＯｘまたはＳｉＮ）パターンではなく、基板または第１のエピタキシャル構造の上に生じる。これは、“選択的な”成長という用語を指し、例えばＧａＮが、ＳｉＯｘまたはＳｉＮにおいて核生成しないことに起因する。ＧａＮ材料にＡｌを加えることは、この選択性を低下させることが知られている。より詳細には、ＡｌＮのエピタキシャル成長は、成長表面に対するＡｌ原子の低い移動度のために、選択的ではなくなる。したがって、Ａｌに富むＡｌＧａＮの堆積は、任意のパターニングが実施される前に、存在している必要がある。しかし、大気またはプロセス条件に対するＡｌに富む合金のばくろは、上述の通り、上部表面の汚染を引き起こす。
一例において、エピタキシャル層が成長する成長前部の方向は、成長条件を変更することによって変えられ、絶縁パターンが過成長され得る。これらの処理は、当業者によって周知であり、エピタキシャルな側方過成長（ＥＬＯＧ）と呼ばれている。成長方向の変化は、応力が成長層に形成される様式を変え、異質の基板にＩＩＩ−窒化物を堆積させるときの新たな母数空間を広げる。応力技術は、通常、ＡｌＮおよびＧａＮの間に挿入されるＡｌＧａＮ中間層を必要とするが、一例においてこれはもはや必要とされない。
第２の局面において、本発明は半導体構造に関する。当該半導体構造は、
基板（例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば＜１１１＞Ｓｉ基板））、
上記基板上にあるバッファ層（例えばＩＩＩ−Ｖバッファ層（例えばＩＩＩ−窒化物層））を備えており、
上記バッファ層は、当該バッファおよび上記基板の間に界面を有しており、
導電性パスは、上記基板およびバッファ層の間の上記界面に存在しており、上記界面に流れる電流を妨げるために当該界面に形成されている１つ以上の電気絶縁（例えば、シャロートレンチアイソレーション（ＳＴＩ）、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせ）によって遮断されていることを特徴とする。
（ａ）上記１つ以上の局所的な電気絶縁は、２５ｎｍ〜２．５μｍの幅、より好ましくは５０ｎｍ〜１．５μｍの幅、より一層好ましくは１００ｎｍ〜１μｍの幅（例えば２００ｎｍ〜５００ｎｍの幅）であるか、および／または、
（ｂ）上記１つ以上の局所的な電気絶縁の間の間隙は、０．２μｍ〜２０μｍの幅、より好ましくは０．５μｍ〜１０μｍの幅、より一層好ましくは１μｍ〜５μｍの幅であるか、および／または、
（ｃ）上記１つ以上の局所的な電気絶縁の規則的なパターンの周期は、ゲートからドレインまでの距離より小さく、当該周期および距離は、同一平面にあり、好ましくは実質的に同一方向にある、ことが好ましい。
本半導体構造は、例えば電圧破壊、静電結合（の非存在）、高圧動作などの観点において、安定な基板−バッファ層構造を提供する。
本半導体構造の一例において、基板は局所的に除去されている。
一例において、例えば添付の図面に示されているように、絶縁は基板において部分的に形成されている。
一例において、導電層における早発性の絶縁破壊が解消されており、かつ上層のスタックが絶縁破壊を決定するためのパラメータではなくなっているので、バッファ層の厚さは、非常に薄く維持されており、半導体構造は、高い破壊電圧を維持している。一例において、バッファ構造は、ＡｌＮ核生成層、およびバリア層およびＳｉＮ保護層によって被覆されている２５０ｎｍ（１５０〜５００ｎｍの範囲、明確に１μｍ未満）の薄いＧａＮチャネルのみからなる。
第３の局面において、本発明は半導体構造（例えば、トランジスタ、ＦＥＴ、ＨＥＭＴ、ＤＨＦＥＴ、ＬＥＤ、ダイオードおよびパワーデバイス）を含んでいる素子に関する。
考慮されているＦＥＴの種類およびその用途は、例えば、ＣＮＦＥＴ、センサ、増幅器およびメモリのノードとして同時に機能する、完全空乏化構造に形成されたＦＥＴであるＤＥＰＦＥＴ；それは画像（光子）センサとして使用され得る；デュアルゲートを有しているＭＯＳＦＥＴであるＤＧＭＯＳＦＥＴ；例えば３元半導体（例えばＡｌＧａＮ）におけるバンドギャップ技術を使用して作製され得る、ＨＦＥＴ（ヘテロ構造ＦＥＴ）とも呼ばれるＨＥＭＴ（高電子移動度トランジスタ）；完全に空乏化した広いバンドギャップを有している材料が、ゲートおよび本体の間に絶縁を形成している；電力制御用の素子であるＩＧＢＴ（絶縁ゲート型双極性トランジスタ）；それは、双極状の主導電チャネルと結合されたＭＯＳＦＥＴと同種の構造を有している；それらは、動作の２００〜３０００Ｖのドレイン−ソース電位範囲のために広く使用される；１〜２００Ｖのドレイン−ソース電位についていまだに選択対象の素子であるパワーＭＯＳＦＥＴ；溶液におけるイオン濃度を測定するために使用されるイオン感応性の電界効果トランジスタであるＩＳＦＥＴ；イオン濃度（例えばＨ＋、ｐＨ電極にある）が変化するとき、トランジスタを通る電流はそれに応じて変化する；本体からゲートを分離するために逆バイアスのｐ−ｎ接合を使用している、ＪＦＥＴ（接合型電界効果トランジスタ）；ＪＦＥＴのｐ−ｎ接合をショットキー障壁と置き換えているＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）；ＧａＡｓおよび他のＩＩＩ−Ｖ半導体材料に使用される；ゲートおよび本体の間にある絶縁体（一般的にはＳｉＯ２）を利用する、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）；ならびに迅速なスイッチング能および電圧遮断能が重要である、内燃機関のイグニッションコイルスイッチングに用途のあるＩＧＢＴである。
ＦＥＴにおいて、電子は、リニアモードにおいて動作されているとき、チャネルに沿っていずれかの方向に流れ得る。素子が、典型的に（常にそうとは限らず）、ソースからドレインまで左右対称に構築されているので、ドレイン端子およびソース端子の命名規則はいくぶん任意である。これは、ＦＥＴを、アナログ信号のスイッチング（多重化）またはパス間の電力のスイッチング（双方向性電源スイッチング）にとって好適にする。この考え方によれば、例えば、ソリッドステートの混在基板またはパワーマトリクスコンバータを構築可能である。
一部の用途（例えば高圧ＦＥＴ）のために、素子は、典型的に、ドレイン端子および他の端子の間の高圧に耐えるために、より大きな間隔を空けることによって、ソース端子およびゲート端子から分離されているドレイン端子をともなって、左右非対称に構築される。
第４の局面において、本発明は、素子および／または半導体構造を含んでいる電子回路（例えば電子回路、スイッチ、高出力ＲＦ増幅器、高出力用途、高圧用途、画像センサ、バイオセンサ、イオンセンサ、コンバータ回路、ハーフブリッジ、…ＲＦ電力増幅器）に関する。
電子回路は、例えばデジタル回路および同様に電力用途（現代のクロックアナログ回路、電圧調整器、増幅器、電力送信機、電力変換器（例えばＡＣ−ＤＣコンバータ、ＤＣ−ＤＣコンバータ（例えばハーフブリッジ、フルブリッジまたはプッシュプル回路など）およびＤＣ−ＡＣコンバータ）、モータドライバなどが挙げられる）において、用途を見出されている。
本電子回路は、例えば上述のデジタル回路、または電力変換用途および電力切替え用途の回路に使用される。
本電子回路は、例えば生物学的な成分を物理化学的な検出器の構成要素と結合させる、分析物の検出のための分析装置であるバイオセンサに使用される。一例において、それは、３つの部分：
感受性の生物学的要素、生物学的に生成された材料または生物模倣物；
生物学的な要素との分析物の相互作用から生じる信号を他の信号に変換する変換器または検出器の構成要素；ならびに、
付属する電子部品またはシグナルプロセッサからなる。
本電子回路は、例えばガスセンサまたはイオンセンサに使用される。
本発明は添付の図面によってさらに詳細に説明される。図面は、例示であり、性質を説明しており、本発明の範囲を限定しない。自明であるか、またはそうではない多くの変更が、特許請求の範囲によって規定されている保護の範囲内に収まっていると考えられ得るのは、当業者にとって明らかである。
［図面の簡単な説明］
図１は、従来技術に係る半導体素子の断面図である。
図２は、本発明に係る半導体素子を製造する方法の断面図である。
図３ａ〜ｂは、本発明に係る半導体素子を製造する方法の断面図である。
図４〜７および図８ａ〜ｄは、本発明に係る半導体素子を製造する方法の断面図である。
図９ａ〜ｆは、本発明に係る半導体素子を製造する方法の平面図である。
［図面の詳細な説明］
本発明は、特定の実施態様に関して図面を参照して説明されているが、本発明は、それらに限定されることなく、特許請求の範囲のみによって限定される。説明されている図面は、概略に過ぎず、非限定的である。図面において、いくつかの要素の大きさは、拡大されており、例示を目的とする大きさを描写していない。寸法および相対的な寸法は、本発明の実施に対する実際の縮尺と対応していない。
特許請求の範囲に使用されている“含んでいる”という用語は、以下に挙げられている手段に限定されると解釈されるべきではない。したがって、“手段ＡおよびＢを含んでいる装置”という表現は、構成要素ＡおよびＢのみからなる装置に限定されない。それは、直接的に関連する素子の構成がＡおよびＢだけであることを意味している。
同様に、“結合された”という用語は、直接的な接続のみに限定されると解釈されるべきではない。したがって、“装置Ｂに結合された装置Ａ”という表現は、装置Ａの出力が装置Ｂの入力に対して直接的に接続されている装置またはシステムに限定されるべきではない。それは、Ａの出力およびＢの出力の間に、他の装置または手段を含んでいるパスであり得るパスが存在することを意味している。
本発明は、いくつかの実施形態に関する詳細な説明によって、説明されている。本発明の他の実施形態が、本発明の真の精神または技術的教示から逸脱することなく当業者によって構成され得ることは、明らかであり、したがって本発明は、添付の特許請求の範囲の表現によってのみ限定される。本発明が、任意のトランジスタ技術において構成され得る類似の回路（例えば、バイポーラ、ＣＭＯＳ、ＢＩＣＭＯＳが挙げられるが、これらに限定されない）に適用可能であることは、当業者にとって明らかである。
（発明および製造工程の説明）
本発明の一例において、基板（層１）上のエピタキシャルバッファ構造（層２）は、ＡｌＮ核生成層によって構成されているとともに、ＧａＮ（層３）、Ａｌ（Ｇａ）Ｎ（層４）、およびＳｉＮ（層５）から構成される（Ａｌ（Ｇａ）Ｎ（層４）およびＳｉＮ（層５）は任意）保護積層によってそのまま覆われた１つ以上の（Ｉｎ）ＡｌＧａＮバッファ層によって任意に構成されている（従来技術を示す比較図１を参照）。構造は、基板とバッファ構成層（図１において矢印で示されている）との間に形成された導電チャネルをさらに備えている。この構造には、種々の標準的な半導体プロセスの工程（例えば、リソグラフィ、エッチング、堆積、インプラント、または酸化など）を実行し得、バッファ層上における選択的なエピタキシャル再成長のために、当該構造をＭＯＣＶＤ反応装置にさらに再導入し得る。一例において、基板（１）は、Ｓｉ＜１１１＞である。他の例において、基板（１）はＧｅ＜１１１＞である。また、他の例において、基板（１）は、結晶性Ｇｅの被覆を有しているＳｉである。上述のＳｉおよびＧｅの間には、ＳｉＧｅ移行層が存在し得る。
一例において、ＡｌＮ核生成層は、一般的に２００ｎｍの厚さ（５０ｎｍ〜５００ｎｍ）を有している。各ＡｌＧａＮバッファ層は、一例において一般的に３００ｎｍの厚さ（５０ｎｍ〜５００ｎｍ）を有しており、Ａｌ含有量が０％〜１００％の範囲内、好ましくは１％〜９９％の範囲内、より好ましくは２０％〜９０％の範囲内（例えば５０％）である。これらのバッファ層は、任意に他のＩＩＩ族元素（例えばインジウム）を層内に有し得る。ＡｌＧａＮバッファ（２）全体は、一般的に１００ｎｍ〜５μｍの厚さ（例えば、５００ｎｍ〜４μｍの厚さ）を有している。一例において、保護積層の各層の一般的な厚さは、０．１ｎｍ〜１００ｎｍである。例えば、ＧａＮが５ｎｍであり、Ａｌ（Ｇａ）Ｎが０ｎｍ〜１００ｎｍ（例えば２ｎｍ）であり、ＳｉＮが５０ｎｍ〜５００ｎｍ（例えば２００ｎｍ）である。
ＳｉＮ（層５）などの最上部の保護層は、高い温度安定性および化学特性を有しているため、必要なあらゆる処理工程（例えば、パターントレンチエッチング、ＳＴＩ形成、ディープトレンチアイソレーション、パターンインプランテーションなど）の間、他の層の中でも下層に位置するＩＩＩ−窒化物層を保護する。（ＳｉＯｘとともに）ＳｉＮは、通常はＳｉ ＣＭＯＳ技術における誘電体として使用されており、特に追加の処理の間に傷つきやすいウエハ領域を保護するための（犠牲）被覆材料として使用される。好適な例において、この層は、高密度のＳｉＮであり、ＭＯＣＶＤリアクタにおいてインシチュ堆積される。このＳｉＮは、化学量論的または非化学量論的であり得る。他の例において、ＳｉＮは、Ａｌ（ＡｌＳｉＮ）を含み得る。一例において、ＳｉＮは、一般的に５０ｎｍ〜５００ｎｍの厚さ（例えば２００ｎｍの厚さ）を有している。処理の終了時に、このＳｉＮは（フッ素に基づく化学作用における）ドライエッチングまたはウェットエッチングによって取り除かれる。インシチュＳｉＮは、他の処理が行われる前に、ＰＥＣＶＤまたはＬＰＣＶＤ ＳｉＮもしくはＳｉＯＸ（５００ｎｍ以上の厚さにする場合）、または他の材料もしくは材料スタックによって、外部から肥厚化し得る。
好適な例において、トレンチ（６ａ）の位置がリソグラフィパターン（好ましくは周期的および反復性）によって画定され、導電チャネルの妨害は、改良ＳＴＩ処理（図２、３ａおよび３ｂを参照）によって行われる。トレンチは、例えばＣｌに基づくドライエッチング処理（図２を参照）を用いて、ＳｉＮおよびすべてのＩＩＩ−窒化物層を貫いて、Ｓｉ基板上にエッチングされる。レジストを取り除いた後、トレンチの側壁は、例えば熱酸化され、トレンチを埋めるために、例えばＣＶＤ ＳｉＯＸ（もしくはＳｉＮ、またはこれらの組み合わせ）が堆積される。一例において、ＳＴＩ処理の最後の工程（図３ｂを参照）において、ウエハは化学的機械的研磨（ＣＭＰ）工程によって平坦化される。
一例において、一般的にトレンチは２５ｎｍ〜２．５μｍの幅、好ましくは５０ｎｍ〜１．５μｍの幅、より好ましくは１００ｎｍ〜１μｍの幅（例えば、２００〜５００ｎｍの幅）を有しているか、および／または、１つ以上の局所的な絶縁の間の間隙は、０．２μｍ〜２０μｍの幅、好ましくは０．５μｍ〜１０μｍの幅、より好ましくは１μｍ〜５μｍの幅を有している。好ましい例において、少なくとも１つの連続したトレンチをゲートおよびドレインの間に配置するために、素子の長手方向におけるＳＴＩパターンの周期は、ゲートからドレインまでの距離（同一方向において特定される距離）より（著しく）小さい。パターンの典型的な例は、図９ａ〜９ｆに見られ得る（例えば、長方形、三角形、六角形、円形および楕円形、正方形、または多角形など）。他の例において、ＳＴＩパターンおよび素子は、上述のように設計され、素子のリソグラフィ処理において配置または互いに位置合わせされる。一例において、上述の配置または上述の位置合わせは、少なくとも１つまたは１つのトレンチが素子の高圧（または第１）の端子および低圧（または第２）の端子の間に位置するように行われる。一例において、上述の配置または上述の位置合わせは、少なくとも１つまたは１つのトレンチが素子の高圧の端子および低圧の端子の間のみに位置し、高圧または低圧の端子の下または当該端子よりも下に位置しないように行われる。一例において、上述の配置または上述の位置合わせは、素子の高圧の端子および低圧の端子の間に位置している少なくとも１つまたは単一（すなわち、すべて）の（複数の）トレンチが素子の高圧の端子および低圧の端子の間のみに位置し、高圧または低圧の端子の下または当該端子よりも下に位置しないように行われる。
他の例において、上述の配置は、少なくとも１つまたは単一のトレンチが素子のゲートおよびドレインの間に位置するように行われる。他の例において、上述の配置は、少なくとも１つまたは１つのトレンチが素子のゲートおよびドレインの間のみに位置し、ゲートおよびドレインの下またはゲートおよびドレインより下に位置しないように行われる。一例において、上述の配置または上述の位置合わせは、素子のゲートよびドレインの間に位置している少なくとも１つまたは単一（すなわち、すべて）の（複数の）トレンチが素子のゲートおよびドレインの間のみに位置し、ゲートおよびドレインの下またはゲートおよびドレインよりも下に位置しないように行われる。
高圧の端子および低圧の端子は、それぞれトランジスタ素子のドレインおよびゲートに対応し得ることが十分に理解される。高圧の端子および低圧の端子は、それぞれダイオード素子のカソードおよびアノードに対応し得ることが十分に理解される。これらの高圧および低圧の一般的な値は、当業者にとって周知である。低圧は、例えば１０Ｖ未満の電圧であり得る。高圧は、例えば１０Ｖを超える電圧であり得る。
他の例において、絶縁パターンおよび素子は、素子のゲートが絶縁パターンの直上（すなわち過成長領域の上）に位置するように配置または位置合わせされる。これは、ゲートより下のエピタキシャル材料がより低い転位密度を有し、結果的により信頼性のある素子が得られる点で好都合である。
他の例において、トレンチは、素子の外周に、または外周を越えて位置しており、当該外周を完全に取り囲んでいる（図９ｆを参照）。
他の例において、アイソレーションは、ディープトレンチエッチング（６ａ）によって、ＩＩＩ−窒化物層を貫いてＳｉ基板上に行われる。
他の例において、トレンチエッチングの後、トレンチエッチングによって露出したＳｉ基板の一部を熱酸化する。
他の例において、絶縁は、（トレンチエッチングとの組み合わせありまたはなしの）不純物インプランテーションによって行われる。
他の例において、絶縁は、プラズマ処理によるシャローインプランテーションが後に行われるトレンチエッチングによって行われる。
他の例において、絶縁は、不純物の（Ｓｉへの）熱的内部拡散が後に行われるトレンチエッチングによって行われる。
保護積層は、エッチング停止層をＳｉＮより下の位置などに任意に含み得る。このエッチング停止層は、ＡｌＧａＮを含み得る。フッ素化学作用におけるドライエッチングおよびウェットエッチングのいずれも、極めて高い選択性をもってＡｌＧａＮ層にて停止する（図５を参照）。これによって、ＡｌＧａＮまたは下に位置するいかなる層も取り除くことなく、残留するＳｉＮを完全に取り除くことができる。このようにして、下に位置する層の厚さを薄いままに維持することができる。好ましい例において、このエッチング停止層は、純粋なＡｌＮであり、それから、ＡｌＮは、例えばアルカリ性溶液またはレジスト現像液によるウェットエッチングにおいて取り除かれ、ＧａＮ層を露出させる（図６を参照）。他の例において、ＡｌＮはＧａをさらに含み、除去は、制御されたドライエッチング処理（ＧａＮに対して非選択的）によってなされる。
（Ｉｎ）Ａｌ（Ｇａ）Ｎ機能層およびＧａＮ被覆それぞれによって終結されたエピタキシャル積層を含む、残留する構造は、再成長のためにリアクタに導入される（図６に示される構造）。好ましい例において、この時点のＧａＮ被覆の厚さは、２〜１０ｎｍ（例えば５ｎｍ）である。これは、当該ＧａＮ被覆は、エッチング停止層によって保護されており、当該エッチング停止層が、完全かつ徹底的に、選択的に取り除かれたためである。一例において、積層は、再成長の前にアンモニアオーバーフロー下で高温に加熱される。選択された条件下において、ＧａＮは、一般的に２ｎｍ／ｍｉｎ〜４０ｎｍ／ｍｉｎの速度（例えば、１０ｎｍ／ｍｉｎの速度）で蒸発し、バッファスタックの最上部のＡｌＧａＮ層を露出させる（図７を参照）。この点に関しては、この層が常に被覆されており、その結果、存在し得るいかなる汚染源にも曝されていないため、その表面はエピタキシャル再成長を可能にする適正な汚れのない状態になっている点で好都合である。成長は、第１の段階ではＳＴＩトレンチ間の表面上にのみ発生する（図８ａを参照）。特定の時点で成長条件が変化し、ＩＩＩ−窒化物層が側面に沿って成長を開始することによって（図８ｂを参照）、成長の前線は、トレンチ上を横に移動する。そして、最終的にトレンチを完全に覆うことによって、連続かつ結合した層が形成される（図８ｃを参照）。
一例において、エピタキシャル層の成長における成長前部の方向は、成長条件を調整することによって変化する。これにより、絶縁パターンの過成長が可能となる。これらの処理は、当業者に周知であり、エピタキシャル側方過成長（ＥＬＯＧ）と呼ばれている。成長方向の変化は、応力が成長層に形成される様式を変え、他の基板上にＩＩＩ−窒化物を堆積するときの母数空間を広げる。応力技術は、通常、ＡｌＮおよびＧａＮの間に挿入されるＡｌＧａＮ中間層を必要とするが、一例においてこれはもはや必要とされない。
成長は、過成長構造の上に活性素子層を含むために、そのまま継続し得る（図８ｄを参照）。一例において、活性素子層は、チャネル層およびバリア層を備える。一例において、チャネル層は、ＧａＮまたはその合金の１種を含んでいる。一例において、バリア層は、ＡｌＧａＮ、ＩｎＡｌＮ、またはＩｎＡｌＧａＮを含んでいる。他の例において、チャネル層およびバリア層は、ＳｉＮ保護層によって覆われている。このＳｉＮは、チャネル層およびバリア層と同じエピタキシャル処理において、ＭＯＣＶＤによって堆積され得る。
他の例において、活性素子層は、ｎ型半導体層、活性発光積層、およびｐ型半導体層を含んでいる。一例において、ｎ型半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはこれらの合金を含んでおり、適当な元素（例えばＳｉ）を用いてドープされた不純物を含んでいる。一例において、活性発光積層は、ＩｎＡｌＧａＮバリアによって互いに分離された１つ以上のＩｎＡｌＧａＮ量子井戸を含んでいる。一例において、ｐ型半導体層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはこれらの合金を含んでおり、適当な元素（例えばＭｇ）を用いてドープされた不純物を含んでいる。
好ましい例において、能動素子はトランジスタである。トランジスタは、一例においてＨＥＭＴ素子として定義される。種々の型のＨＥＭＴ素子が、文献から知られている（例えば、ＰＨＥＭＴ、Ｅ−ＨＥＭＴ、Ｄ−ＨＥＭＴ、またはＤＨＦＥＴ）。
他の例において、能動素子はダイオードである。他の例において、能動素子は発光ダイオードである。
上述した方法の工程、例、大きさなどの２つ以上は、最終的な素子、トランジスタなどの要求に応じて、本発明において組み合わせられ得る。
一例において、活性素子に対する処理は、オーム接触の形成から開始する。一例において、これは、フォトレジストの堆積、オーム接触の領域を画定するリソグラフィ工程、および保護層の除去（保護層が存在する場合）を開始することによって、行われる。一例において、この除去は、フッ素の化学作用に基づくドライエッチングシステム（例えばエッチングガスとしてのＳＦ６またはＣＦ４、ならびにそれぞれ１０Ｗおよび１５０ＷのＲＦ（すなわち“プラテン（platen）”）およびＩＣＰ（すなわち“コイル”）のエッチング出力を用いる誘導結合プラズマシステム）においてなされる。次の工程では、ＴｉおよびＡｌを含む金属スタックは、例えば熱蒸発、スパッタリング、または電子ビーム蒸発によって堆積される。一例において、ＴｉおよびＡｌは、他の金属（例えば、超硬合金、Ｔｉ、またはＮｉ）およびＡｕによって、さらに覆われる。金属パターンは、フォトレジスト上の金属に対してリフトオフを実施することによって連続して画定されるものであり、バリア層と接触していない。他の例において、フォトレジストは最初に除去され、ＴｉおよびＡｌを含む金属スタックが堆積された後、第２のフォトレジスト堆積およびフォトリソグラフィ工程を行うことにより、金属スタックが不要な領域に対して当該金属スタックのドライエッチングを行い、フォトレジストを除去する。一例において、上述のとおりに規定された金属パターンに対して、合金化工程（例えば、８００℃〜９００℃の温度の、水素、発泡ガス、または窒素ガスなどの還元雰囲気下または不活性雰囲気下における所要時間１分間の急速熱アニーリング工程）が行われる。
一例において、絶縁パターンを画定することによって処理は継続する。これは、フォトレジスト堆積およびフォトリソグラフィ工程を実施することによって行われる。一例において、上述のとおりに形成されたフォトレジストパターンは、メサのエッチング（例えば、塩素の化学作用に基づいたドライエッチング方式（例えば、エッチングガスとしてＣｌ２またはＢＣｌ３を使用し、ＲＦ（または“プラテン”）およびＩＣＰ（または“コイル”）のエッチング電力をそれぞれ５０Ｗおよび１５０Ｗとした誘導結合プラズマ方式）によるもの）のマスクとして機能する。他の例において、上述のとおりに形成されたパターンは、不純物のインプランテーション（例えば、窒素、ヘリウム、水素、ホウ素、鉄、またはマグネシウムのインプラントによるもの）のマスクとして機能する。一例において、不純物のインプランテーションは、３重のインプランテーション段階（例えば、３０ｋｅＶの加速電圧下において、６×１０１２／ｃｍ２の量のＮ１４をインプラントする第１の段階、１６０ｋｅＶの加速電圧下において、１．８×１０１３／ｃｍ２の量のＮ１４をインプラントする第２の段階、および４００ｋｅＶの加速電圧下において、２．５×１０１３／ｃｍ２の量のＮ１４をインプラントする第３の段階）を使用する。
一例において、ゲート接触の規定によって処理は継続する。一例において、これは、フォトレジストの堆積、ゲート接触の最下部を規定するフォトリソグラフィ工程、および保護層の除去（保護層が存在する場合）を開始することによって、行われる。一例において、この除去は、フッ素の化学作用に基づくドライエッチングシステム（例えばエッチングガスとしてのＳＦ６またはＣＦ４、ならびにそれぞれ１０Ｗおよび１５０ＷのＲＦ（すなわち“プラテン（platen）”）およびＩＣＰ（すなわち“コイル”）のエッチング出力を用いる誘導結合プラズマシステム）において行われる。一例において、ＳｉＮの局所的な除去の後に、フォトレジストは除去され、露出したＡｌＧａＮバリアに対して再生工程（例えば、３００℃〜６００℃の間の温度の、アンモニア、水素、酸素、窒素もしくはオゾンの存在下における熱アニーリング、またはアンモニア、水素、酸素、窒素もしくはオゾンの存在下におけるプラズマ処理）が行われる。
一例において、再生工程の後に、フォトレジストの堆積工程およびリソグラフィ工程が、ゲートの最下部に対して適切に位置合わせされて実行される。その後、ゲートの金属スタックが堆積される（例えば、Ｎｉ、Ｐｔ、Ｗ、ＷＮ、またはＴｉＮを含み、かつＡｌ、Ａｕ、またはＣｕによって覆われる）。金属パターンは、バリア層に接触せずに、フォトレジスト上の金属のリフトオフを実行することによって、連続して規定される。他の例において、再生工程の後に、ゲートの金属スタックが堆積される（例えば、Ｎｉ、Ｐｔ、Ｗ、ＷＮ、またはＴｉＮを含み、かつ、Ａｌ、ＡｕまたはＣｕによって覆われる）。その後、フォトレジストの堆積工程およびリソグラフィ工程が、ゲートの最下部に対して適切に位置合わせされて実行される。このようにして画定されたフォトレジストパターンは、金属スタックのドライエッチングが不要な領域において、当該ドライエッチングを行うときのマスクとして機能する。続いて、フォトレジストは除去される。一例において、付加的な保護層が加えられる。一例において、保護層は、例えばＬＰＣＶＤ、ＰＥ−ＣＶＤ、またはＩＣＰ−ＣＶＤを用いて堆積させられたＳｉＮまたはＳｉ酸化物を含んでいる。一例において、フォトリソグラフィ工程および保護層のエッチング（例えば、ＨＦまたは緩衝化ＨＦにおけるウェットエッチング、またはフッ素の化学作用におけるＲＩＥまたはＩＣＰのプラズマ器具でのドライエッチング）を行うことによって、素子端子を剥き出しにするための開口部を保護層に形成する。
一例において、ゲート、ソースおよびドレインの電流のための電気抵抗の低い経路を与えるために、付加的な金属の相互接続層が当業者に公知の方法を用いて画定される。

Claims (9)

  1. 高出力用途、高圧用途、高出力ＲＦ増幅器、多重化および双方向性電源スイッチングの１つ以上に好適なトランジスタまたはダイオードである半導体構造を含んでいる素子を製造する方法であって、
    Ｓｉ、ＳｉＧｅ、Ｇｅ、絶縁体上のＳｉおよび絶縁体上のＧｅの１つ以上を含んでいる基板を準備する工程；
    上記基板上にＩＩＩ−Ｖ族のエピタキシャルな半導体のバッファ層を設けることによって、上記バッファ層および基板の間に導電性界面を得る工程；
    上記バッファ層を覆う１つ以上の保護層を形成する工程；
    上記１つ以上の保護層を形成した後に、上記ＩＩＩ−Ｖ族のエピタキシャルな半導体のバッファ層を貫いて上記基板の中まで、表面を規定している１つ以上の局所的な電気絶縁体を上記導電性界面に形成することによって、上記導電性界面における電流を遮断する工程、ここで、
    上記半導体構造がトランジスタであるとき、上記１つ以上の局所的な電気絶縁体のうちの少なくとも１つは、当該トランジスタのゲートおよびドレインの間に形成されているか、または当該トランジスタのゲートは、上記１つ以上の局所的な電気絶縁体のまっすぐ上に置かれており、
    上記半導体構造がダイオードであるとき、上記１つ以上の局所的な電気絶縁体のうちの少なくとも１つは、当該ダイオードのカソードおよびアノードの間に形成されている；
    上記１つ以上の局所的な電気絶縁体の、上記表面を平坦化する工程；
    上記表面を平坦化することの後に、上記１つ以上の保護層を除去する工程；ならびに
    上記１つ以上の保護層を除去することの後に、ＩＩＩ−Ｖ族のエピタキシャル層を選択的かつエピタキシャルに成長させる工程を包含している、方法。
  2. 上記１つ以上の局所的な電気絶縁体は、シャロートレンチアイソレーション、ＬＯＣＯＳ、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせのうち少なくとも１つによって形成される、請求項１に記載の方法。
  3. 上記１つ以上の局所的な電気絶縁体は、規則的なパターンに形成される、請求項１に記載の方法。
  4. 上記素子は、ゲートおよびドレインを含んでおり、当該ゲートは、ゲート−ドレイン距離だけ当該ドレインから離されており、
    上記規則的なパターンの周期は、上記ゲート−ドレイン距離より小さく、
    上記規則的なパターンにおける複数の上記局所的な絶縁体の配列物、ならびに上記ゲートおよびドレインの配列物は、同一平面、および実質的に同一方向にある、請求項３に記載の方法。
  5. 上記１つ以上の電気絶縁体のそれぞれは、２５ｎｍ〜２．５μｍの幅を有している、請求項１に記載の方法。
  6. 上記１つ以上の電気絶縁体のうち２つの隣接する電気絶縁体が、０．２μｍ〜２０μｍの幅の間隙によって離されている、請求項１に記載の方法。
  7. 上記１つ以上の保護層は、ＩＩＩ−Ｖ族の層、ＳｉＮ層およびそれらの組み合わせからなる群から選択される１つ以上の層を含んでいる、請求項１に記載の方法。
  8. 上記１つ以上の保護層は、（ｉ）上記バッファ層上に付与されているＧａＮのスタック、（ｉｉ）ＧａＮ層上に付与されているＡｌＮ、および（ｉｉｉ）ＡｌＮ層上に付与されているＳｉＮ層を含んでいる、請求項７に記載の方法。
  9. 上記基板およびバッファ層の少なくとも１つを、複数の局所的な上記電気絶縁体を用いてパターニングすることによってＩＩＩ−Ｖ族の層を選択的に再成長させることを含んでいる上記再成長プロセスを実施することをさらに包含している、請求項１に記載の方法。
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