KR100966989B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 의 제조 방법에 관한 것으로, 차지 트랩층을 반도체 기판의 소자 분리 영역 상에 형성된 소자 분리막들 사이의 공간에 형성함으로써, 프로그램 동작시 차지 트랩층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함으로써 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법을 개시한다.
마노스, 리텐션, 차지 트랩층
Description
도 1은 종래 기술에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 캡핑 절연막
102 : 절연막 103 : 하드 마스크막
104 : 포토 레지스트 패턴 105 : 트렌치
106 : 소자 분리막 107 : 보호 절연막
108 : 터널 절연막 109 : 전하 저장층
110 : 버퍼 절연막 111 : 블러킹 절연막
112 : 금속층 113 : 제1 게이트 전극층
114 : 제2 게이트 전극
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 마노스 구조를 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자에서 사용되는 폴리실리콘막을 플로팅 게이트로 사용하여 데이터를 저장하는 방식에서는 메모리가 고집적화되어 감에 따라 선 폭이 미세화되면서 기생 캐패시턴스(capacitance)가 발생하여 제품의 속도 및 안정성을 저해하는 문제가 발생한다.
최근에 상기와 같이 플래시 메모리의 단점들을 극복하기 위해 마노스(Metal Gate-Al2O3-Nitride-Oxide-Silicon, MONOS)형 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
마노스(MANOS)형 플래시 메모리는 일반적으로 반도체 기판 상부에 산화막, 질화막, 산화막 및 금속 게이트막이 차례로 적층된 구조를 갖는다. 여기서, 질화막은 산화막들 사이에 샌드위치(sandwitch)되는 ONO 구조를 갖고, ONO 구조에서 질화막은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 마노스(MANOS)형 플래시 메모리의 정보 저장을 위한 장소이다. 따라서, 질화막은 통상적인 플래시 메모리의 플로팅 게이트와 유사한 기능을 수행하는 구조물이다.
도 1은 종래 기술에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10)을 식각하여 트렌치를 형성한 후, 트렌치를 절연막으로 매립하여 소자 분리막(11)을 형성한다. 이 후, 반도체 소자의 액티브 영역 상에 터널 절연막(12)을 형성한 후, 전체 구조 상에 차지 트랩층(13), 블러킹 절연막(14), 금속 전극층(15), 및 게이트 전극층(16, 17)을 순차적으로 형성한다. 이 후 게이트 패턴 식각 공정을 실시하여 셀 영역의 게이트를 형성한다.
종래 기술에 따른 마노구조의 플래시 메모리 소자는 액티브와 액티브 사이의 소자 분리 영역 상에도 차지 트랩층(13)이 형성되기 때문에 차지 트랩층(13)에 전하를 트래핑하여 프로그램한 후, 높은 온도에서 베이크(Bake)하는 경우 트랩된 전하들이 인접한 게이트로 이동하여 셀의 프로그램 문턱 전압이 저하되는 문제가 발생할 수 있다. 이는 셀의 전하 보존 능력인 리텐션 특성이 저하됨을 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 차지 트랩층을 반도체 기판의 소자 분리 영역 상에 형성된 소자 분리막들 사이의 공간에 형성함으로써, 프로그램 동작시 차지 트랩층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함으로써 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 하드마스크용 절연막을 형성하는 단계와, 상기 하드마스크용 절연막을 이용한 식각 공정으로 상기 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치를 절연막으로 매립하여 돌출된 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함한 상기 하드마스크용 절연막 상에 보호 절연막을 형성하는 단계와, 상기 보호 절연막, 및 상기 하드마스크용 절연막을 식각하여 제거하는 단계와, 상기 소자 분리막을 포함한 반도체 기판의 전체 구조 상에 터널 절연막, 전하 저장층, 및 버퍼 절연막을 순차적으로 적층하여 형성하는 단계, 및 돌출된 상기 소자 분리막의 상단부가 노출되도록 평탄화 공정을 실시하여 상기 터널 절연막, 및 전하 저장층을 상기 반도체 기판의 액티브 영역에 잔류시키는 단계를 포함한다.
상기 평탄화 공정 이후, 상기 소자 분리막을 포함한 전체 구조 상에 블러킹 절연막, 금속막, 게이트 전극층을 순차적으로 적층하여 형성하는 단계를 더 포함한다.
상기 보호 절연막은 LP-CVD, PE-CVD 방식을 이용하여 200 내지 1000Å의 두께의 질화막으로 형성하며, 상기 소자 분리막의 돌출된 높이는 200 내지 800Å이다.
상기 터널 절연막은 열적 건식산화공정, 열적 습식산화공정 또는 래디컬 산화 방식을 이용하여 형성하며, 상기 전하 저장층의 높이는 상기 소자 분리막의 상단부의 높이보다 낮게 형성한다.
상기 전하 저장층은 LP-CVD, PE-CVD 방식으로 stoichiometric silicon nitride, Si-rich nitride를 이용하여 40 내지 200Å의 두께로 형성한다.
상기 버퍼 절연막은 HDP(High Density Plasma) 산화막, SOG(Spin On Glass) 산화막, USG(Undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass)를 이용하여 500 내지 1000Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 마노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 캡핑 절연막(101), 소자 분리막 형성용 절연막(102), 하드 마스크막(103)을 순차적으로 적층한다. 캡핑 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 캡핑 절연막(101), 소자 분리막 형성용 절연막(102), 하드 마스크막(103)의 전체 두께의 합은 500 내지 1000Å으로 형성하는 것이 바람직하다. 소자 분리막 형성용 절연막(102)은 질화막으로 형성하는 것이 바람직하다. 이 후, 소자 분리용 트렌치를 형성하기 위한 포토 레지스트 패턴(104)을 노광 및 현상 공정을 이용하여 형성한다.
도 3을 참조하면, 포토 레지스트 패턴(104)을 이용한 식각 공정을 실시하여 하드 마스크막(103), 절연막(102), 및 캡핑 절연막(101)을 순차적으로 식각하여 패터닝한 후, 노출되는 반도체 기판(100)을 식각하여 트렌치(105)를 형성한다. 트렌치(105)는 반도체 기판(100)을 1500 내지 2500Å 식각하여 형성하는 것이 바람직하다.
도 4를 참조하면, 스트립 공정을 진행하여 포토 레지스트 패턴을 제거한 후, 전체 구조 상에 절연막을 증착한 후, 하드 마스크막(103)이 노출되도록 CMP 공정을 실시하여 트렌치(105) 내에 소자 분리막(106)을 형성한다. 소자 분리막(106)은 HDP(High Density Plasma) 산화막, SOG(Spin On Glass) 산화막, USG(Undoped silicate glass), PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass)를 이용하여 형성하는 것이 바람직하다. 이 후, 소자 분리막(106)을 포함한 전체 구조 상에 보호 절연막(107)을 형성한다. 보호 절연막(107)은 후속 식각 공정시 소자 분리막(106)의 상부 손실을 방지한다. 보호 절연막(107)은 질화막으로 형성하는 것이 바람직하다. 보호 절연막(107)은 LP-CVD, PE-CVD 방식으로 형성하는 것이 바람직하다. 보호 절연막(107)은 200 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 식각 공정을 실시하여 액티브 영역상에 형성된 보호 절연막(107), 하드 마스크막(103). 절연막(102), 및 캡핑 절연막(101)을 순차적으로 식 각하여 제거한다. 이로 인하여 소자 분리막(106)은 반도체 기판(100) 상부로 돌출된 돌출부를 갖는다. 돌출부의 높이는 200 내지 800Å 이 되도록 형성하는 것이 바람직하다. 이때 보호 절연막(107), 하드 마스크막(103). 절연막(102)은 H2PO4를 이용하여 습식 식각하여 제거하는 것이 바람직하다. 또는 보호 절연막(107), 하드 마스크막(103). 절연막(102)을 건식 식각하여 제거할 수 있다.
도 6을 참조하면, 반도체 기판(100)의 액티브 영역 상에 터널 절연막(108)을 형성한다. 즉, 소자 분리막(106) 사이의 영역에 터널 절연막(108)을 형성한다. 터널 절연막(108)은 열적 건식산화공정, 열적 습식산화공정 또는 래디컬 산화 방식을 이용하여 형성하는 것이 바람직하다. 이 후, 터널 절연막(108)을 포함한 전체 구조 상에 전하 저장층(109)을 형성한다. 이때, 액티브 영역 상에 형성된 전하 저장층(109)의 높이는 소자 분리막(106)의 상단부의 높이보다 낮도록 형성한다. 40 내지 200Å의 두께로 형성하는 것이 바람직하다. 전하 저장층(109)은 LP-CVD, PE-CVD 방식으로 형성하는 것이 바람직하다. 전하 저장층(109)은 stoichiometric silicon nitride, Si-rich nitride를 이용하여 형성하는 것이 바람직하다. 이 후, 전체 구조 상에 버퍼 절연막(110)을 형성한다. 버퍼 절연막(110)은 HDP(High Density Plasma) 산화막, SOG(Spin On Glass) 산화막, USG(Undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass)를 이용하여 형성하는 것이 바람직하다. 버퍼 절연막(110)은 500 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 소자 분리막(106)의 상단부가 노출되도록 CMP 공정을 실시 한다. 이로 인하여 소자 분리막(106) 상부에 형성된 전하 저장층(109)은 제거되어 액티브 영역 상에만 잔류하게된다. 이 후, 소자 분리막(106)을 포함한 전체 구조 상에 블러킹 절연막(111), 금속층(112), 제1 게이트 전극층(113), 제2 게이트 전극층(114)을 순차적으로 적층한 후, 패터닝 공정을 실시하여 셀 영역의 게이트를 형성한다. 블러킹 절연막(111)은 SiO2(실리콘 옥사이드) 및 고유전 물질인 Al2O3 (알루미나), Ta2O5 (탄탈륨 옥사이드), ZrO3 (지르코늄 옥사이드), HfO2 (하프늄 옥사이드), La2O3 (란타늄 옥사이드), TiO2 (타이타늄 옥사이드), SrTiO3 (스트론튬 타이타나이트 옥사이드)으로 형성하거나 이들의 복합물 및 페롭스카이드 구조의 옥사이드와 강유전체를 이용하여 형성하는 것이 바람직하다. 금속층(112)은 TiN, TiCN, TaN, TaCN을 이용하여 형성하는 것이 바람직하다. 블러킹 절연막(111) 및 금속층(112)은 각각 CVD (chemical vapor deposition), PVD (physical vapor deposition), 또는 ALD (atomic layer deposition) 방식을 이용하여 형성하는 것이 바람직하다. 제1 게이트 전극층(113)은 폴리 실리콘으로 형성하는 것이 바람직하다. 제2 게이트 전극층은 Wsix로 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따른 플래시 메모리 소자 및 이의 제조 방법은 차지 트랩층을 반도체 기판의 소자 분리 영역 상에 형성된 소자 분리막들 사이의 공간에 형성함으로써, 프로그램 동작시 차지 트랩층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함으로써 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있다.
Claims (8)
- 반도체 기판 상에 하드마스크용 절연막을 형성하는 단계;상기 하드마스크용 절연막을 이용한 식각 공정으로 상기 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치를 절연막으로 매립하여 돌출된 소자 분리막을 형성하는 단계;상기 소자 분리막을 포함한 상기 하드마스크용 절연막 상에 보호 절연막을 형성하는 단계;상기 보호 절연막, 및 상기 하드마스크용 절연막을 식각하여 제거하는 단계;상기 소자 분리막을 포함한 반도체 기판의 전체 구조 상에 터널 절연막, 전하 저장층, 및 버퍼 절연막을 순차적으로 적층하여 형성하는 단계;돌출된 상기 소자 분리막의 상단부가 노출되도록 평탄화 공정을 실시하여 상기 터널 절연막, 및 전하 저장층을 상기 반도체 기판의 액티브 영역에 잔류시키는 단계를 포함하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정 이후, 상기 소자 분리막을 포함한 전체 구조 상에 블러킹 절연막, 금속막, 게이트 전극층을 순차적으로 적층하여 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 보호 절연막은 LP-CVD, PE-CVD 방식을 이용하여 200 내지 1000Å의 두께의 질화막으로 형성하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막의 돌출된 높이는 200 내지 800Å인 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 터널 절연막은 열적 건식산화공정, 열적 습식산화공정 또는 래디컬 산화 방식을 이용하여 형성하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 전하 저장층의 높이는 상기 소자 분리막의 상단부의 높이보다 낮게 형성하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,제 1 항에 있어서,상기 전하 저장층은 LP-CVD, PE-CVD 방식으로 stoichiometric silicon nitride 혹은 Si-rich nitride의 단일 또는 적층막을 이용하여 40 내지 200Å의 두께로 형성하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 버퍼 절연막은 HDP(High Density Plasma) 산화막, SOG(Spin On Glass) 산화막, USG(Undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 중 어느 하나를 이용하여 500 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 형성 방법.
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