CN112002638B - 半导体隔离结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体隔离结构及其制作方法。所述制作方法包括：以图形化的硬掩模层为掩模刻蚀其下方的垫氧化层和半导体基底，形成多个沟槽；执行第一回拉工艺，使得硬掩模层的侧壁沿扩大沟槽开口的方向内缩；执行第二回拉工艺，使得垫氧化层的侧壁沿扩大沟槽开口的方向内缩，其中，内缩后的垫氧化层侧壁向外超出硬掩模层的侧壁；在沟槽内填满隔离介质，形成半导体隔离结构。经第一回拉工艺和第二回拉工艺后，垫氧化层侧壁向外超出硬掩模层的侧壁，可以避免垫氧化层的侧壁内缩到硬掩模层下方，使得沟槽侧壁没有产生凹陷，有助于提高沟槽的填充质量，提高半导体隔离结构的性能。所述半导体隔离结构利用上述制作方法获得。

Description

半导体隔离结构及其制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体隔离结构及其制作方法。
背景技术
在当今半导体工艺技术中，浅沟槽隔离（Shallow Trench Isolation，STI）工艺是前道工艺中最重要和最复杂的工艺之一。对于浅沟槽隔离工艺的基本要求是：当大量的晶体管器件等集成到越来越小的芯片上时，它能很好的起到把每一个微小器件绝缘隔离开的作用，同时又不会影响这些器件的工作特性。
一种现有的浅沟槽隔离的制作方法包括如下的过程：首先在半导体基底如硅晶圆上依次形成垫氧化层和图形化的硬掩模层；然后以图形化的硬掩模层为掩模刻蚀垫氧化层和半导体基底，以在半导体基底、垫氧化层和硬掩模层的叠层结构中形成沟槽；接着在沟槽中填满隔离介质，并通过平坦化工艺使隔离介质上表面和硬掩模层齐平，最后去除硬掩模层。
随着半导体制造技术的飞速发展，集成电路制造工艺已经进入亚微米时代，半导体器件和隔离半导体器件的隔离结构如浅沟槽隔离的尺寸亦随之缩小。在55nm以下的工艺中，在利用上述制作方法制作隔离结构时，在刻蚀半导体基底形成沟槽后、填充隔离介质之前，增加了针对硬掩模层和垫氧化层的回拉工艺（Pull back），目的是使得硬掩模层和垫氧化层的侧壁内缩，以便于隔离介质填充。但是，研究发现，在现有的回拉工艺中，垫氧化层的侧壁容易内缩到硬掩模层下方，使得沟槽的侧壁产生阶梯状的凹陷，在后续的填充工艺中隔离介质上部容易产生空洞（Void），导致填充效果差，影响隔离结构的性能。
发明内容
为了减少隔离结构中的空洞缺陷，提高隔离结构的性能，本发明提供一种半导体隔离结构及其制作方法。
本发明一方面提供一种半导体隔离结构的制作方法，所述制作方法包括：
提供一半导体基底；
依次叠加形成垫氧化层和图形化的硬掩模层在所述半导体基底表面上；
以所述图形化的硬掩模层为掩模，刻蚀所述垫氧化层和所述半导体基底，形成多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；
执行第一回拉工艺，使得所述硬掩模层的侧壁沿扩大所述沟槽开口的方向内缩；
执行第二回拉工艺，使得所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩，其中，内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁；
在所述沟槽内填满隔离介质。
可选的，所述半导体基底包括高压区和低压区，多个所述沟槽包括位于所述高压区的多个第一沟槽和位于所述低压区的多个第二沟槽，相邻两个所述第一沟槽之间的间距大于相邻两个所述第二沟槽之间的间距。
可选的，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
可选的，多个所述第二沟槽在所述低压区内限定出多个有源区，执行所述第一回拉工艺的过程后，所述低压区内的至少部分所述有源区上的硬掩模层被清除。
可选的，所述低压区中宽度在0.1微米以下的所述有源区上的硬掩模层被清除。
可选的，执行所述第二回拉工艺后，位于相邻两个所述沟槽之间半导体基底表面的垫氧化层的纵截面为正梯形或矩形。
可选的，所述第一回拉工艺和所述第二回拉工艺采用湿法刻蚀工艺。
可选的，在所述沟槽内填满所述隔离介质后，所述制作方法还包括：
执行平坦化工艺，使所述硬掩模层和所述隔离介质的上表面齐平；以及
去除所述硬掩模层和所述垫氧化层。
可选的，所述垫氧化层的厚度为900埃~1100埃。
本发明的另一面还提供一种半导体隔离结构，所述半导体隔离结构利用上述制作方法制作得到。
本发明的半导体隔离结构的制作方法中，执行第一回拉工艺使得所述硬掩模层的侧壁沿扩大所述沟槽开口的方向内缩，再执行第二回拉工艺使得垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩，并且内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁，也即，对于在沟槽之间的半导体基底表面叠加设置的垫氧化层和硬掩模层来说，经过两次回拉工艺后，垫氧化层较上方的硬掩模层更宽，可以避免垫氧化层的侧壁内缩到硬掩模层下方（“屋檐”现象），这样在沟槽内填满隔离介质的过程中，由于沟槽经回拉工艺后侧壁没有产生凹陷，有助于减少隔离介质中产生空洞的概率，提高沟槽的填充质量，进而可以提高获得的半导体隔离结构的质量和可靠性。
进一步的，所述半导体基底可以包括高压区和低压区，多个所述沟槽包括位于所述高压区的多个第一沟槽和位于所述低压区的多个第二沟槽，多个所述第二沟槽在所述低压区内限定出多个有源区，根据工艺设计，相邻两个所述第一沟槽之间的间距大于相邻两个所述第二沟槽之间的间距，执行所述第一回拉工艺的过程中，通过控制回缩的程度，所述低压区内的至少部分所述有源区上的硬掩模层可以被清除。当所述低压区中部分有源区上的全部硬掩模层被清除后，低压区内部分第二沟槽的深宽比降低，有助于降低这部分第二沟槽的填充难度，可以提高填充质量，同时高压区由于沟槽间距较宽，高压区的硬掩模层仍然保留，可以作为研磨停止层，因而不影响后续的平坦化工艺。此外，研究发现在所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度的情况下，后续平坦化工艺中高压区的研磨速度较低压区快，有可能在第一沟槽处出现凹陷（dishing）现象，而本发明通过将低压区的至少部分硬掩模层清除，有助于提高低压区的研磨速度，即可以降低高压区和低压区的研磨速度差异，使得平坦化工艺更为可控，避免凹陷问题发生。
本发明提供的半导体隔离结构利用上述半导体隔离结构的制作方法制作得到，由于上述制作方法可以降低隔离介质中存在空洞的概率，因而所述半导体隔离结构具有较佳的质量，可靠性更高，有助于提高采用该半导体隔离结构的半导体器件的性能。
附图说明
图1至图4为利用现有制作方法制作隔离结构多个步骤的剖面示意图。
图5为本发明一实施例的半导体隔离结构的制作方法的流程示意图。
图6至图9为本发明一实施例的半导体隔离结构的制作方法多个步骤的剖面示意图。
附图标记说明：
图1至图4中的附图标记：
100-半导体基底；100a-高压区；100b-低压区；101-垫氧化层；102-硬掩模层；103-第一沟槽；104-第二沟槽；105-隔离介质。
图6至图9中的附图标记：
200-半导体基底；200a-高压区；200b-低压区；201-垫氧化层；202-硬掩模层；203-第一沟槽；204-第二沟槽；205-隔离介质。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体隔离结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了突出本发明的半导体隔离结构的制作方法的特点和优势，以下首先介绍一种现有的隔离结构的制作方法。
图1至图4为利用现有制作方法制作隔离结构多个步骤的剖面示意图。如图1至图4所示，现有的隔离结构的制作方法包括以下四个步骤。
步骤一：如图1所示，在半导体基底100上形成垫氧化层101和图形化的硬掩模层102，以图形化的硬掩模层102为掩模刻蚀垫氧化层101和半导体基底100，在半导体基底100、垫氧化层101和硬掩模层102的叠层结构中形成多个沟槽，其中，在高压区100a上形成多个第一沟槽103，在低压区100b上形成多个第二沟槽104，第一沟槽103的开口宽度大于第二沟槽104的开口宽度。
步骤二：如图2所示，对硬掩模层102进行回拉，去除部分硬掩模层102，使得硬掩模层102的侧壁沿扩大沟槽开口的方向内缩。
步骤三：如图3所示，对垫氧化层101进行回拉，去除部分垫氧化层101，使得垫氧化层101的侧壁沿扩大沟槽开口的方向内缩。
步骤四：如图4所示，在半导体基底100上沉积隔离介质105，隔离介质105填满第一沟槽103和第二沟槽104。
在上述硬掩模层102和垫氧化层101的回拉过程中，垫氧化层101的侧壁容易内缩到硬掩模层102下方，使得第一沟槽和第二沟槽的侧壁产生阶梯状的凹陷（图3中虚线圆圈内所示），从而在后续的填充工艺中，沟槽内靠上的隔离介质中容易产生空洞（Void），导致填充效果差，影响获得的隔离结构的性能；而且，在垫氧化层的厚度在100埃以下时，垫氧化层侧壁内缩到硬掩模层下产生沟槽侧壁凹陷对沟槽填充质量的影响可能还不明显，但是，随着垫氧化层厚度的增加，其对沟槽的填充质量的影响越来越显著。
此外，由于低压区100b内的第二沟槽104的开口宽度较小，在与第一沟槽103具有相同的深度的情况下，第二沟槽的深宽比较大，因此，填充第二沟槽获得的隔离结构内存在空洞的概率更高，对半导体器件的隔离效果和可靠性影响更大。
为解决上述问题，本发明实施例提供一种半导体隔离结构的制作方法。
图5为本发明一实施例的半导体隔离结构的制作方法的流程示意图。如图5所示，所述半导体隔离结构的制作方法包括：
S01：提供一半导体基底；
S02：依次叠加形成垫氧化层和图形化的硬掩模层在所述半导体基底表面上；
S03：以所述图形化的硬掩模层为掩模，刻蚀所述垫氧化层和所述半导体基底形成多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；
S04：执行第一回拉工艺，使得所述硬掩模层的侧壁沿扩大所述沟槽开口的方向内缩；
S05：执行第二回拉工艺，使得所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩，其中，内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁；
S06：在所述沟槽内填满隔离介质。
图6至图9为本发明一实施例的半导体隔离结构的制作方法多个步骤的剖面示意图。以下结合图5至图9对本实施例的半导体隔离结构的制作方法进行具体说明。
所述半导体基底可以是硅衬底。在其他实施例中，所述半导体基底还可以为锗基底、硅锗基底、SOI (绝缘体上硅，Silicon On Insula tor)或GOI (绝缘体上锗，GermaniumOn Insulator)等，半导体基底中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
如图6所示，依次叠加形成垫氧化层201和图形化的硬掩模层202在所述半导体基底200表面上，以所述图形化的硬掩模层202为掩模，刻蚀所述垫氧化层201和所述半导体基底200，形成多个沟槽，所述沟槽贯穿所述硬掩模层202和所述垫氧化层201且底面位于所述半导体基底200内，所述沟槽露出所述硬掩模层202和所述垫氧化层201的侧壁。
具体的，所述半导体基底可以包括高压区（HV area）、中压区（MV area）和低压区（LV area），其中，高压区和中压区是相对于低压区而言的。为了描述简便，本实施例中，将高压区和中压区简称为高压区。
具体如图6所示，所述半导体基底200可以包括高压区200a和低压区200b，多个所述沟槽可以包括位于所述高压区200a的多个第一沟槽203和位于所述低压区200b的多个第二沟槽204，相邻两个所述第一沟槽203之间的间距可以大于相邻两个所述第二沟槽204之间的间距。
所述第一沟槽203的开口宽度可以大于所述第二沟槽204的开口宽度。所述第一沟槽203的深度与所述第二沟槽204的深度可以相等，所述第一沟槽和所述第二沟槽的深度可以为3000埃~4000埃。另一实施例中，所述第一沟槽和第二沟槽的宽度和深度可以根据需要调整。
多个所述第一沟槽203在所述高压区200a内可以限定出多个有源（AA）区，多个所述第二沟槽204在所述低压区200b内也可以限定出多个有源区。所述高压区200a内的有源区宽度可以大于所述低压区200b内的有源区宽度。
如图7所示，执行第一回拉工艺，使得所述硬掩模层202的侧壁沿扩大所述沟槽开口的方向内缩。
具体的，所述硬掩模层204可以为氮化硅；所述第一回拉工艺可以采用湿法刻蚀工艺，所述湿法刻蚀采用的刻蚀液可以包括磷酸（H3PO4），所述半导体基底在所述刻蚀液中浸泡的时间可以为300s~500s。
如上所述，低压区200b中可以由多个第二沟槽204限定出不同宽度（或面积）的多个有源区，因此，执行所述第一回拉工艺的过程后，所述低压区200b内的至少部分的有源区上的硬掩模层被清除。
作为示例，所述低压区200b中宽度在0.1微米以下的有源区上的硬掩模层202可以被清除；或者，如图7所示，所述低压区200b内的硬掩模层202可以被全部去除。
应该理解的是，将所述半导体基底浸泡在包括磷酸的刻蚀液中时，刻蚀液可以从所述硬掩模层的上表面和侧表面刻蚀所述硬掩模层，且宽度（或面积）较小的有源区上的硬掩模层更容易被刻蚀清除，因而通过合理控制刻蚀液的浓度和刻蚀时间，可以将宽度较小（例如宽度小于0.1微米）的有源区上的硬掩模层清除，同时宽度较大的有源区（例如高压区中的有源区）上保留有具有一定厚度和面积的硬掩模层。
一实施中，所述高压区中也设置有宽度（或面积）小于较小的有源区，在执行第一回拉工艺后，所述高压区中宽度较小的有源区上的硬掩模层也可以被清除。也就是说，在执行第一回拉工艺的过程后，所述半导体基底中宽度较小的有源区上的硬掩模层均可以被清除。
接着，如图8所示，执行第二回拉工艺，使得所述垫氧化层201的侧壁沿扩大所述沟槽开口的方向内缩，其中，内缩后的所述垫氧化层201侧壁向外超出所述硬掩模层202的侧壁，即所述垫氧化层201的侧壁不进入到硬掩模层202的下方。
所述第一回拉工艺和所述第二回拉工艺可以使得所述硬掩模层202和所述垫氧化层201的侧壁沿扩大沟槽开口的方向扩大，即使得所述沟槽的开口扩大，有助于提高所述沟槽的填充质量。而且，在第一次回拉工艺后，露出了垫氧化层201的顶角，由于在刻蚀形成第一沟槽203和第二沟槽204时，沟槽侧壁上的垫氧化层201和半导体基底200的顶角较为尖锐，且尖锐的顶角容易使得沟槽在填充时较快封口，因此，执行所述第二回拉工艺，去除部分所述垫氧化层201，还可以使得垫氧化层201的顶角较为圆滑，即可以使得所述第一沟槽和所述第二沟槽的开口处变得圆滑，避免在对沟槽进行填充时过快封口而产生空洞，进一步提高沟槽的填充质量。
本实施例中，所述垫氧化层201可以为氧化硅。所述垫氧化层201的厚度可以为900埃~1100埃，例如为950埃、1000埃和1050埃。由于所述垫氧化层的厚度较厚，若是所述垫氧化层的侧壁进入到硬掩模层下方而使沟槽侧壁产生凹陷，更容易导致填充沟槽内的隔离介质中产生空洞，因此，需要通过控制硬掩模层与垫氧化层的回拉量（即侧壁内缩量），使得内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁，从而避免在沟槽侧壁产生凹陷，减小隔离介质在填充过程中产生空洞的概率。
可选的，执行所述第二回拉工艺后，位于相邻两个所述沟槽之间半导体基底表面的垫氧化层的纵截面为正梯形或矩形。在第二回拉工艺完成后，当硬掩模层和垫氧化层的纵截面为正梯形时，可以使得所述第一沟槽203和第二沟槽204的开口处侧壁较宽且较为平滑，有利于提高后续沟槽的填充质量。
所述第二回拉工艺可以采用湿法刻蚀工艺，且采用的刻蚀液可以是氢氟酸水溶液（HF/H2O）。在所述第二回拉工艺中，可以露出所述第一沟槽203和所述第二沟槽204的顶部边缘的半导体基底表面，并可以对露出的半导体基底的顶角进行圆滑化。
在执行所述第二回拉工艺后，所述半导体隔离结构的制作方法还包括：在所述沟槽内填满隔离介质。
具体的，参考图8和图9，在所述第一沟槽203和所述第二沟槽204内填满隔离介质205，在所述高压区200a中形成第一隔离结构，在所述低压区200b中形成第二隔离结构。
所述隔离介质205可以包括氧化硅。所述隔离介质可以一步填满所述沟槽，可以分多步填满所述沟槽。
在所述沟槽内填满所述隔离介质205后，所述制作方法还可以包括：执行平坦化工艺，使所述硬掩模层202和所述隔离介质205的上表面齐平；再去除所述硬掩模层202和所述垫氧化层201。
所述平坦化工艺可以为化学机械研磨（CMP）工艺。此处齐平指的是使隔离介质205的上表面与硬掩模层202上表面的高度差控制在满足平整性工艺要求的范围内，例如，一实施例中，隔离介质205的上表面与硬掩模层202上表面的高度差是研磨前二者高度差的5%以下。
在所述化学机械研磨过程中，所述硬掩模层202可以保护其下方垫氧化层201不受损伤。对于硬掩模层被回拉清除的有源区，例如低压区中宽度较小的有源区，其上的垫氧化层在化学机械研磨过程中可能受到损伤，为确保器件的性能，因此可以去除该有源区上的垫氧化层201。若后续需要对所述半导体基底及其上的功能层等进行隔离，可以在所述半导体基底上沉积形成介电层，所述介电层例如可以作为新的垫氧化层。
本实施例的半导体隔离结构的制作方法中，执行第一回拉工艺使得所述硬掩模层202的侧壁沿扩大所述沟槽开口的方向内缩，再执行第二回拉工艺使得垫氧化层201的侧壁沿扩大所述沟槽开口的方向内缩，并且内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁，也即，对于在沟槽之间的半导体基底表面叠加设置的垫氧化层和硬掩模层来说，经过两次回拉工艺后，垫氧化层较上方的硬掩模层更宽，可以避免垫氧化层201的侧壁内缩到硬掩模层202下方（“屋檐”现象），这样在沟槽内填满隔离介质205的过程中，由于沟槽经回拉工艺后侧壁没有产生凹陷，有助于减少隔离介质205中产生空洞的概率，提高沟槽的填充质量，进而可以提高获得的半导体隔离结构的质量和可靠性。
进一步的，所述半导体基底200可以包括高压区200a和低压区200b，多个所述沟槽包括位于所述高压区200a的多个第一沟槽203和位于所述低压区200b的多个第二沟槽204，多个所述第二沟槽204在所述低压区200b内限定出多个有源区，根据工艺设计，相邻两个所述第一沟槽203之间的间距可以大于相邻两个所述第二沟槽204之间的间距，执行所述第一回拉工艺的过程中，通过控制回缩的程度，所述低压区200b内的至少部分所述有源区上的硬掩模层202可以被清除。当所述低压区中部分有源区上的全部硬掩模层被清除后，低压区内部分第二沟槽的深宽比降低，有助于降低这部分第二沟槽的填充难度，可以提高填充质量，同时高压区200a由于沟槽间距较宽，高压区的硬掩模层仍然保留，可以作为研磨停止层，因而不影响后续的平坦化工艺。此外，研究发现在所述第一沟槽203的开口宽度大于所述第二沟槽204的开口宽度的情况下，后续平坦化工艺中高压区200a的研磨速度较低压区200b快，有可能在第一沟槽处出现凹陷（dishing）现象，而本实施例通过将低压区200b的至少部分硬掩模层清除，有助于提高低压区200b的研磨速度，即可以降低高压区和低压区的研磨速度差异，使得平坦化工艺更为可控，避免凹陷（dishing）问题发生。
本实施例还提供一种半导体隔离结构，所述半导体隔离结构利用上述半导体隔离结构的制作方法制作得到。由于上述制作方法可以降低隔离介质中存在空洞的概率，因而所述半导体隔离结构具有较佳的质量，可靠性更高，有助于提高采用该半导体隔离结构的半导体器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体隔离结构的制作方法，其特征在于，包括：
提供一半导体基底；
依次叠加形成垫氧化层和图形化的硬掩模层在所述半导体基底表面上；
以所述图形化的硬掩模层为掩模，刻蚀所述垫氧化层和所述半导体基底，形成多个沟槽，所述沟槽贯穿所述硬掩模层和所述垫氧化层且底面位于所述半导体基底内，所述沟槽露出所述硬掩模层和所述垫氧化层的侧壁；
执行第一回拉工艺，使得所述硬掩模层的侧壁沿扩大所述沟槽开口的方向内缩；
执行第二回拉工艺，使得所述垫氧化层的侧壁沿扩大所述沟槽开口的方向内缩，其中，内缩后的所述垫氧化层侧壁向外超出所述硬掩模层的侧壁，并且，经过所述第二回拉工艺，位于所述沟槽顶部边缘的半导体基底上表面被露出；以及
在所述沟槽内填满隔离介质。
2.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述半导体基底包括高压区和低压区，多个所述沟槽包括位于所述高压区的多个第一沟槽和位于所述低压区的多个第二沟槽，相邻两个所述第一沟槽之间的间距大于相邻两个所述第二沟槽之间的间距。
3.如权利要求2所述的半导体隔离结构的制作方法，其特征在于，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
4.如权利要求2或3所述的半导体隔离结构的制作方法，其特征在于，多个所述第二沟槽在所述低压区内限定出多个有源区，执行所述第一回拉工艺后，所述低压区内的至少部分所述有源区上的硬掩模层被清除。
5.如权利要求4所述的半导体隔离结构的制作方法，其特征在于，所述低压区中宽度在0.1微米以下的所述有源区上的硬掩模层被清除。
6.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，执行所述第二回拉工艺后，位于相邻两个所述沟槽之间半导体基底表面的垫氧化层的纵截面为正梯形或矩形。
7.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述第一回拉工艺和所述第二回拉工艺采用湿法刻蚀工艺。
8.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，在所述沟槽内填满所述隔离介质后，所述制作方法还包括：
执行平坦化工艺，使所述硬掩模层和所述隔离介质的上表面齐平；以及
去除所述硬掩模层和所述垫氧化层。
9.如权利要求1所述的半导体隔离结构的制作方法，其特征在于，所述垫氧化层的厚度为900埃~1100埃。
10.一种半导体隔离结构，其特征在于，所述半导体隔离结构利用如权利要求1至9任一项所述的制作方法制作得到。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101308824A (zh) * 2007-03-22 2008-11-19 海力士半导体有限公司 非易失性存储装置及其制造方法
CN104103571A (zh) * 2013-04-15 2014-10-15 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
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