KR20070082318A - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 소자 분리막의 소정 영역을 저유전 절연막을 이용하여 형성하고, 나머지를 고유전 절연막을 이용하여 형성함으로써 저유전 절연막에 의해 인터퍼런스 캐패시턴스를 감소시키고, 고유전 절연막에 의해 콘트롤 게이트와 플로팅 게이트 간의 프린징 캐패시턴스(fringing capacitance)가 증가되어 셀 사이즈 축소에 따른 커플링 비 감소와 프로그램 성능을 보상할 수 있는 플래쉬 메모리 소자 및 그 제조 방법이 제시된다.
소자 분리막, 저유전 절연막, 고유전 절연막, 인터퍼런스 캐패시턴스, 프린징 캐패시턴스
Description
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 제 1 폴리실리콘막 14 : 하드 마스크막
15 : 저유전 절연막 16 : 고유전 절연막
17 : 제 2 폴리실리콘막 18 : 유전체막
19 : 제 3 폴리실리콘막 100 : 소자 분리막
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 소자 분리막을 저유전 절연막 및 고유전 절연막의 적층 구조로 형성함으로써 인터퍼런스 캐패시턴스(interference capacitance)를 감소시키고, 셀 사이즈 축소에 따른 커플링 비(coupling ratio) 감소와 프로그램 성능을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
기존의 NOR형 플래쉬 메모리 소자는 프로그램 속도에 많은 제약이 있었다. 이를 대체하여 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공하는 NAND형 플래쉬 메모리 소자가 제안되었다.
NAND형 플래쉬 메모리 소자는 셀 영역에 다수의 셀 블럭이 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀, 예컨데 16개 또는 32개의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 이러한 스트링이 다수 구성된다. 또한, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다. 상기 소자 분리막 및 플로팅 게이트는 통상적으로 SA-STI(Self Aligned Shallow Trench Isolation) 공정에 의해 동시에 형성된다.
그런데, 반도체 소자의 고집적화에 따라 NAND형 플래쉬 메모리 소자의 셀 사 이즈도 축소되면서 프로그램 성능(program performance)에 영향을 미치는 터널 산화막의 버즈빅(bird's beak)이 증가하고, 셀간 인터퍼런스(interference)도 증가하여 셀 성능(cell performance)도 저하된다. 이를 보상하기 위해 프로그램 전압을 상승시키는 경우 프로그램 전압 펌핑단이 증가되어야 하므로 칩 사이즈가 증가하게 된다. 또한, 상승된 프로그램 전압만큼 X-디코더쪽의 고전압 NMOS 트랜지스터의 문턱 전압도 증가되어야 하므로 고전압 NMOS 트랜지스터의 특성 확보에도 어려움이 있다. 그리고, 인터퍼런스가 증가하게 되면 이에 따라 오버 프로그램 셀도 발생하게 되므로 셀 문턱 전압 확보에 어려움이 있다.
본 발명의 목적은 고집적화에 따라 발생되는 터널 산화막의 버즈 빅 및 셀간 인터퍼런스의 증가에 따른 셀 성능의 저하를 개선할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 소자 분리막을 저유전 절연막 및 고유전 절연막의 적층 구조로 형성함으로써 터널 산화막의 버즈 빅 및 셀간 인터퍼런스의 증가에 따른 셀 성능의 저하를 개선할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에서는 셀 사이즈가 축소되면서 저하되는 셀 성능을 보상하기 위해 소자 분리막을 저유전 절연막 및 고유전 절연막의 적층 구조로 형성한다. 즉, 비트 라인 방향의 플로팅 게이트간의 인터퍼런스를 방지하기 위해 저유전 절연막을 매립하고, 콘트롤 게이트와 플로팅 게이트의 프린징 캐패시턴스(fringing capacitance)를 증가시켜 프로그램 성능을 향상시키기 위해 고유전 절연막을 저유전 절연막 상부에 형성하여 소자 분리막을 형성한다.
문턱 전압 분포에 영향을 주는 비트라인 방향의 플로팅 게이트간 인터퍼런스를 감소시키기 위해서는 플로팅 게이트끼리 마주보는 면적을 줄이는 방법이 있다. 이를 위해 유효 소자 분리막 높이(Effective Field oxide Heigh; EFH)를 플로팅 게이트의 소정 높이까지 조절하여 콘트롤 게이트가 플로팅 게이트 사이에 형성되도록 함으로써 플로팅 게이트간의 캐패시턴스를 막아주는 방법이 있다. 그러나, 이 방법은 반도체 기판과 콘트롤 게이트간의 거리가 감소되므로 사이클링 특성이 나빠지는 문제가 있다. 따라서, 본 발명에서는 플로팅 게이트간의 캐패시턴스를 막아주는 방법 대신 인터퍼런스 캐패시턴스를 감소시키기 위해 소자 분리막의 하부 구조를 저유전 절연막을 이용하여 형성한다.
또한, 셀 축소에 따른 커플링 비 감소와 프로그램 성능을 보상하기 위해 콘트롤 게이트와 플로팅 게이트 간의 프린징 캐패시턴스(fringing capacitance)를 증가시킨다. 이를 위해 본 발명에서는 소자 분리막의 상부 구조를 고유전 절연막을 이용하여 형성한다. EFH를 조절하기 위해 소자 분리막을 소정 두께 식각하고 그 부분에 콘트롤 게이트가 형성될 경우 콘트롤 게이트와 플로팅 게이트간의 갭필 물질이 프린징 캐패시턴스 역할을 한다. 따라서, 본 발명에서는 프린징 캐패시턴스로 고유전 절연막을 사용하여 커플링비를 증가시킨다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 액티브 영역과 필드 영역이 확정된 반도체 기판; 상기 필드 영역의 반도체 기판상에 형성된 트렌치가 매립되도록 서로 다른 유전율을 갖는 절연막으로 형성된 소자 분리막; 상기 액티브 영역의 반도체 기판 상부의 소정 영역과 상기 고유전 절연막과 일부 중첩되도록 형성된 플로팅 게이트; 및 상기 플로팅 게이트와 중첩되도록 형성된 유전체막 및 콘트롤 게이트를 포함한다.
상기 플로팅 게이트는 제 1 폴리실리콘막 및 제 2 폴리실리콘막이 적층되어 형성된다.
상기 소자 분리막은 저유전 절연막 및 고유전 절연막이 적층되어 형성된다.
상기 저유전 절연막은 상기 제 1 폴리실리콘막 두께의 1/2 이하의 높이로 형성되고, 상기 고유전 절연막은 상기 제 1 폴리실리콘막 상부 표면의 높이로 형성된다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 제 1 플로팅 게이트용 도전막을 형성하는 단계; 상기 제 1 플로팅 게이트용 도전막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 일부가 매립되도록 저유전 절연막을 형성한 후 상기 트렌치가 완전히 매립되도록 고유전 절연막을 형성하여 소자 분 리막을 형성하는 단계; 상기 제 1 플로팅 게이트용 도전막 상부에 상기 소자 분리막과 일부 중첩되도록 제 2 플로팅 게이트용 도전막을 형성한 후 패터닝하는 단계; 및 전체 구조 상부에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상기 제 1 및 제 2 플로팅 게이트용 도전막은 폴리실리콘막을 사용하며, 상기 콘트롤 게이트용 도전막은 폴리실리콘막, 텅스텐막 및 텅스텐 실리사이드막의 단일막 또는 적층막을 사용한다.
상기 저유전 절연막은 SiO2, SiOC, FSG막등을 이용하여 형성하며, 상기 제 1 폴리실리콘막 두께의 1/2 이하의 높이로 형성한다.
상기 고유전 절연막은 유전율이 3.9 이상의 물질인 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT, HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 이용하여 형성하며, 상기 저유전 절연막 상부로부터 상기 제 1 폴리실리콘막 상부 표면의 높이로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, SA-STI 공정을 이용하여 소자 분리막 및 플로팅 게이트를 형성하는 방법을 일 예로 설명한다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 제 1 폴리실리콘막(13) 및 하드 마스크막(14)을 형성한다. 액티브 영역 및 필드 영역을 확정하기 위한 소자 분리 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(14)을 패터닝한 후 제 1 폴리실리콘막(13) 및 터널 산화막(12)을 식각한다. 계속적으로 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치의 일부가 매립되도록 저유전막(15)을 형성한다. 저유전 절연막(15)은 예컨데 SiO2, SiOC, FSG막등을 이용하여 형성하며, 제 1 폴리실리콘막(13)의 일정 부분, 예컨데 제 1 폴리실리콘막(13) 두께의 1/2 높이까지 형성되도록 한다.
도 1(b)를 참조하면, 트렌치가 완전히 매립되도록 전체 구조 상부에 고유전막(16)을 형성한다. 고유전 절연막(16)은 유전율이 저유전 절연막(15)보다 높은 막, 예컨데 유전율이 3.9 이상인 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT, HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 이용하여 형성한다.
도 1(c)를 참조하면, 하드 마스크막(14)이 노출되도록 고유전 절연막(16) 및 저유전 절연막(15)을 연마한 후 하드 마스크막(14)을 제거하여 소자 분리막(100)을 형성한다. 여기서, 저유전 절연막(15)의 제 1 폴리실리콘막(13) 두께의 1/2 정도의 높이까지 형성되고, 고유전 절연막(16)은 저유전 절연막(15) 상부로부터 제 1 폴리실리콘막(13)의 높이까지 형성된다. 전체 구조 상부에 제 2 폴리실리콘막(17)을 형성한 후 소자 분리막(100)과 일부 중첩되도록 제 2 폴리실리콘막(17)을 패터닝한 다. 이에 의해 제 1 폴리실리콘막(13)과 제 2 폴리실리콘막(17)으로 이루어진 플로팅 게이트 패턴이 형성된다. 전체 구조 상부에 유전체막(18)을 형성한 후 제 3 폴리실리콘막(19)을 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 사진 및 식각 공정으로 제 3 폴리실리콘막(19)을 식각하여 소자 분리막(100)과 수직 방향으로 라인 형태의 콘트롤 게이트를 형성하고, 계속해서 유전체막(18) 및 플로팅 게이트 패턴, 즉 제 2 폴리실리콘막(17) 및 제 1 폴리실리콘막(13)을 식각하여 플로팅 게이트를 형성한다. 이에 따라 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트가 형성된다.
상술한 바와 같이 본 발명에 의하면 소자 분리막의 소정 영역을 저유전 절연막을 이용하여 형성하고, 나머지를 고유전 절연막을 이용하여 형성함으로써 저유전 절연막에 의해 인터퍼런스 캐패시턴스를 감소시키고, 고유전 절연막에 의해 콘트롤 게이트와 플로팅 게이트 간의 프린징 캐패시턴스(fringing capacitance)가 증가되어 셀 사이즈 축소에 따른 커플링 비 감소와 프로그램 성능을 보상할 수 있다. 따라서, 셀 성능을 개선할 수 있어 수율 향상을 가능하게 한다.
Claims (13)
- 액티브 영역과 필드 영역이 확정된 반도체 기판;상기 필드 영역의 반도체 기판상에 형성된 트렌치가 매립되도록 서로 다른 유전율을 갖는 절연막으로 형성된 소자 분리막;상기 액티브 영역의 반도체 기판 상부의 소정 영역과 상기 고유전 절연막과 일부 중첩되도록 형성된 플로팅 게이트; 및상기 플로팅 게이트와 중첩되도록 형성된 유전체막 및 콘트롤 게이트를 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 플로팅 게이트는 제 1 폴리실리콘막 및 제 2 폴리실리콘막이 적층되어 형성된 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 소자 분리막은 저유전 절연막 및 고유전 절연막이 적층되어 형성된 플래쉬 메모리 소자.
- 제 2 항 또는 제 3 항에 있어서, 상기 저유전 절연막은 상기 제 1 폴리실리 콘막 높이의 1/2 이하의 높이로 형성된 플래쉬 메모리 소자.
- 제 2 항 또는 제 3 항에 있어서, 상기 고유전 절연막은 상기 제 1 폴리실리콘막 상부 표면의 높이로 형성된 플래쉬 메모리 소자.
- 반도체 기판 상부에 제 1 플로팅 게이트용 도전막을 형성하는 단계;상기 제 1 플로팅 게이트용 도전막의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치의 일부가 매립되도록 저유전 절연막을 형성한 후 상기 트렌치가 완전히 매립되도록 고유전 절연막을 형성하여 소자 분리막을 형성하는 단계;상기 제 1 플로팅 게이트용 도전막 상부에 상기 소자 분리막과 일부 중첩되도록 제 2 플로팅 게이트용 도전막을 형성한 후 패터닝하는 단계;전체 구조 상부에 유전체막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 제 1 및 제 2 플로팅 게이트용 도전막은 폴리실리콘막을 사용하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 콘트롤 게이트용 도전막은 폴리실리콘막, 텅스텐막 및 텅스텐 실리사이드막의 단일막 또는 적층막을 사용하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 저유전 절연막은 SiO2, SiOC, FSG막등을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 저유전 절연막은 상기 제 1 폴리실리콘막 두께의 1/2 이하의 높이로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 고유전 절연막은 유전율이 3.9 이상의 물질을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 고유전 절연막은 Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, SrTiO3, BST, PZT, HfxAlyOz, ZrxAlyOz, HfSiO4, ZrSiO4 등을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 6 항에 있어서, 상기 고유전 절연막은 상기 저유전 절연막 상부로부터 상기 제 1 폴리실리콘막 상부 표면의 높이로 형성하는 플래쉬 메모리 소자의 제조 방법.
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2006
- 2006-02-16 KR KR1020060015001A patent/KR20070082318A/ko not_active Application Discontinuation
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