CN103765592B - 用于生长iii‑v外延层的方法 - Google Patents

用于生长iii‑v外延层的方法 Download PDF

Info

Publication number
CN103765592B
CN103765592B CN201280035896.6A CN201280035896A CN103765592B CN 103765592 B CN103765592 B CN 103765592B CN 201280035896 A CN201280035896 A CN 201280035896A CN 103765592 B CN103765592 B CN 103765592B
Authority
CN
China
Prior art keywords
local electric
substrate
equipment
electric insulations
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280035896.6A
Other languages
English (en)
Other versions
CN103765592A (zh
Inventor
J·德鲁恩
S·迪格鲁特
M·杰曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EpiGan NV
Original Assignee
EpiGan NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EpiGan NV filed Critical EpiGan NV
Publication of CN103765592A publication Critical patent/CN103765592A/zh
Application granted granted Critical
Publication of CN103765592B publication Critical patent/CN103765592B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种在衬底上生长III‑V外延层的方法、一种半导体结构、以及包括这样的结构的设备，该半导体结构包括衬底、在衬底的顶部的缓冲层，其中，导电路径出现在衬底和缓冲层之间，其特征在于，该导电路径由一个或多个局部隔离阻断。当在Si衬底上沉积例如III‑N外延层时，从沉积A1N层开始生长来抑制Si衬底的所谓“Ga回熔”。在Si和A1N间的界面处，由于在界面处的能带排列或Ga扩散到Si中，形成导电层。这一导电层对在Si上的这样的III‑N缓冲层顶部构建的设备的射频操作和高压操作两者都是有害的。

Description

用于生长III-V外延层的方法
发明领域
本发明涉及一种在衬底上生长III-V外延层的方法、一种半导体结构、以及包括这样的结构的设备，该半导体结构包括衬底、位于衬底顶部的缓冲层，其中，导电路径出现在衬底和缓冲层之间。
技术背景
在Si衬底上沉积例如III-N外延层时，从沉积A1N层开始生长来抑制Si衬底的所谓“Ga回熔”。在Si和A1N之间的界面处，由于在界面处的能带排列或由于Ga扩散到Si中，形成了导电层。这一导电层对在Si上的这样的III-N缓冲层顶部上构建的设备的射频操作和高压操作两者都是有害的。
在RF设备的情况下，RF信号可与这一层电容耦合，这引起传播的信号的所不期望的损耗。
在具有充分高的接触间距的高电压设备的情况下，通过由从接触(contact)到III-N/Si界面的两个垂直管脚构成的路径和III-N/Si界面本身处的导电路径，该设备将在高场强条件下过早击穿。换言之，已经观察到，即使在源极和漏极区域之间距离较大，硅上的AlGaN/GaN HEMT设备也具有饱和击穿电压。击穿饱和度大小因变于是外延层叠层的总厚度，因此高的击穿电压要求厚的外延层，这可导致大的晶片翘曲度或破裂层，且增加晶片的成本。文档CN 101719465 (A)提供了一种用于制造硅衬底GaN基半导体材料的方法，该方法旨在解决通过在延伸GaN基半导体材料的工艺中由Ga引起的重新熔化硅表面的问题，以改进产品质量和生产效率。该方法包括下列步骤：在专门用于生长氮化铝缓冲层的第一MOCVD的反应室中，在硅衬底上生成氮化铝缓冲层，并在该步骤完成之后取出氮化铝缓冲层，以便形成供稍后使用的硅衬底氮化铝模板；并将供稍后使用的硅衬底氮化铝模板放置在用于生长GaN基半导体材料的第二MOCVD的反应器中，以便扩展GaN基半导体材料；并在该步骤完成之后取出硅衬底氮化铝模板，以便形成硅衬底GaN基半导体材料。该方法可适用于生产发光二极管、二极管激光器、电源设备等等的产品。
Umeda等人在“Blocking-Voltage Boosting Technology for GaN Transistorsby Widening Depletion Layer in Si Substrates(通过展宽Si衬底中的耗尽层的GaN晶体管的阻断电压提升技术)”(2010年IEEE电子设备会议，加利福尼亚州旧金山市，第20.5.1-20.5.4页)中提出了一种新颖技术，该技术通过展宽高阻Si衬底中的耗尽层来提升AlGaN/GaN异质结场效应晶体管(HFET)的阻断电压。阻断电压提升(BVB)技术把芯片的外围区域处的离子注入用作沟道截断环，来终止来自AlN/Si处的界面反转层处的漏电流。通过沟道截断环的帮助，在衬底中展宽了耗尽层，这增加了HFET的阻断电压。借助于BVB技术，对于Si上的薄至1.4μm的外延GaN，HFET的截止态击穿电压从没有沟道截断环时的760V增加到高达1340V。这一技术极大帮助了提高阻断电压，即使是对于Si上的薄外延GaN来说也是如此，这引起制造成本的进一步下降。
然而，这种方法并不一定解决击穿饱和度的问题。
Srivastava等人在“Record Breakdown Voltage(2200V)of GaN DHFET on SiWith 2-μm Buffer Thickness by Local Substrate Removal(借助于局部衬底去除的Si上的带有2μm缓冲层厚度的GaN DHFET的记录击穿电压(2200V))”(EDL 32-12011)中提出一种局部衬底去除技术(位于源极到漏极区域下)，使人想起穿硅通孔并报告了Si(111)衬底上仅2μm厚的AlGaN缓冲层的AlGaN/GaN/AlGaN双异质结构FET的有史以来达到的最高击穿电压(VBD)。在局部Si去除之前，栅极–漏极距离(LGD)≥8μm时，VBD饱和度处于～700V。然而，在局部蚀刻掉衬底之后，对于具有LGD＝20μm的设备，测得VBD的记录为2200V。此外，根据Hall(霍尔)测量，得出结论，局部衬底去除集成方法对2D电子气沟道性质没有影响。
劣势在于，现在有源设备被定位在非常薄的薄膜上，这可以引起可靠性问题，且去除载体衬底对层叠的热阻率具有负面影响。
在另一方法中使用了SOI衬底，其中，把沟槽蚀刻为穿过半导体衬底到达(或穿过)掩埋的绝缘体层，把所谓的“源极岛”和“漏极岛”与底层处理晶片完全隔离开来。
劣势在于，在有源设备和衬底的背面(热量可通过衬底的背面耗散)之间总是存在具有非常高的热阻的氧化物。
Nitronex最终表明，可以在生长之前通过Si衬底的氮化来把寄生沟道中的电子密度减少到低于1016/cm3的量级(US7.247.889)，但这不完全破坏导电沟道且因此没有消除击穿饱和度。
通常，在标准CMOS工艺中不可以执行上述工艺，藉此引起需要采取额外的措施(如果可能的话)。这不仅是昂贵的，也可例如影响产率，如，因为工艺条件不是最优的。
美国专利申请No.2008/0048196A1(Strittmatter等人)涉及电和/或光组件以及用于制造该组件的工艺，其中通过把一个或多个沟槽蚀刻到衬底中，可可靠地避免组件的材料层中的晶体位错。沟槽相对至少一个半导体层横向地过生长，以使得在形成气体填充、特定地空气填充的腔体的同时，该沟槽被该半导体层完全覆盖。组件被集成到半导体层或施加在该半导体层上的附加的半导体层中。组件的有源区域优选地独占地被放置在该腔体上。为了实现最优的热扩散，腔体仅比组件的宽度稍宽。对于带有光波导的光电组件，Strittmatter等人把半导体到腔体的过渡用作光学地约束光的方式。如果组件是晶体管，Strittmatter等人用在设备下的腔体代替衬底，以便消除RF损耗。在这两种情况下，腔体需要至少具有组件的有源区域的大小，且因而是整个组件的大小。
发明概述
因此，本发明涉及一种在衬底上生长III-V外延层的方法，涉及一种半导体结构，涉及包括该半导体结构的设备，且涉及包括该设备和/或半导体结构的电路，该电路克服上述劣势中的一个或多个而不危害功能性和优势。特定地，本发明涉及在设备形成前，例如在有源层沉积或生长前的全晶片处理。
本发明的目标是提供改进的半导体设备或衬底或方法，特定地是可选的AlGaN/GaN HEMT设备，该设备不具有饱和击穿电压且作为结果不要求较厚的外延层来耐受高电压。不受理论限制，在导致本发明的研究中，发明人已经明白，击穿的饱和行为并非源自AlGaN或GaN层中的击穿，而是源自底层半导体衬底中的击穿。这种击穿是由于在Si衬底和III氮化物层间界面处不期望地生成了导电路径。首先，AlN成核层(6.2eV)的带隙和Si衬底(1.11eV)的带隙有很大的不同，且此外，在AlN界面处存在极化电荷；这些组合起来可以引起在由电子填充的界面处形成量子阱。第二，在诸如退火和生长等高温步骤期间，Al和Ga原子可扩散到衬底中。然后，这些原子是掺杂原子，允许电荷传输且因此生成导电路径。
本发明涉及一种制造半导体结构的方法，包括
-提供衬底，例如Si、SiGe、Ge衬底及其组合，优选地为诸如<111>Si衬底等的Si衬底，
-在衬底的顶部提供外延半导电缓冲层，诸如III-V缓冲层(例如III氮化物层)，以便在外延半导体缓冲层和衬底之间形成或藉此获得例如导电的界面，以及
-在该界面处，在衬底中形成一个或多个局部电绝缘，以便阻断界面处的电流。这样的隔离可以是浅槽隔离(STI)、LOCOS、杂质注入、及其组合。可用规则图案来形成衬底中的一个或多个局部隔离。
本发明还涉及一种制造半导体结构的方法，包括
-提供衬底，例如Si、SiGe、Ge、绝缘体上的Si、绝缘体衬底上的Ge及其组合，优选地为诸如<111>Si衬底等的Si衬底；
-在衬底的顶部提供外延半导电缓冲层，诸如III-V缓冲层(例如III氮化物层)，藉此获得在缓冲层和衬底之间的导电界面；
-在该导电界面处且部分地在衬底中形成一个或多个局部电绝缘，以便阻断在导电界面处的电流；以及
-把一个或多个局部电绝缘与设备安放在一起，以使得至少一个局部电绝缘被定位在设备的高电压端和低电压端之间。
根据优选的实施例，各方法还包括把一个或多个沟槽蚀刻为穿过缓冲层进入到衬底。
还涉及包括以下的半导体结构：
衬底，例如Si、SiGe、Ge衬底及其组合，优选地为诸如<111>Si衬底等的Si衬底，
在衬底的顶部的缓冲层，例如III-V缓冲层，在衬底和缓冲层之间具有界面，
其中，导电路径出现在衬底和缓冲层之间的界面处，其特征在于，导电路径被诸如浅槽隔离(STI)、LOCOS、杂质注入及其组合等的一个或多个局部电绝缘阻断。
优选地
a)一个或多个局部隔离为25nm–2.5μm宽，更优选地为50nm–1.5μm宽，甚至更优选地为100nm–1μm宽，例如200-500nm宽，和/或
b)一个或多个局部隔离之间的间距为0.2μm–20μm宽，更优选地为0.5μm–10μm宽，甚至更优选地为1μm–5μm宽，和/或
c)一个或多个局部隔离的规则图案的周期小于栅极到漏极的距离，其中，周期和距离处于相同平面内且优选地基本上处于相同的方向。
还涉及包括该半导体结构的设备以及包括如上所述的设备和/或半导体结构的电路。
本发明的各实施例的优势在于在处理期间更好的热控制。
在本发明中，通过例如改性版的浅槽隔离(即STI)来通过图案化普通的(例如Si<111>)晶片，在一个示例中该晶片覆盖有AlN/AlGaN缓冲层，来阻断出现在衬底和缓冲层之间的导电层，这是标准的Si CMOS工艺。为完成此举，沟槽图案穿过Si/III氮化物界面。可选地，也与沟槽蚀刻组合，可使用其他隔离工艺，诸如深槽蚀刻、Si的局部氧化(LOCOS)、或杂质注入。为了在隔离工艺期间保护AlN/AlGaN表面，在一个示例中，缓冲层覆盖有在再生长之前有选择地去除的GaN/(AlN)/SiN保护层叠层。
在一个示例中，提供了衬底上的外延结构，通过用保护层层叠GaN/(Al(Ga)N)/SiN来覆盖包括含Al的III-N合金的功能层层叠层来终止该外延结构，以使得随后该外延结构可经受各种标准半导体工艺步骤，且还可再次引入到MOCVD反应器中，以便在功能层上选择性外延再生长。
更特定地，在一个示例中，首先在Si上生长AlN/AlGaN缓冲结构，该缓冲结构由保护层叠层所覆盖；从MOCVD装备去除它以便界定隔离区域，例如延伸穿过III氮化物层叠进入到Si衬底的图案，以使得这些区域，例如图案，优选地通过STI阻断在Si衬底和III氮化物层叠之间的导电界面；此后，去除剩余保护层叠层的部分；并且然后，把晶片再次装载到MOCVD反应器以便去除保护层叠层的剩余部分并执行第二外延工艺。
如上所述，在一个示例中，本方法被用于CMOS工艺，这是由于本工艺步骤可以集成到其中而不需要太多(额外)的努力。事实上，与现有技术的方法相反，本方法非常适合集成到CMOS工艺中。
本衬底，例如Si、SiGe、Ge衬底，优选地为诸如<111>Si衬底等的Si衬底，及其组合，例如SixGey，且包括其(初始)层的衬底，例如各层的层叠。
在衬底上，提供了外延地生长的缓冲层。本发明中的缓冲层具有不同于衬底的本质，这是由于例如缓冲层的带隙比衬底的带隙高得多(例如分别为衬底1.1eV，且AlN成核层为6.2eV)，至少高几个eV，例如大于2eV，优选地于3eV，更优选地于4eV，以便提供本特性，例如缓冲层的高临界击穿场，例如大于1MV/cm，优选地大于2MV/cm，甚至更优选地大于3MV/cm，例如大于5MV/cm，或甚至大得多。在一个示例中，缓冲层是III-V缓冲层。其中，III是指III族元素，现在是13族和3族元素，例如B、Al、Ga、In、Tl、Sc、Y以及镧系和锕系。其中，V是指V族元素，现在是N族元素，例如N、P、As、Sb、Bi。在一个示例中，缓冲层包括各层的层叠，通常第一个是成核层。
本发明的目的在于破坏衬底和缓冲层之间的导电层。可预见其中在衬底中形成一个或多个局部隔离的各种实施例。结果，形成一个或多个岛或岛状结构，诸如例如图9a-9f中的那些。隔离是指也被称为电介质的电绝缘体，电绝缘体是阻挡电荷流动的材料。在绝缘材料中，价电子紧紧地结合到它们的原子。在电子设备中，把这些材料用作绝缘体或绝缘。它们的功能是在不允许电流通过它们自身的情况下支撑或分离电导体。换言之，提供了具有相对大带隙的材料，以便在很大程度上阻止电子的流动。合适的隔离是浅槽隔离(STI)、深槽隔离、LOCOS、杂质注入及其组合。在一个示例中，使用诸如光刻工艺等的图案工艺来设置隔离。优选地，隔离的尺度相对较小。
在一个示例中，在衬底用诸如重复图案等的规则图案形成隔离。在一个示例中，这样的图案与进一步的工艺步骤对齐，例如，其中隔离图案和IC图案(例如晶体管和二极管的那些图案)功能上重叠。更进一步，同样可以在IC的级别上，各图案重叠，例如在其一个或多个边界处。在另一示例中，图案的周期被选择为，向对于设备的尺度，使得在保持其功能性的同时不需要使得该图案与进一步的工艺步骤对齐。
本发明的另一目的是在把III氮化物层沉积在外部衬底(foreign substance)上时促进应力工程(stress engineering)。因为半导体结构的击穿电压不受导电层限制，一旦合适的隔离区域(例如图案)阻断了导电层，就可以充分减少III氮化物层的厚度，且可简化其组分，这对于晶片吞吐量和成本、减少的晶片翘曲度、和降低的晶片脆性而言具有优势。
藉此，本发明提供上述问题中的一个或多个的解决方案。特定地，破坏了衬底和缓冲层之间的导电层，且结果对于包括这样的导电层的结构较少有害。因此克服了所有上面提到的缺点。
在详细描述中，详述本描述的优点。
本发明的详细描述
将相对于具体实施例并参照某些附图来描述本发明，但本发明不限于此，而是仅由权利要求限定。所描述的附图仅是示意性的且是非限制性的。附图中，出于说明性目的，一些元件的尺寸可以放大，且不按比例画出。尺度和相对尺度不对应于本发明的实践的实际减少。
在第一方面，本发明涉及一种制造半导体结构的方法，包括
-提供衬底，例如Si、SiGe、Ge衬底及其组合，优选地为诸如<111>Si衬底等的Si衬底，
-在衬底的顶部上提供外延半导电缓冲层，诸如等的III-V缓冲层，因此形成界面，以及
-在该界面处在衬底中形成一个或多个局部电绝缘，例如浅槽隔离(STI)、深槽隔离、LOCOS、杂质注入及其组合。衬底中的一个或多个局部隔离可以被形成为规则图案。
特定地，本发明涉及在设备形成前(例如在有源层沉积或生长前)的全晶片处理。
在本方法的一个示例中，一个或多个局部隔离为25nm–2.5μm宽，优选地为50nm–1.5μm宽，更优选地为100nm–1μm宽，例如200-500nm宽，和/或其中，在一个或多个局部隔离之间的间隔为0.2μm–20μm宽，优选地为0.5μm–10μm宽，更优选地为1μm–5μm宽，例如2μm，和/或其中，一个或多个局部隔离的规则图案的周期小于栅极到漏极的距离，其中，周期和距离处于相同的平面内。
已经发现，隔离优选地为不太小，即大于25nm宽，以便充分地破坏导电层。隔离不需要(相对)大，因为不能获得进一步优势。2.5μm宽将足以用于大多数应用。
通过提供由间隔分开的(一个或)多个隔离。已经发现，在一个示例中，在隔离之间的间隔至少为0.1μm宽。藉此，可在不损失其功能性的情况下，制造诸如晶体管等的结构(或设备)的其他功能性特征。即使是这样，间隔不需要(相对)大，因为不能获得进一步优势。2.5μm宽将足够用于大多数应用。如果间隔变得太大，已破坏的导电层将仍然在过大的程度上存在；因此，在一个示例中，在隔离之间的间隔小于20μm。鉴于在这样的间隔中聚集的电荷导致在特定时间点的放电，在一个示例中，间隔的区域足够小，即小于20μm。
在某种程度上，以上尺寸取决于所使用的技术，即，在使用相对较小的隔离和间隔时，使用相对较小的特征的更高级的技术将更好地发挥作用。
在本方法的一个示例中，在形成一个或多个局部隔离之前，缓冲层覆盖有一个或多个保护层，例如III-V层，例如GaN、AlN、AlGaN和InAlGaN、SiN层及其组合。
下面的附图说明中给出典型的示例和尺寸。
在本方法的一个示例中，一个或多个保护层是施加在缓冲层上的GaN、施加在GaN层上的AlN层、和施加在AlN层上的SiN层的层叠。
在随后的处理期间，一个或多个保护层保护底层缓冲层。结果，本半导体结构完全兼容其他工艺，特定地是CMOS工艺。更进一步，由于缓冲层受到保护，它保持良好形状，且不需要额外预防就可进一步处理。更进一步，根据本工艺的本质，其中，例如通过湿法蚀刻和/或干法蚀刻移除了一个或多个保护层，藉此获得的缓冲层表面处于良好状态，以便进行进一步处理，例如用于再生长。以上巧妙利用了本工艺所获得的优势。
在优选的示例中，这一层是在MOCVD反应器中原位沉积的高密度的SiN。该SiN可以是化学计量或非化学计量。在另一示例中，SiN可以包含一些Al(AlSiN)。在一个示例中，它通常为50nm–500nm厚，例如200nm厚。
在本方法的一个示例中，在再生长前，移除、优选地有选择地移除一个或多个保护层。
为了获得高品质的缓冲层的表面，移除一个或多个保护层，例如通过有选择地干法蚀刻和/或湿法蚀刻。这些工艺是本领域中的技术人员众所周知的。
在本方法的一个示例中，隔离形成表面，在移除保护层之前，例如通过CMP把这一表面平坦化。
在形成隔离，特定地是电介质隔离后，例如晶片的表面通常是不平坦的，即不是足够平坦的。为了获得充分平坦的表面，可例如通过CMP对该表面进行抛光，或者可以通过沉积诸如SiO2等的(薄的)介电层使之平坦化。由于大多数情况下无论如何都需要移除已沉积的层时，CMP是优选的，这是由于它涉及较少的工艺步骤。
在本方法的一个示例中，优选地通过用隔离区域(例如诸如SiN和SiOx图案及其组合等的图案)来图案化衬底和/或缓冲层，有选择地执行再生长，其中，优选地执行诸如III-N层等的III-V层的再生长。
在外延再生长的一个示例中，起始材料的表面需要处于洁净状态(“开盒即用(epi-ready)”)，这是因为再生长的外延层的成核由这一表面的原子结构以及其他决定。由于通常包含例如Al的合金且具体地包含(In)Al(Ga)N的合金非常倾向于受到氧化和其他类型的污染(划痕、表面化学计量的改变等等)，任何工艺步骤都可劣化这些层叠层的表面条件，且使得不可能在它的顶部进行高品质外延生长。
在一个示例中，图案化衬底或具有诸如氧化硅或氮化硅图案等的电介质图案的第一外延结构来完成选择性过渡生长。通过调节生长条件，GaN的外延再生长发生在衬底上或者在第一外延结构上，但不是在电介质(SiOx或SiN)图案上。这里提及术语“选择性”生长，这是因为GaN不在SiOx或SiN上成核的事实。已知把Al添加到GaN材料减少了这种选择性。更特定地，由于Al原子在生长表面上的低迁移率，AlN的外延生长是非选择性的。因而，富铝AlGaN的沉积需要在完成任何图案化之前发生。然而，如上所述，把富Al合金暴露到大气或工艺条件引起顶部表面的污染。
在一个示例中，通过调节生长条件来改变在其上生长外延层的生长前沿的方向，允许隔离图案过生长。这些工艺是本领域中的技术人员众所周知的，且被称为外延横向过生长(ELOG)。生长方向的改变改变了在生长层中构建应力的方式，且在把III氮化物沉积在外部衬底上时打开了新的参数空间。通常应力工程要求把AlGaN夹层插入在AlN和GaN之间，但在一个示例中，不再要求这一点。
在第二方面，本发明涉及半导体结构，包括：
衬底，例如Si、SiGe、Ge衬底及其组合，优选地为诸如<111>Si衬底等的Si衬底，
位于衬底的顶部的缓冲层，例如在衬底和缓冲层之间具有界面的III-V缓冲层，
其中，导电路径出现在衬底和缓冲层之间，其特征在于，导电路径被形成在界面处的诸如浅槽隔离(STI)、LOCOS、杂质注入及其组合等的一个或多个局部电绝缘阻断，以便阻断界面中的电流流动。
优选地
a)一个或多个局部隔离为25nm–2.5μm宽、更优选地为50nm–1.5μm宽、甚至更优选地为100nm–1μm宽，例如200-500nm宽，和/或
b)在一个或多个局部隔离之间的间隔为0.2μm–20μm宽、更优选地为0.5μm–10μm宽、甚至更优选地为1μm–5μm宽，和/或
c)一个或多个局部隔离的规则图案的周期小于栅极到漏极的距离，其特征在于，周期和距离处于相同的平面内，且优选地基本上处于相同的方向。
本半导体结构例如在电压击穿、(不存在)电容耦合、高压操作等方面提供稳定的衬底-缓冲层结构。
在本半导体结构一个示例中，局部移除衬底。
在一个示例中，在衬底中部分地形成隔离，例如如附图中所示出的。
在一个示例中，在半导体结构维持高击穿电压的同时，缓冲层的厚度保持非常薄，这是因为已经消除了导电层处的过早击穿，且外延层叠的厚度不再是判断击穿的参数。在一个示例中，缓冲结构仅由AlN成核层以及250nm(在150-500nm范围内，肯定低于1μm)的薄GaN沟道组成，由阻挡层和SiN钝化层覆盖。
在第三方面，本发明涉及包括半导体结构的设备，例如晶体管、FET、HEMT、DHFET、LED、二极管、和电源设备。
FET的类型及其应用被认为是例如：
CNFET，DEPFET，是在全耗尽衬底中形成的FET，且同时充当传感器、放大器和存储器节点；它可用作图像(光子)传感器；DGMOSFET，是带有双栅极的MOSFET；HEMT(高电子迁移率晶体管)，也被称为HFET(异质结构FET)，可使用诸如AlGaAs或AlGaN等的三元半导体中的带隙工程来制成；全耗尽宽带隙材料，其形成在栅极和体之间的隔离；IGBT(绝缘栅极双极型晶体管)，它是用于功率控制的设备；它具有类似于与双极状主传导沟道耦合的MOSFET的结构；这些通常用于200-3000V漏极-源极操作电压范围。功率MOSFET仍然是1到200V的漏极-源极电压的设备的选择；ISFET，它是被用来测量溶液中的离子浓度的离子敏感场效应晶体管；在离子浓度(例如H+，参见pH电极)改变时，通过晶体管的电流将因此改变；JFET(结型场效应晶体管)，它使用反向偏置的p-n结把栅极与主体分离开来；MESFET(金属半导体场效应晶体管)，它用Schottky(肖特基)势垒代替JFET的p-n结；被用于GaAs和其他III-V半导体材料中；MOSFET(金属氧化物半导体场效应晶体管)，它利用在栅极和主体之间的绝缘体(通常是SiO2)；以及IGBT，在快速切换和电压阻断能力非常重要的场合，它可用于开关内燃机点火线圈。
在FET中，在以线性模式操作时，电子可以通过沟道向任一方向流动，且漏极端和源极端的命名惯例在某种程度上是任意的，因为设备通常(但不总是)是从源极到漏极对称构建的。这使得FET适用于在路径之间开关模拟信号(复用)或电功率(双向功率开关)。有了这种概念，例如，可以构造一个固态混合板或电源矩阵变换器。
对于一些应用，例如高电压FET，设备通常被不对称地构建，且漏极端与源极端和栅极端分开较大间距，以便耐受在漏极端和其他端子之间的高压。
在第四方面，本发明涉及包括设备和/或半导体结构的电路，例如电路、开关、高功率RF放大器、高功率应用、高电压应用、图像传感器、生物传感器、离子传感器、逆变器电路、半桥、……、RF功率放大器。
该电路也可应用于例如数字电路和功率应用，包括现代时序模拟电路、电压调节器、放大器、功率变送器、功率转换器(诸如AC-DC转换器、DC-DC转换器(如半桥、全桥、或推挽电路)和DC-AC转换器)、电机驱动器等。
本电路例如应用于所提及的数字电路，或用于功率转换和功率开关应用的电路。
本电路应用于例如生物传感器，生物传感器是把生物组件与物理化学检测器组件组合起来的用于检测分析物的分析设备。在一个示例中，它由3个部分组成：
敏感生物元件、生物衍生材料、或仿生元件；
把从源自分析物与生物元件交互的信号变换成另一信号的换能器或检测器元件；以及
关联的电子设备或信号处理器。
本电路应用于例如气体传感器或离子传感器。
还通过附图详述本发明，附图是示例性的和解释性的，且不限制本发明的范围。本领域中的技术人员应明白，无论是否明显，许多变种都可以被认为是落在由权利要求保护的范围内。
附图简述
图1示出根据现有技术的半导体设备的横截面。
图2示出根据本发明的制造半导体设备的方法的横截面。
图3a-b示出根据本发明的制造半导体设备的方法的横截面。
图4-图7和图8a-d示出根据本发明的制造半导体设备的方法的横截面。
图9a-f示出根据本发明的制造半导体设备的方法的俯视图。
附图详细描述
将相对于具体的实施例并参考某些图描述本发明，但本发明不限于此，而是仅受权利要求限制。所描述的图仅是示意性且为非限制性。各图中，各种元素中的一些的尺寸可放大，且出于说明性的目的不按比例画出。尺度和相对尺度不对应于本发明的实践的减少。
应注意，权利要求中所使用的术语“包括”不应被解释成限于此后列出的装置。因而，表达式“设备包括装置A和B”的范围应不限于设备仅由组件A和B组成。它意味着，对于本发明，设备的仅有相关组件是A和B。
类似地，应注意，术语“耦合”不应被解释为仅限于直接连接。因而，表达式“耦合到设备B的设备A”的范围应不限于其中设备A的输出直接地连接到设备B的输入的设备或系统。这意味着，在A的输出和B的输入之间存在路径，该路径可以是包括其他设备或装置的路径。
将通过本发明的多个实施例的详细描述来描述本发明。很明显，本发明的其它实施例可以由本领域技术人员在不脱离本发明的真正精神或技术教导的前提下进行配置，因此本发明仅受所附的权利要求的条款限制。本发明主要涉及材料(例如，诸如Si等的衬底上的宽带隙)而不是特定的设备技术。可以预料的是，本发明并不特别受到加工技术的限制。因此，本领域中的技术人员将明白，本发明是也适用于可以任何晶体管技术配置的类似电路，包括例如，而不限于，双极CMOS、BICMOS。
本发明和制造步骤的描述。
在本发明的一个示例中，在衬底(层1)上提供外延缓冲结构(层2)，该外延缓冲结构包括AlN成核层和任选的一个或多个(In)AlGaN缓冲层，这些缓冲层原位覆盖有保护层叠层，该保护层叠层包括GaN(层3)、任选的Al(Ga)N(层4)、和SiN(层5)(与反映现有技术的图1比较可见)。该结构进一步包括形成在衬底和缓冲结构层之间的导电沟道(图1中用箭头指示)。这种结构可经受各种标准半导体工艺步骤(例如光刻、蚀刻、沉积、注入、氧化等等)，且仍然可再次引入到MOCVD反应器，以供在缓冲层上进行选择性外延再生长。
在一个示例中，衬底(1)是Si<111>。在另一示例中，衬底(1)是Ge<111>。在另一示例中，衬底(1)是带有晶体Ge封盖的Si。在Si和Ge之间可存在SiGe过渡层。
在一个示例中，AlN成核层通常为200nm厚(50nm–500nm)。在一个示例中，AlGaN缓冲层通常分别为300nm厚(50nm–500nm)，且Al含量通常在0％-100％之间、优选地在1％-99％之间、更优选地在20％和90％之间，例如50％。这些缓冲层也可以任选地在它们中具有一些其他III元素，例如铟。总的AlGaN缓冲层(2)通常为100nm到5μm厚，例如从500nm到4μm厚。在一个示例中，保护层叠层中的各个层的典型厚度为0.1nm–100nm，例如对于GaN来说是5nm、0nm–100nm，例如对于rAl(Ga)N来说是2nm、50nm–500nm，例如对于SiN来说是200nm。
在任何必要的工艺步骤(例如图案化沟槽蚀刻、STI构成、深槽隔离、图案化注入等等)期间，由于其高温稳定性和化学性质，除其他外，诸如SiN(层5)等的顶部保护层将保护底层III氮化物层。SiN(与SiOx一起)是Si CMOS技术中通常使用的电介质，特定地在附加处理期间用作(舍弃的)覆盖材料以便保护敏感的晶片区域。在优选的示例中，这一层是在MOCVD反应器中原位沉积的高密度的SiN。这种SiN可以是化学计量或非化学计量。在另一示例中，SiN可以包含一些Al(AlSiN)。在一个示例中，它通常为50nm–500nm例如200nm厚。在工艺终止时，将通过干法蚀刻或湿法蚀刻(在基于F的化学中)移除这种SiN。在任何其他处理发生前，可在外部通过PECVD或LPCVD SiN或SiOx(对于超过500nm厚度)或任何其他材料或材料层叠来加厚该原位SiN。
在优选的示例中，通过改性STI工艺完成导电沟道的阻断(参见图2以及图3a和图3b)，其中(优选地周期性的和重复的)光刻图案界定沟槽的位置(6a)。沟槽被蚀刻为穿过SiN和所有III氮化物缓冲层进入到Si衬底，例如通过使用基于Cl的干法蚀刻工艺(参见图2)。在移除抗蚀剂之后，例如热氧化沟槽的侧壁，且例如沉积CVD SiOx(或SiN或其组合)以便填充沟槽(参见图3a)。在一个示例中，在STI工艺的最后步骤中(参见图3b)，在化学机械抛光(CMP)步骤中平坦化晶片。
在一个示例中，通常沟槽为25nm–2.5μm宽、优选地为50nm–1.5μm宽、更优选地为100nm–1μm宽，例如200-500nm宽，和/或其中，在一个或多个局部隔离之间的间隔为0.2μm–20μm宽、优选地为0.5μm–10μm宽、更优选地为1μm–5μm宽。在优选的示例中，设备的纵向方向的STI图案的周期(显著地)小于栅极到漏极的距离(在相同方向定义)，以便确保至少一个连续沟槽将位于栅极和漏极之间。图案的典型示例可见图9a到图9f，例如矩形、三角形、六角形、圆形、椭圆形、方形、多角形等等。在另一示例中，以这样的方式设计STI图案和设备，且在设备光刻法工艺中被放置或相互对准。在一个示例中，执行放置或对准以使得至少一个或单个沟槽被定位在设备的高电压端(或第一端)和低电压端(或第二端)之间。在一个示例中，执行放置或对准以使得至少一个或单个沟槽仅被安放在设备的高电压端和低电压端之间且不在该高低电压端或低电压端下面或低于该高低电压端或低电压端。在一个示例中，执行放置或对准以使得至少一个或单个(即所有)沟槽(多个)位于设备的高电压端和低电压端之间、仅被安放在设备的高电压端和低电压端之间，且不在该高低电压端或低电压端下面或低于该高低电压端或低电压端。
在另一示例中，执行放置以使得至少一个或单个沟槽被定位在设备的栅极和漏极之间。在另一示例中，执行放置以使得至少一个或单个沟槽仅被定位在设备的栅极和漏极之间，且不在栅极或漏极下面或低于该栅极或漏极。在一个示例中，执行放置或对准以使得至少一个或单个(即所有)沟槽位于设备的栅极和漏极之间、仅被安放在设备的栅极和漏极之间，且不在栅极或漏极下面或低于该栅极或漏极。
应理解，高电压端和低电压端可分别对应于晶体管设备的漏极和栅极。应理解，高电压端和低电压端可分别对应于二极管设备的阴极和阳极。技术人员已知那些高电压和低电压的典型值。低电压可举例来说是低于10V的电压。高电压可以例如是高于10V的电压。
在另一示例中，以此方式放置或对准隔离图案和设备：设备栅极垂直地定位在隔离图案上，即，在过生长区域顶部。这具有使得栅极下方的外延材料具有较低位错密度且得到更可靠的设备的优势。
在另一示例中，沟槽被定位在设备的外周处或超出设备的外周，完全封闭设备(参见图9f)。
在另一示例中，通过深槽蚀刻(图2和4上的沟槽6a)穿过III氮化物层且进入到Si衬底来完成隔离。
在另一示例中，在沟槽蚀刻后跟热氧化由沟槽蚀刻暴露的衬底的各部分(参见图4)。
在另一示例中，通过杂质注入(与沟槽蚀刻组合，或者不与沟槽蚀刻组合)实现隔离。
在另一示例中，通过沟槽蚀刻后跟通过等离子体处理的浅注入来实现隔离。
在另一示例中，通过沟槽蚀刻后跟杂质热扩散(进入到Si)来实现隔离。
任选地保护层叠层包括诸如位于SiN下方的蚀刻停止层。这种蚀刻停止层可包括AlGaN。氟化学中的干法蚀刻和湿法蚀刻两者非常高选择性地将在AlGaN层上停止(参见图5)，因此它允许彻底移除剩余的SiN而不会移除位于AlGaN或下面的任何层。以此方式，底层的厚度可保持非常薄。在优选的示例中，这一蚀刻停止层是纯AlN，且然后以湿法蚀刻移除AlN，例如在碱性溶液中或在抗蚀显影剂(resist developer)中，暴露出GaN层(参见图6)。在另一示例中，AlN还包含一些Ga，且以受控的干法蚀刻工艺(非选择性地针对GaN)中完成移除。
包含分别由(In)Al(Ga)N功能层和GaN封盖终止的外延层叠层的剩余的结构，被装载到反应器中以便再生长(如图6中所叙述的结构)。在优选的示例中，GaN封盖的厚度此时是2-10nm厚，诸如5nm，因为它已经受到蚀刻停止层保护，且这一蚀刻停止层已经被完美地且完全地有选择地移除。在再生长之前，在一个示例中，层叠层在氨溢流下被加热到高温。在所选择的条件下，GaN通常以2nm/分钟-40nm/分钟的速率，诸如10nm/分钟的速率蒸发，暴露缓冲层叠层的顶部AlGaN层(参见图7)。关于这一点，所得到的优势在于这一层总是被覆盖，且作为结果，从不被暴露于任何可能的污染源，其表面处于允许外延再生长的恰当的洁净状态。在第一阶段中，生长将仅发生在STI沟槽之间的表面上(参见图8a)。在某一点，改变生长条件，且III氮化物层将开始横向生长(参见图8b)，以使得生长前沿在沟槽上侧向移动，最终完全地覆盖它们，且因而形成持续的接合层(参见图8c)。
在一个示例中，通过调节生长条件改变在其上生长外延层的生长前沿的方向，允许隔离图案过生长。这些工艺是本领域中的技术人员众所周知的，且被称为外延横向过生长(ELOG)。生长方向的改变改变了生长中构建应力的方式，且在把III氮化物时沉积在异质衬底上时打开新的参数空间。通常应力工程要求把AlGaN夹层插入在AlN和GaN之间，但在一个示例中，不再要求这一点。
现在可继续生长，以便在这些过生长结构的顶部包括有源设备层(参见图8d)。在一个示例中，有源设备层包括沟道层和阻挡层。在一个示例中，沟道层包括GaN或其一种合金。在一个示例中，阻挡层包括AlGaN、InAlN、或InAlGaN。在另一示例中，沟道层和阻挡层由SiN钝化层覆盖。可通过MOCVD用与沟道层和阻挡层相同的外延工艺沉积这种SiN。
在另一示例中，有源设备层包括n型半导体层、有源发光层叠层、和p型半导体层。在一个示例中，n型半导体层包括GaN、或AlGaN、或InGaN、或其合金、掺杂例如Si的合适元素的杂质。在一个示例中，有源发光层叠层包括由InAlGaN势垒将其彼此分离的一个或多个InAlGaN量子阱(多个)。在一个示例中，p型半导体层包括GaN、或AlGaN、或InGaN、或其合金、掺杂例如Mg的合适元素的杂质。
在优选的示例中，有源设备是晶体管。在一个示例中，晶体管被定义为HEMT设备。从文献已知各种类型的HEMT设备，例如PHEMT、E-HEMT、D-HEMT、或DHFET。
在另一示例中，有源设备是二极管。在另一示例中，有源设备是发光二极管。
在本发明中，以上方法步骤、示例、尺度等等中的两个或更多个可以组合起来，这例如取决于最终的设备、晶体管等等的要求。
在一个示例中，有源设备的加工从形成欧姆接触开始。在一个示例中，从沉积光致抗蚀剂以及界定欧姆接触的区域并移除钝化层(如果存在的话)的光刻步骤开始，完成这一点。在一个示例中，在基于氟化学的干法蚀刻系统中完成这种移除，例如在电感耦合的等离子体系统中，把SF6或CF4用作蚀刻气体，且RF(或“台板”)和ICP(或“线圈”)蚀刻功率分别为10W和150W。在下一个步骤中，例如通过热蒸发，或通过溅射，或通过电子束蒸发，沉积金属的层叠，包括Ti和Al。在一个示例中，Ti和Al还被另一金属(例如难熔金属或Ti或Ni)和Au所覆盖。通过执行剥离光致抗蚀剂的顶部的金属且不与阻挡层接触来连续界定金属图案。在另一示例中，首先移除光致抗蚀剂，然后，沉积包括Ti和Al的金属层叠，且然后，完成第二光致抗蚀剂沉积和光刻法步骤，以便允许在不期望金属层叠的区域中进行金属层叠的干法蚀刻，并移除光致抗蚀剂。在一个示例中，由此界定的金属图案经受合金化步骤，例如在800℃和900℃之间的温度下、在还原或惰性气氛(诸如氢或合成气体或氮气)中的持续一分钟的快速热退火步骤。
在一个示例中，通过界定隔离图案来继续处理。通过执行光致抗蚀剂沉积和光刻法步骤来完成这一点。在一个示例中，由此形成的光致抗蚀剂图案用作台面(mesa)的蚀刻的掩膜，例如在基于氯化学的干法蚀刻系统中，例如在把Cl2或BCl3用作蚀刻气体且RF(或“台板”)和ICP(或“线圈”)蚀刻功率分别为50W和150W的电感耦合的等离子体系统中。在另一示例中，由此形成的图案用作杂质注入的掩膜，例如通过注入氮、氦、氢、硼、铁、或镁。在一个示例中，杂质注入使用三个注入步骤，例如一个步骤在30keV的加速电压下，注入6倍1012/cm2的N14的剂量，第二步骤在160keV的加速电压下，注入1.8倍1013/cm2的N14的剂量，且第三步骤在400keV的加速电压下，注入2.5倍1013/cm2的N14的剂量。
在一个示例中，通过界定栅极接触继续处理。在一个示例中，通过从沉积光致抗蚀剂以及界定栅极接触的引脚并移除钝化层(如果存在的话)的光刻法步骤开始，完成这一点。在一个示例中，在基于氟化学的干法蚀刻系统中完成这种移除，例如在具有低损伤蚀刻工艺的电感耦合的等离子体系统中，例如把SF6或CF4用作蚀刻气体，且在20mTorr(毫托)的压力下RF(或“台板”)和ICP(或“线圈”)蚀刻功率分别为10W和150W。在一个示例中，在局部移除SiN之后，移除光致抗蚀剂，且暴露的AlGaN势垒经受恢复步骤，例如通过在氨、或氢、或氧、或氮、或臭氧中在300℃和600℃之间的温度的热退火，或通过氨、或氢、或氧、或氮、或臭氧化学中的等离子体处理。
在一个示例中，在恢复步骤之后，执行光致抗蚀剂沉积和光刻步骤，良好地与栅极引脚对齐。然后，沉积栅极金属层叠，例如包括Ni、Pt、W、WN、或锡，且由Al、Au或Cu覆盖。通过执行剥离光致抗蚀剂的顶部的金属且不与阻挡层接触来连续界定金属图案。在另一示例中，在恢复步骤之后，沉积栅极金属层叠，例如包括Ni、Pt、W、WN、或锡，且由Al、Au或Cu覆盖。然后，执行光致抗蚀剂沉积和光刻步骤，良好地与栅极引脚对齐。由此界定的光致抗蚀剂图案用作不期望金属层叠的区域中的进行金属层叠的干法蚀刻的掩膜。接下来移除光致抗蚀剂。在一个示例中，添加附加钝化层。在一个示例中，钝化层包括例如通过LPCVD、或PE-CVD、或ICP-CVD沉积的SiN或Si氧化物。在一个示例中，通过执行光刻步骤和蚀刻钝化层，例如通过HF或缓冲HF中的湿法蚀刻，或通过氟化学中的RIE或ICP等离子体工具中的干法蚀刻，在钝化层中制成开口，以便暴露出设备端子。
在一个示例中，使用本领域中的技术人员已知的方法，界定附加的金属互连层，以便允许用于栅极、源极和漏极电流的低电阻率路径。

Claims (27)

1.一种制造包括半导体结构的设备的方法，所述半导体结构是晶体管、二极管、或电源设备，所述方法包括：
提供衬底，所述衬底包括以下中的一者或多者：Si、SiGe、Ge、绝缘体上的Si、绝缘体上的Ge；
在所述衬底的顶部提供III-V缓冲层，由此获得在所述III-V缓冲层和所述衬底之间的导电界面；
在所述导电界面处且部分地在所述衬底中，形成一个或多个局部电绝缘，以便阻断在所述导电界面处的电流；
其特征在于：
所述方法还包括：
把所述一个或多个局部电绝缘与所述设备放置在一起，以使得：
所述局部电绝缘中的至少一者定位在所述晶体管、或所述电源设备的栅极和漏极之间；或
所述晶体管、或所述电源设备的栅极定位在所述一个或多个局部电绝缘的垂直上方；
把所述一个或多个局部电绝缘与所述设备放置在一起，以使得所述局部电绝缘中的至少一者定位在所述二极管的高电压端和低电压端之间。
2.如权利要求1所述的方法，其特征在于，所述晶体管包括FET、HEMT或DHFET，和/或其中所述二极管包括LED。
3.如权利要求2所述的方法，其特征在于，通过浅槽隔离(STI)、LOCOS、杂质注入、深槽蚀刻、及其组合形成所述一个或多个局部电绝缘。
4.如权利要求2或3所述的方法，其特征在于，以规则图案来形成所述一个或多个局部电绝缘。
5.如权利要求2或3所述的方法，其特征在于，所述一个或多个局部电绝缘为25nm–2.5μm宽，和/或其中，在所述一个或多个局部电绝缘之间的间隔是0.2μm–20μm宽。
6.如权利要求5所述的方法，其特征在于，所述一个或多个局部电绝缘为50nm–1.5μm宽。
7.如权利要求5所述的方法，其特征在于，所述一个或多个局部电绝缘为100nm–1μm宽。
8.如权利要求5所述的方法，其特征在于，所述一个或多个局部电绝缘为200-500nm宽。
9.如权利要求5所述的方法，其特征在于，在所述一个或多个局部电绝缘之间的间隔是0.5μm–10μm宽。
10.如权利要求5所述的方法，其特征在于，在所述一个或多个局部电绝缘之间的间隔是1μm–5μm宽。
11.如权利要求4所述的方法，其特征在于，所述一个或多个局部电绝缘的所述规则图案的周期小于从栅极到漏极的距离，其中，周期和距离处于相同平面内。
12.如权利要求2或3所述的方法，其特征在于，在形成一个或多个局部电绝缘前，用一个或多个保护层覆盖所述缓冲层，所述保护层包括III-V层、SiN层及其组合。
13.如权利要求12所述的方法，其特征在于，所述一个或多个保护层是施加在所述缓冲层上的GaN、施加在所述GaN层上的AlN、和施加在所述AlN层上的SiN层的层叠。
14.如权利要求12所述的方法，其特征在于，在再生长前移除所述一个或多个保护层。
15.如权利要求14所述的方法，其特征在于，在再生长前有选择地移除所述一个或多个保护层。
16.如权利要求12所述的方法，其特征在于，所述一个或多个局部电绝缘形成表面，在移除所述保护层之前，平坦化所述表面。
17.如权利要求14所述的方法，其特征在于，通过图案化所述衬底和/或具有隔离图案的III-V缓冲层及其组合，来选择性地执行再生长。
18.如权利要求17所述的方法，其特征在于，执行III-V层的再生长。
19.如权利要求18所述的方法，其特征在于，所述III-V层是III-N层。
20.一种用于电子电路的设备，包括半导体结构，所述半导体结构是晶体管、二极管、或电源设备，所述半导体结构包括：
衬底，
在所述衬底的顶部的III-V缓冲层，具有在所述III-V缓冲层和所述衬底间的界面，
其中，导电路径出现在所述衬底和III-V缓冲层之间的所述界面，其特征在于所述导电路径由一个或多个局部电绝缘阻断；
其特征在于：
将所述一个或多个局部电绝缘与所述设备放置在一起，使得
所述局部电绝缘中的至少一者定位在所述晶体管、或所述电源设备的栅极和漏极之间；或
所述晶体管、或所述电源设备的栅极定位在所述一个或多个局部电绝缘的垂直上方；
以及将所述一个或多个局部电绝缘与所述设备放置在一起，使得所述局部电绝缘中的所述至少一者定位在所述二极管的高电压端和低电压端之间。
21.如权利要求20所述的设备，其特征在于，通过浅槽隔离(STI)、LOCOS、杂质注入、深槽蚀刻、及其组合形成所述一个或多个局部电绝缘。
22.如权利要求20或21所述的设备，其特征在于，
a)所述一个或多个局部电绝缘为25nm–2.5μm宽，和/或
b)在所述一个或多个局部电绝缘之间的间隔为0.2μm–20μm宽，和/或
c)所述一个或多个局部电绝缘的规则图案的周期小于从栅极到漏极的距离，其特征在于，周期和距离处于相同平面内。
23.如权利要求22所述的设备，其特征在于，周期和距离处于相同的方向。
24.如权利要求20或21所述的设备，其特征在于，所述衬底已被局部移除。
25.如权利要求20或21所述的设备，其特征在于，所述晶体管包括FET、HEMT、DHFET，和/或其中所述二极管包括LED。
26.一种电子电路，所述电子电路包括如权利要求20或21所述的设备。
27.如权利要求26所述的电子电路，其特征在于，所述电子电路是开关、高功率应用、高电压应用、功率转换电路、图像传感器、生物传感器、气体传感器、或离子传感器。
CN201280035896.6A 2011-07-18 2012-07-06 用于生长iii‑v外延层的方法 Active CN103765592B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GBGB1112327.0A GB201112327D0 (en) 2011-07-18 2011-07-18 Method for growing III-V epitaxial layers
GB1112327.0 2011-07-18
PCT/EP2012/063317 WO2013010828A1 (en) 2011-07-18 2012-07-06 Method for growing iii-v epitaxial layers

Publications (2)

Publication Number Publication Date
CN103765592A CN103765592A (zh) 2014-04-30
CN103765592B true CN103765592B (zh) 2017-09-19

Family

ID=44586778

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280035896.6A Active CN103765592B (zh) 2011-07-18 2012-07-06 用于生长iii‑v外延层的方法

Country Status (7)

Country Link
US (2) US9230803B2 (zh)
EP (1) EP2735030B1 (zh)
JP (1) JP6120841B2 (zh)
KR (1) KR101674274B1 (zh)
CN (1) CN103765592B (zh)
GB (1) GB201112327D0 (zh)
WO (1) WO2013010828A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012207501B4 (de) * 2012-05-07 2017-03-02 Forschungsverbund Berlin E.V. Halbleiterschichtenstruktur
CN103117294B (zh) 2013-02-07 2015-11-25 苏州晶湛半导体有限公司 氮化物高压器件及其制造方法
TWI493617B (zh) * 2013-10-07 2015-07-21 Nat Univ Tsing Hua 部分隔離矽基板之三族氮化物半導體裝置之製作方法
KR102188493B1 (ko) 2014-04-25 2020-12-09 삼성전자주식회사 질화물 단결정 성장방법 및 질화물 반도체 소자 제조방법
US9761439B2 (en) * 2014-12-12 2017-09-12 Cree, Inc. PECVD protective layers for semiconductor devices
US9923060B2 (en) * 2015-05-29 2018-03-20 Analog Devices, Inc. Gallium nitride apparatus with a trap rich region
US9484412B1 (en) 2015-09-23 2016-11-01 International Business Machines Corporation Strained silicon—germanium integrated circuit with inversion capacitance enhancement and method to fabricate same
GB2547661A (en) * 2016-02-24 2017-08-30 Jiang Quanzhong Layered vertical field effect transistor and methods of fabrication
US10134603B2 (en) 2016-09-22 2018-11-20 Infineon Technologies Ag Method of planarising a surface
US10074721B2 (en) * 2016-09-22 2018-09-11 Infineon Technologies Ag Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
US10734303B2 (en) * 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10741666B2 (en) * 2018-11-19 2020-08-11 Vanguard International Semiconductor Corporation High electron mobility transistor and method for forming the same
US10666353B1 (en) * 2018-11-20 2020-05-26 Juniper Networks, Inc. Normal incidence photodetector with self-test functionality
CN111463273A (zh) * 2020-03-25 2020-07-28 西北工业大学 一种基于氮化镓异质结外延的长关型hemt器件及其制备方法
WO2021257965A1 (en) * 2020-06-19 2021-12-23 Macom Technology Solutions Holdings, Inc. Suppression of parasitic acoustic waves in integrated circuit devices
CN115954384A (zh) * 2020-12-18 2023-04-11 英诺赛科(苏州)科技有限公司 半导体器件
US20220199817A1 (en) 2020-12-18 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN113224193B (zh) * 2021-04-12 2022-06-14 华南理工大学 结合嵌入电极与钝化层结构的InGaN/GaN多量子阱蓝光探测器及其制备方法与应用
WO2022217539A1 (zh) * 2021-04-15 2022-10-20 苏州晶湛半导体有限公司 半导体结构及其制作方法
WO2024113095A1 (en) * 2022-11-28 2024-06-06 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166404A (en) * 1998-12-28 2000-12-26 Sony Corporation Semiconductor device in which at least two field effect transistors having different threshold voltages are formed on a common base
TW516169B (en) * 2000-12-01 2003-01-01 Sharp Kk Process of manufacturing semiconductor device
CN1457121A (zh) * 2002-05-08 2003-11-19 三菱电机株式会社 半导体光装置
CN101308824A (zh) * 2007-03-22 2008-11-19 海力士半导体有限公司 非易失性存储装置及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3644410A1 (de) * 1986-12-24 1988-07-07 Licentia Gmbh Photoempfaenger
US5077231A (en) * 1991-03-15 1991-12-31 Texas Instruments Incorporated Method to integrate HBTs and FETs
US5243207A (en) * 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
JP2891204B2 (ja) * 1996-09-27 1999-05-17 日本電気株式会社 半導体装置の製造方法
DE69940074D1 (de) 1998-09-14 2009-01-22 Panasonic Corp Verfahren zur herstellung einer halbleitervorrichtung
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US6756633B2 (en) * 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
JP4136939B2 (ja) * 2002-01-09 2008-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US7449728B2 (en) 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
DE102005010821B4 (de) 2005-03-07 2007-01-25 Technische Universität Berlin Verfahren zum Herstellen eines Bauelements
EP1998376B1 (en) * 2006-03-16 2011-08-03 Fujitsu Ltd. Compound semiconductor device and process for producing the same
US7955960B2 (en) 2007-03-22 2011-06-07 Hynix Semiconductor Inc. Nonvolatile memory device and method of fabricating the same
EP2887402B1 (en) * 2007-09-12 2019-06-12 Transphorm Inc. III-nitride bidirectional switches
JP2010016089A (ja) * 2008-07-02 2010-01-21 Nec Electronics Corp 電界効果トランジスタ、その製造方法、及び半導体装置
US20100155831A1 (en) 2008-12-20 2010-06-24 Power Integrations, Inc. Deep trench insulated gate bipolar transistor
JP2011082216A (ja) 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
CN101719465B (zh) 2009-11-27 2015-10-21 晶能光电（江西）有限公司 硅衬底GaN基半导体材料的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166404A (en) * 1998-12-28 2000-12-26 Sony Corporation Semiconductor device in which at least two field effect transistors having different threshold voltages are formed on a common base
TW516169B (en) * 2000-12-01 2003-01-01 Sharp Kk Process of manufacturing semiconductor device
CN1457121A (zh) * 2002-05-08 2003-11-19 三菱电机株式会社 半导体光装置
CN101308824A (zh) * 2007-03-22 2008-11-19 海力士半导体有限公司 非易失性存储装置及其制造方法

Also Published As

Publication number Publication date
EP2735030A1 (en) 2014-05-28
KR20140063593A (ko) 2014-05-27
JP6120841B2 (ja) 2017-04-26
KR101674274B1 (ko) 2016-11-08
US9748331B2 (en) 2017-08-29
WO2013010828A1 (en) 2013-01-24
EP2735030B1 (en) 2017-03-15
US20140167114A1 (en) 2014-06-19
JP2014521229A (ja) 2014-08-25
GB201112327D0 (en) 2011-08-31
US9230803B2 (en) 2016-01-05
CN103765592A (zh) 2014-04-30
US20160099309A1 (en) 2016-04-07

Similar Documents

Publication Publication Date Title
CN103765592B (zh) 用于生长iii‑v外延层的方法
US10199217B2 (en) Methods of forming reverse side engineered III-nitride devices
US10084047B2 (en) Group III-V device structure with variable impurity concentration
KR101562879B1 (ko) 반도체 장치
US9105499B1 (en) Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
JP5885750B2 (ja) バッファ降伏電圧が増大されたｈｅｍｔ
US10249715B2 (en) Semiconductor device and method of manufacturing the semiconductor device
US9171937B2 (en) Monolithically integrated vertical JFET and Schottky diode
US7498618B2 (en) Nitride semiconductor device
US20130087803A1 (en) Monolithically integrated hemt and schottky diode
US20190198623A1 (en) Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor
JP2011071512A (ja) 電力電子素子及びその製造方法並びに電力電子素子を含む集積回路モジュール
KR20130063833A (ko) 모노리식 반도체 소자 및 그 제조 방법
US11923448B2 (en) High voltage blocking III-V semiconductor device
KR101680767B1 (ko) 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법
KR102681469B1 (ko) 가공된 기판 상의 집적된 디바이스를 위한 시스템 및 방법
GB2504614A (en) Complimentary Heterojunction Field Effect Transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant