JP2014521229A5 - - Google Patents

Claims (11)

1. 半導体構造を含んでいる素子を製造する方法であって、
   基板を準備すること；
   上記基板上にエピタキシャルな半導体のバッファ層を設けることによって、上記バッファ層および基板の間に導電性界面を得ること；
   上記バッファ層を覆う１つ以上の保護層を形成すること；
   上記１つ以上の保護層を形成した後に、上記導電性界面および部分的に上記基板に、表面を規定している１つ以上の局所的な電気絶縁を形成することによって、上記導電性界面における電流を遮断すること、ここで、
   上記１つ以上の局所的な電気絶縁は、当該１つ以上の局所的な電気絶縁のうちの少なくとも１つが上記素子の高圧の端子および低圧の端子の間に配置されるように、位置合わせされおり；
   上記１つ以上の局所的な電気絶縁の、上記表面を平坦化すること；ならびに
   再成長プロセス前に上記１つ以上の保護層を、上記表面を平坦化することの後に、除去することを包含している、方法。
2. 上記１つ以上の局所的な電気絶縁は、シャロートレンチアイソレーション、シリコンの局所的な酸化、不純物インプランテーション、ディープトレンチエッチングおよびこれらの組み合わせのうち少なくとも１つによって形成される、請求項１に記載の方法。
3. 上記１つ以上の局所的な電気絶縁は、規則的なパターンに形成される、請求項１に記載の方法。
4. 上記素子は、ゲートおよびドレインを含んでおり、当該ゲートは、ある距離だけ当該ドレインから離されており、
   上記規則的なパターンの周期は、上記距離より小さく、当該周期および距離は同一平面にある、請求項３に記載の方法。
5. 上記パターンを、上記素子のゲートが当該パターンの直上に配置されるように、位置合わせすることをさらに包含している、請求項３に記載の方法。
6. 上記１つ以上の局所的な電気絶縁は、上記素子のゲートおよびドレインの間に位置合わせされる、請求項１に記載の方法。
7. 上記１つ以上の電気絶縁は、２５ｎｍ〜２．５μｍの幅を有している、請求項１に記載の方法。
8. 上記１つ以上の電気絶縁の間隙は、０．２μｍ〜２０μｍの間である、請求項１に記載の方法。
9. 上記１つ以上の保護層は、ＩＩＩ−Ｖ層、ＳｉＮ層およびそれらの組み合わせからなる群から選択される１つ以上の層を含んでいる、請求項１に記載の方法。
10. 上記１つ以上の保護層は、（ｉ）上記バッファ層上に付与されているＧａＮのスタック、（ｉｉ）ＧａＮ層上に付与されているＡｌＮ、および（ｉｉｉ）ＡｌＮ層上に付与されているＳｉＮ層を含んでいる、請求項９に記載の方法。
11. 上記基板およびバッファ層の少なくとも１つを、絶縁パターンを用いてパターニングすることによってＩＩＩ−Ｖ層を選択的に再成長させることを含んでいる再成長プロセスを実施することをさらに包含している、請求項１に記載の方法。