CN117063302A - 半导体结构及其制作方法 - Google Patents
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Abstract
本申请提供了一种半导体结构及其制作方法，半导体结构包括：硅衬底，硅衬底内具有若干个穿硅通孔；以及位于每个穿硅通孔内以及硅衬底上的第一半导体层、位于第一半导体层上的有源层以及位于有源层上的第二半导体层，第二半导体层的导电类型与第一半导体层的导电类型相反，第一半导体层、有源层与第二半导体层的材料为Ⅲ族氮化物。利用穿硅通孔的深宽比较大，可使第一半导体层内的位错延伸受限，增加湮灭在穿硅通孔的侧壁的几率，从而可形成位错密度小的第一半导体层、有源层以及第二半导体层，提高LED的显色性且使发光波长可自由调整。
Description
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
III族氮化物是继Si、GaAs等第一、第二代半导体材料之后的第三代新型半导体材料，具有诸如饱和漂移速度高、击穿电压大、载流子输运性能优异等许多优点。鉴于此，近几年来III族氮化物材料和半导体器件得到了广泛和深入的研究，MOCVD(Metal-organic Chemical Vapor Deposition，金属有机物化学气相沉积)技术生长III族氮化物材料日趋成熟；在半导体器件研究方面，III族氮化物LED、LDS等光电子器件以及III族氮化物HEMT等微电子器件方面的研究都取得了显著的成绩和长足的发展。
随着III族氮化物材料在LED显示器件上的应用的逐步深入，终端产品迫切需要一种显色性好且发光波长可自由调整的LED结构。
发明内容
本发明的发明目的是提供一种半导体结构及其制作方法，满足行业内对LED结构的显色性好且发光波长可自由调整的需求。
为实现上述目的，本发明的第一方面提供一种半导体结构，包括：
硅衬底，所述硅衬底内具有若干个穿硅通孔；
位于每个所述穿硅通孔内以及所述硅衬底上的第一半导体层、位于所述第一半导体层上的有源层以及位于所述有源层上的第二半导体层，所述第 二半导体层的导电类型与所述第一半导体层的导电类型相反，所述第一半导体层、所述有源层与所述第二半导体层的材料为Ⅲ族氮化物。
可选地，所述有源层仅位于所述第一半导体层的顶表面。
可选地，所述有源层包含In元素；所述第一半导体层的顶表面的尺寸越小，所述有源层的In元素的组分越大；所述第一半导体层的顶表面的尺寸越大，所述有源层的In元素的组分越小。
可选地，所述第一半导体层与所述硅衬底的上表面之间具有介质层。
可选地，所述穿硅通孔的侧壁也设置有所述介质层。
可选地，所述有源层位于所述第一半导体层的顶表面与侧表面。
可选地，所述有源层包含In元素；所述侧表面与所述顶表面之间的夹角的范围为：40°～70°；位于所述顶表面的所述有源层的In元素的组分大于位于所述侧表面的所述有源层的In元素的组分。
可选地，所述第一半导体层沿厚度方向的一个剖面呈三角形，所述有源层仅位于所述第一半导体层的侧表面。
可选地，所述介质层的材料包括：二氧化硅、氮化硅与三氧化二铝中的至少一种。
可选地，所述穿硅通孔的深宽比大于1：1。
可选地，所述穿硅通孔具有多个，至少一个所述穿硅通孔处的所述有源层在所述第一半导体层上的分布不同于其它所述穿硅通孔处的所述有源层在所述第一半导体层上的分布。
可选地，所述穿硅通孔具有多个，所述硅衬底远离所述第二半导体层的一侧设置有共电极，所述共电极电连接每个所述穿硅通孔内的所述第一半导体层。
可选地，所述半导体结构还包括：位于第一衬底上的Ⅲ族氮化物外延 层，所述Ⅲ族氮化物外延层与所述硅衬底通过键合层键合在一起，所述键合层内具有若干个第一通孔，每个所述第一通孔与对应的所述穿硅通孔连通；所述第一半导体层还位于所述第一通孔内，以与所述Ⅲ族氮化物外延层连接。
可选地，所述穿硅通孔与所述第一通孔分别具有多个，所述硅衬底和/或所述Ⅲ族氮化物外延层的侧壁设置有共电极，所述共电极电连接每个所述穿硅通孔内的所述第一半导体层。
可选地，所述第一衬底的材料包括：蓝宝石、碳化硅和硅中的至少一种。
可选地，所述键合层的材料为二氧化硅或氮化硅。
本发明的第二方面提供一种半导体结构的制作方法，包括：
分别提供硅衬底与位于第一衬底上的Ⅲ族氮化物外延层，所述Ⅲ族氮化物外延层和所述硅衬底之间具有键合层；通过所述键合层将所述Ⅲ族氮化物外延层与所述硅衬底键合在一起；
图形化所述硅衬底与所述键合层分别对应形成若干个穿硅通孔若干个第一通孔，每个所述第一通孔暴露所述Ⅲ族氮化物外延层；每个所述穿硅通孔与对应的所述第一通孔连通；
对所述Ⅲ族氮化物外延层进行外延生长，以在每个所述第一通孔与所述穿硅通孔内以及所述图形化的硅衬底上生长形成第一半导体层；
依次在所述第一半导体层上外延生长有源层与第二半导体层，所述第二半导体层的导电类型与所述第一半导体层的导电类型相反，所述第一半导体层、所述有源层与所述第二半导体层的材料为Ⅲ族氮化物。
可选地，通过掩膜层或刻蚀法使所述有源层仅形成于所述第一半导体层的顶表面。
可选地，所述有源层包含In元素；所述第一半导体层的顶表面的尺寸 越小，所述有源层的In元素的组分越大；所述第一半导体层的顶表面的尺寸越大，所述有源层的In元素的组分越小。
可选地，所述第一半导体层进行外延生长前，在所述图形化的硅衬底上形成图形化的介质层。
可选地，图形化所述硅衬底形成穿硅通孔前，在所述硅衬底远离所述Ⅲ族氮化物外延层的一侧形成介质层；所述介质层与所述硅衬底在同一工序中进行图形化，或先图形化所述介质层，后以图形化的介质层为掩膜刻蚀所述硅衬底。
可选地，所述介质层还形成在所述穿硅通孔的侧壁。
可选地，所述有源层形成于所述第一半导体层的顶表面与侧表面。
可选地，所述有源层包含In元素；所述侧表面与所述顶表面之间的夹角的范围为：40°～70°；位于所述顶表面的所述有源层的In元素的组分大于位于所述侧表面的所述有源层的In元素的组分。
可选地，所述第一半导体层沿厚度方向的一个剖面呈三角形，所述有源层仅形成于所述第一半导体层的侧表面。
可选地，所述制作方法还包括：腐蚀所述键合层，以将所述Ⅲ族氮化物外延层从所述硅衬底上剥离。
与现有技术相比，本发明的有益效果在于：
1)将硅衬底键合在Ⅲ族氮化物外延层上，利用硅衬底成熟的工艺及其相对较厚的厚度，在其内形成的穿硅通孔的深宽比一般较大，对Ⅲ族氮化物外延层外延生长形成第一半导体层时，使第一半导体层内的位错延伸受限，增加了湮灭在穿硅通孔的内部及侧壁的几率，从而可形成位错密度小的第一半导体层、有源层以及第二半导体层，提高了LED结构的显色性。
2)可选方案中，穿硅通孔的深宽比大于1：1。上述深宽比能进一步限 制第一半导体层内的位错延伸，增加湮灭在穿硅通孔的内部及侧壁的几率。
3)可选方案中，有源层仅位于第一半导体层的顶表面。本方案中，有源层可以包含In元素等波长敏感元素，通过控制穿硅通孔的深宽比不同，使得对应穿硅通孔内外延生长的第一半导体层的顶表面的尺寸大小不同，从而对应的第一半导体层上外延生长的有源层的In元素等波长敏感元素的组分大小不同，进而LED结构的发光波长不同。具体地，第一半导体层的顶表面的尺寸越小，有源层的In元素的组分越大，LED结构的发光波长越长；第一半导体层的顶表面的尺寸越大，有源层的In元素的组分越小，LED结构的发光波长越短。
4)可选方案中，有源层位于第一半导体层的顶表面与侧表面。本方案中，可通过控制外延生长工艺的条件使得第一半导体层的侧表面与顶表面之间的夹角的范围为：40°～70°。由于顶表面为(0001)晶面，有源层中In元素的掺入效率大于侧表面的半极性面上有源层中In元素的掺入效率，因而，位于顶表面的有源层的In元素的组分大于位于侧表面的有源层的In元素的组分。In元素的组分越大，对应的发光波长越长。
5)可选方案中，有源层仅位于第一半导体层的侧表面。本方案中，也可通过控制外延生长工艺的条件使得第一半导体层的侧表面与硅衬底的上表面之间的夹角的范围为：40°～70°。
图1是本发明第一实施例的半导体结构的制作方法的流程图；
图2至图6是图1中的流程对应的中间结构示意图；
图7是本发明第一实施例的半导体结构的截面结构示意图；
图8是本发明第二实施例的半导体结构的截面结构示意图；
图9是本发明第三实施例的半导体结构的截面结构示意图；
图10是本发明第四实施例的半导体结构的截面结构示意图；
图11是本发明第五实施例的半导体结构的截面结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的半导体结构的制作方法的流程图；图2至图6是图1中的流程对应的中间结构示意图；图7是本发明第一实施例的半导体结构的截面结构示意图。
首先，参照图1中的步骤S1与图2所示，分别提供硅衬底20与位于第一衬底10上的Ⅲ族氮化物外延层11，Ⅲ族氮化物外延层11和硅衬底20之间具有键合层30；参照图3所示，通过键合层30将Ⅲ族氮化物外延层11与硅衬底20键合在一起。
第一衬底10可以包括：蓝宝石、碳化硅和硅中的至少一种，或蓝宝石、 碳化硅和硅中的至少一种及其上的Ⅲ族氮化物材料，本实施例对此不加以限制。
Ⅲ族氮化物外延层11的材料可以为GaN、AlGaN、InGaN、AlInGaN中的至少一种。
需要说明的是，本实施例中，以化学元素代表某种材料，但不限定该材料中各化学元素的摩尔占比。例如GaN材料中，包含Ga元素与N元素，但不限定Ga元素与N元素的摩尔占比；AlGaN材料中，包含Al、Ga、N三种元素，但不限定各自的摩尔占比大小。
Ⅲ族氮化物外延层11中具有位错，位错主要为[0001]晶向的线位错，即在Ⅲ族氮化物外延层11的厚度方向延伸的位错。
硅衬底20可以为(100)型单晶硅、(110)型单晶硅、(111)型单晶硅等。
本实施例中，参照图2所示，键合层30形成在Ⅲ族氮化物外延层11上。键合层30的材料可以为氮化硅或二氧化硅，例如可通过物理气相沉积法或化学气相沉积法形成。
另一实施例中，键合层30形成在硅衬底20上，或硅衬底20与Ⅲ族氮化物外延层11上都形成有键合层30。
再一实施例中，键合层30可单独提供，即不形成于硅衬底20上，也不形成于Ⅲ族氮化物外延层11上。键合层30的材料可以为金属。
键合层30的厚度范围可以为0.01μm～2μm。
Ⅲ族氮化物外延层11与硅衬底20可通过高温高压键合在一起；也可以在Ⅲ族氮化物外延层11与硅衬底20中的一个施加正电压，另一个施加负电压，之后键合在一起。
在键合工序中，第一衬底10可对Ⅲ族氮化物外延层11起支撑作用。
接着，参照图1中的步骤S2、图4与图5所示，图形化硅衬底20与键合层30分别对应形成若干穿硅通孔20a与若干第一通孔30a，每个第一通孔30a暴露Ⅲ族氮化物外延层11，每个穿硅通孔20a与对应的第一通孔30a连通。
本实施例中，若干是指一个、两个或两个以上的数目。
参照图5所示，硅衬底20与键合层30可在一步干法刻蚀工序中完成图形化；参照图4所示，也可以先图形化硅衬底20形成穿硅通孔20a，后以图形化的硅衬底20为掩膜，干法刻蚀键合层30形成第一通孔30a。
硅衬底20的厚度较厚，在其内形成的穿硅通孔20a的深宽比一般较大，例如大于1：1。
本实施例中，参照图4与图5所示，当穿硅通孔20a具有两个及其以上数目时，各个穿硅通孔20a的深宽比相同。其它实施例中，各个穿硅通孔20a的深宽比也可以不同。
之后，参照图1中的步骤S3与图6所示，对Ⅲ族氮化物外延层11进行外延生长，以在每个第一通孔30a与穿硅通孔20a内以及图形化的硅衬底20上生长形成第一半导体层41。
本实施例中，对Ⅲ族氮化物外延层11进行外延生长前，可以先在图形化的硅衬底20上设置可重复使用的遮挡掩模版50。
遮挡掩模版50具有若干开口50a。每一开口50a与一个第一通孔30a与穿硅通孔20a连通。换言之，每一开口50a对应一个LED结构。
其它实施例中，遮挡掩模版50也可以替换为保留在半导体结构1中的图形化的掩膜层。
图形化的掩膜层的材料例如可以包括：二氧化硅与氮化硅中的至少一种。掩膜层可以采用物理气相沉积法或化学气相沉积法形成，图形化可以采用干法刻蚀或湿法刻蚀实现。
第一半导体层41的外延生长工艺可以包括：原子层沉积法(ALD，Atomic layer deposition)、或化学气相沉积法(CVD，Chemical Vapor Deposition)、或分子束外延生长法(MBE，Molecular Beam Epitaxy)、或等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、或低压化学蒸发沉积法(LPCVD，Low Pressure Chemical Vapor Deposition)，或金属有机化合物化学气相沉积法、或其组合方式。
由于穿硅通孔20a的深宽比较大，因而能限制第一半导体层41内的位错延伸，使更多位错湮灭在穿硅通孔20a的内部或侧壁，从而可形成位错密度小的第一半导体层41，提高了第一半导体层41的质量。
第一半导体层41在外延生长时，可以掺入P型掺杂离子或N型掺杂离子。P型掺杂离子可以为Mg离子、Zn离子、Ca离子、Sr离子或Ba离子中的至少一种，N型掺杂离子可以为Si离子、Ge离子、Sn离子、Se离子或Te离子中的至少一种，都可以采用原位掺杂法，即边生长边掺杂。
第一半导体层41与Ⅲ族氮化物外延层11的材料可以相同或不同，包括：GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。
本实施例中，参照图6所示，遮挡掩模版50的各个开口50a大小不一。本实施例中，开口50a的大小是指开口50a的面积大小。
当各个穿硅通孔20a的深宽比不同时，各个开口50a与所连通的穿硅通孔20a的大小之比可以固定。由于各个开口50a大小不一，因而，各个开口50a内外延生长的第一半导体层41的顶表面的尺寸大小不同。本实施例中，第一半导体层41的顶表面的尺寸是第一半导体层41的顶表面的面积。
其它实施例中，当各个开口50a的大小相同时，各个开口50a内外延生长的第一半导体层41的顶表面的尺寸大小也相同。
再接着，参照图1中的步骤S4与图6所示，依次在第一半导体层41上外延生长有源层42与第二半导体层43，第二半导体层43的导电类型与第 一半导体层41的导电类型相反，第一半导体层41、有源层42与第二半导体层43的材料为Ⅲ族氮化物。
第一半导体层41、有源层42与第二半导体层43形成了一LED结构。
有源层42可以包括In元素或Al元素等波长敏感元素。
有源层42与第二半导体层43的外延生长工艺可以参照第一半导体层41的外延生长工艺。当第一半导体层41掺入P型掺杂离子时，第二半导体层43掺入N型掺杂离子；当第一半导体层41掺入N型掺杂离子时，第二半导体层43掺入P型掺杂离子。
本实施例中，一个LED结构的有源层42与第二半导体层43形成在一个开口50a内，因而，有源层42仅位于第一半导体层41的顶表面。
遮挡掩模版50的开口50a的孔占比大小不同，生长有源层42时各开口50a内的反应气体的流速不同，从而In元素与Ga元素的掺入速率不同，即In元素的掺入效率不同，这使得生长的有源层42中In元素的组分占比不同。具体地，开口50a的孔占比越小，开口50a内有源层42的基础材料GaN的生长速度会变快，In元素的掺杂具有更好的选择性，In元素的掺入速率越大于Ga元素的掺入速率，因此，开口50a的孔占比越小，有源层42InGaN中In元素的组分含量越高，另外，开口50a的孔占比越小，开口内量子阱的厚度也会随之增加，因为量子斯塔克效应，发光的波长会随之增加。反之，开口50a的孔占比越大，In元素的掺入速率与Ga元素的掺入速率差异越不明显，即In元素的掺入效率越低，生长的有源层42中In元素的组分占比越低。
In元素的组分占比是指：In的物质的量占有源层42中所有带正电荷的元素的物质的量之和的百分比。例如：有源层42的材料为InGaN，In的组分是指：In的物质的量占In的物质的量与Ga的物质的量之和的百分比；有源层42的材料为InAlGaN，In的组分是指：In的物质的量占In的物质的量、Al的物质的量与Ga的物质的量之和的百分比。
其它实施例中，有源层42仅位于第一半导体层41的顶表面也可以通过整面外延生长有源层42与第二半导体层43，后通过刻蚀法断开各层形成各个LED结构，或整面外延生长第一半导体层41、有源层42与第二半导体层43，后通过刻蚀法断开各层形成各个LED结构。
之后，参照图7所示，去除遮挡掩模版50。
参照图7所示，本实施例一的半导体结构1包括：
硅衬底20与位于第一衬底10上的Ⅲ族氮化物外延层11，Ⅲ族氮化物外延层11与硅衬底20之间具有键合层30；Ⅲ族氮化物外延层11与硅衬底20通过键合层30键合在一起；硅衬底20内具有若干穿硅通孔20a，键合层30内具有若干第一通孔30a，每个穿硅通孔20a与对应的第一通孔30a连通；
位于穿硅通孔20a与第一通孔30a内以及硅衬底20上的第一半导体层41、位于第一半导体层41上的有源层42以及位于有源层42上的第二半导体层43，第二半导体层43的导电类型与第一半导体层41的导电类型相反，第一半导体层41、有源层42与第二半导体层43的材料为Ⅲ族氮化物。
本实施例中，有源层42仅位于第一半导体层41的顶表面。第一半导体层41的顶表面的尺寸越小，有源层42的In元素的组分越大，LED结构的发光波长越长；第一半导体层41的顶表面的尺寸越大，有源层42的In元素的组分越小，LED结构的发光波长越短。
一些实施例中，穿硅通孔20a与第一通孔30a分别具有多个，硅衬底20和/或Ⅲ族氮化物外延层11的侧壁可以设置有共电极，共电极电连接每个穿硅通孔20a内的第一半导体层41。共电极可以为接地电极。每个LED结构的第二半导体层43上可以设置有各自的驱动电极。
图8是本发明第二实施例的半导体结构的截面结构示意图。
参照图8所示，本实施例二的半导体结构2及其制作方法与实施例一的半导体结构1及其制作方法大致相同，区别仅在于：去除了第一衬底10与 Ⅲ族氮化物外延层11。
去除第一衬底10与Ⅲ族氮化物外延层11可以通过腐蚀键合层30，以将Ⅲ族氮化物外延层11从硅衬底20上剥离。
从硅衬底20上剥离的第一衬底10与Ⅲ族氮化物外延层11可重复使用。
本实施例中，共电极可以设置在硅衬底20远离第二半导体层43的一侧，连接每个穿硅通孔20a内的第一半导体层41即可。
图9是本发明第三实施例的半导体结构的截面结构示意图。
参照图9所示，本实施例三的半导体结构3与实施例一、二的半导体结构1、2大致相同，区别仅在于：第一半导体层41与硅衬底20的上表面之间具有介质层12，有源层42位于第一半导体层41的顶表面与侧表面，顶表面与侧表面相互垂直。
介质层12的材料可以包括：二氧化硅、氮化硅与三氧化二铝中的至少一种。
对应地，本实施例的制作方法与前述实施例的制作方法大致相同，区别之一仅在于：步骤S1与步骤S2之间执行：在硅衬底20远离Ⅲ族氮化物外延层11的一侧形成介质层12。介质层12可以采用物理气相沉积法、化学气相沉积法或原子层沉积法形成。一个可选方案中，步骤S2中，介质层12可以与硅衬底20在同一工序中进行图形化，例如采用一步干法刻蚀或湿法刻蚀实现。另一个可选方案中，步骤S2中，先图形化介质层12，后以图形化的介质层12为掩膜刻蚀硅衬底20。
或本实施例的制作方法与前述实施例的制作方法的区别之一仅在于：步骤S2与步骤S3之间执行：在图形化的硅衬底20上形成图形化的介质层12。例如通过热氧化硅衬底20形成介质层12。
介质层12可通过材料选择，提高第一半导体层41在硅衬底20，尤其在(100)型单晶硅衬底20上的生长性能。
一些实施例中，介质层12还形成在穿硅通孔20a的侧壁。穿硅通孔20a侧壁的介质层12可防止外延生长第一半导体层41时，第一半导体层41的GaN基材料与硅衬底20发生反应。
本实施例的制作方法与前述实施例的制作方法的区别之二仅在于：步骤S3与步骤S4之间执行：去除遮挡掩模版50。
去除遮挡掩模版50后，暴露第一半导体层41的侧表面，因而，有源层42与第二半导体层43可外延生长于第一半导体层41的侧表面。可以通过整面外延生长有源层42与第二半导体层43，后通过刻蚀法断开各层形成各个LED结构。
图10是本发明第四实施例的半导体结构的截面结构示意图。
参照图10所示，本实施例四的半导体结构4与实施例三的半导体结构3大致相同，区别仅在于：有源层42位于第一半导体层41的顶表面与侧表面，顶表面与侧表面之间具有夹角α，40°≤α≤70°。
第一半导体层41的侧表面与顶表面之间的夹角α的具体大小，可通过外延生长的工艺条件或刻蚀法实现。
侧表面与顶表面之间的夹角α越大，即侧表面越陡峭。
由于顶表面为(0001)晶面，有源层42中In元素的掺入效率大于侧表面的半极性面上有源层42中In元素的掺入效率，因而，位于顶表面的有源层42的In元素的组分大于位于侧表面的有源层42的In元素的组分。In元素的组分越大，对应的发光波长越长。
图11是本发明第五实施例的半导体结构的截面结构示意图。
参照图11所示，本实施例五的半导体结构5与实施例四的半导体结构4大致相同，区别仅在于：第一半导体层41沿厚度方向的一个剖面呈三角形，有源层42仅位于第一半导体层41的侧表面，第一半导体层41的侧表面与硅衬底20的上表面之间具有夹角β，40°≤β≤70°。
第一半导体层41的侧表面与硅衬底20的上表面之间的夹角β的具体大小，可通过外延生长的工艺条件或或刻蚀法实现。
第一半导体层41的侧表面与硅衬底20的上表面之间的夹角β越大，即侧表面越陡峭。
一些实施例中，穿硅通孔20a具有多个，至少一个穿硅通孔20a处的有源层42在第一半导体层41上的分布不同于其它穿硅通孔20a处的有源层42在第一半导体层41上的分布。有源层42在第一半导体层41上的分布可以为实施一、三、四、五中的至少一种。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
- 一种半导体结构，其特征在于，包括：硅衬底(20)，所述硅衬底(20)内具有若干个穿硅通孔(20a)；位于每个所述穿硅通孔(20a)内以及所述硅衬底(20)上的第一半导体层(41)、位于所述第一半导体层(41)上的有源层(42)以及位于所述有源层(42)上的第二半导体层(43)，所述第二半导体层(43)的导电类型与所述第一半导体层(41)的导电类型相反，所述第一半导体层(41)、所述有源层(42)与所述第二半导体层(43)的材料为Ⅲ族氮化物。
- 根据权利要求1所述的半导体结构，其特征在于，所述有源层(42)仅位于所述第一半导体层(41)的顶表面。
- 根据权利要求2所述的半导体结构，其特征在于，所述有源层(42)包含In元素；所述第一半导体层(41)的顶表面的尺寸越小，所述有源层(42)的In元素的组分越大；所述第一半导体层(41)的顶表面的尺寸越大，所述有源层(42)的In元素的组分越小。
- 根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层(41)与所述硅衬底(20)的上表面之间具有介质层(12)。
- 根据权利要求4所述的半导体结构，其特征在于，所述有源层(42)位于所述第一半导体层(41)的顶表面与侧表面。
- 根据权利要求5所述的半导体结构，其特征在于，所述有源层(42)包含In元素；所述侧表面与所述顶表面之间的夹角的范围为：40°～70°；位于所述顶表面的所述有源层(42)的In元素的组分大于位于所述侧表面的所述有源层(42)的In元素的组分。
- 根据权利要求4所述的半导体结构，其特征在于，所述第一半导体层(41)沿厚度方向的一个剖面呈三角形，所述有源层(42)仅位于所述第一半导体层(41)的侧表面。
- 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(20a) 的深宽比大于1：1。
- 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(20a)具有多个，所述硅衬底(20)远离所述第二半导体层(43)的一侧设置有共电极，所述共电极电连接每个所述穿硅通孔(20a)内的所述第一半导体层(41)。
- 根据权利要求1所述的半导体结构，其特征在于，还包括：位于第一衬底(10)上的Ⅲ族氮化物外延层(11)，所述Ⅲ族氮化物外延层(11)与所述硅衬底(20)通过键合层(30)键合在一起，所述键合层(30)内具有若干个第一通孔(30a)，每个所述第一通孔(30a)与对应的所述穿硅通孔(20a)连通；所述第一半导体层(41)还位于所述第一通孔(30a)内，以与所述Ⅲ族氮化物外延层(11)连接。
- 根据权利要求10所述的半导体结构，其特征在于，所述穿硅通孔(20a)与所述第一通孔(30a)分别具有多个，所述硅衬底(20)和/或所述Ⅲ族氮化物外延层(11)的侧壁设置有共电极，所述共电极电连接每个所述穿硅通孔(20a)内的所述第一半导体层(41)。
- 一种半导体结构的制作方法，其特征在于，包括：分别提供硅衬底(20)与位于第一衬底(10)上的Ⅲ族氮化物外延层(11)，所述Ⅲ族氮化物外延层(11)和所述硅衬底(20)之间具有键合层(30)；通过所述键合层(30)将所述Ⅲ族氮化物外延层(11)与所述硅衬底(20)键合在一起；图形化所述硅衬底(20)与所述键合层(30)分别对应形成若干个穿硅通孔(20a)若干个第一通孔(30a)，每个所述第一通孔(30a)暴露所述Ⅲ族氮化物外延层(11)；每个所述穿硅通孔(20a)与对应的所述第一通孔(30a)连通；对所述Ⅲ族氮化物外延层(11)进行外延生长，以在每个所述第一通孔(30a)与所述穿硅通孔(20a)内以及所述图形化的硅衬底(20)上生长形成第一半导体层(41)；依次在所述第一半导体层(41)上外延生长有源层(42)与第二半导体层(43)，所述第二半导体层(43)的导电类型与所述第一半导体层(41)的导电类型相反，所述第一半导体层(41)、所述有源层(42)与所述第二半导体层(43)的材料为Ⅲ族氮化物。
- 根据权利要求12所述的半导体结构的制作方法，其特征在于，通过掩膜层或刻蚀法使所述有源层(42)仅形成于所述第一半导体层(41)的顶表面。
- 根据权利要求13所述的半导体结构的制作方法，其特征在于，所述有源层(42)包含In元素；所述第一半导体层(41)的顶表面的尺寸越小，所述有源层(42)的In元素的组分越大；所述第一半导体层(41)的顶表面的尺寸越大，所述有源层(42)的In元素的组分越小。
- 根据权利要求12所述的半导体结构的制作方法，其特征在于，所述第一半导体层(41)进行外延生长前，在所述图形化的硅衬底(20)上形成图形化的介质层(12)。
- 根据权利要求12所述的半导体结构的制作方法，其特征在于，图形化所述硅衬底(20)形成穿硅通孔(20a)前，在所述硅衬底(20)远离所述Ⅲ族氮化物外延层(11)的一侧形成介质层(12)；所述介质层(12)与所述硅衬底(20)在同一工序中进行图形化，或先图形化所述介质层(12)，后以图形化的介质层(12)为掩膜刻蚀所述硅衬底(20)。
- 根据权利要求15所述的半导体结构的制作方法，其特征在于，所述有源层(42)形成于所述第一半导体层(41)的顶表面与侧表面。
- 根据权利要求17所述的半导体结构的制作方法，其特征在于，所述有源层(42)包含In元素；所述侧表面与所述顶表面之间的夹角越大，位于所述侧表面的所述有源层(42)的In元素的组分越小；所述侧表面与所述顶表面之间的夹角越小，位于所述侧表面的所述有源层(42)的In元素的组分越大。
- 根据权利要求17所述的半导体结构的制作方法，其特征在于，所述 第一半导体层(41)沿厚度方向的一个剖面呈三角形，所述有源层(42)仅形成于所述第一半导体层(41)的侧表面。
- 根据权利要求12所述的半导体结构的制作方法，其特征在于，还包括：腐蚀所述键合层(30)，以将所述Ⅲ族氮化物外延层(11)从所述硅衬底(20)上剥离。
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