JP4850997B2 - GaN系トランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、大電流制御に好適なゲート電極を備えたGaN系トランジスタに関する。
【0002】
【関連する背景技術】
高電圧・大電流の制御に好適な半導体装置(トランジスタ)として、GTO(Gate Turn-off Thyristor)が知られている。このGTOは、アノード側およびカソード側の双方からキャリア(電子および正孔)を注入するものであり、オン電圧が低いと言う特性を有している。但し、GTOはゲート制御に大きな電流を必要とする上スイッチング速度が遅く、また安全動作領域が狭いのでスナバ回路等の保護回路を必要とする。
【0003】
またスイッチング速度の速く、ゲート制御を電圧により行うことができ、しかも安全動作領域の広い半導体装置として、IGBT(絶縁ゲート型バイポーラトランジスタ)があるが、エミッタ側からのキャリアの注入が少ないので、例えば定格電圧が高くなるとその飽和電圧が急激に上昇し、電力損失が増加すると言う難点がある。更には大電力を容易に制御する目的で、MCT(MOS Controlled Thyristor)やEST(Emitter Switched Thyristor)、IGTT(IGBT Mode Turn-off Thyristor)等が提唱されているが、GTOと同様にターンオフ能力が低い(安全動作領域が狭い)と言う欠点を有している。
【0004】
尚、これらの半導体装置は、専ら、Si系の半導体材料を用いた縦型構造のデバイスとして実現されている。また最近では、SiC系の半導体材料を用いて耐圧450Vにおいて11mΩ・cm2なる低いオン抵抗を有するデバイスも実現されている。
【0005】
【発明が解決しようとする課題】
ところで近時、従来一般的なSiやGaAs等の半導体に比べて動作時のオン抵抗が1桁以上小さく、また高温動作が可能なGaNやAlGaN、InGaAlN等のナイトライド系半導体が注目されている。しかしながらこの種のナイトライド系半導体を用いて、例えばGTOやIGBTの縦型構造の半導体装置を如何にして実現するかについては種々の課題が残されており、大電力を制御可能なパワーデバイスが実現されていないのが実情である。
【0006】
本発明はこのような事情を考慮してなされたもので、その目的は、融点が高くしかもその絶縁破壊電界を、例えば2×106V/cm以上と十分に大きくし得るナイトライド系半導体を用いて、高耐圧で大電流動作が可能な縦型構造の半導体装置であるゲート電極を備えたGaN系トランジスタを提供することにある。
【0007】
【課題を解決するための手段】
本発明の第1の態様においては、GaN系トランジスタは、第1導電型の第1の窒化物系半導体層と、第1導電型の第1の窒化物系半導体層上に形成され、バンドギャップが第1の窒化物系半導体層より大きい第1導電型の第2の窒化物系半導体層と、第1導電型の第2の窒化物系半導体層上に形成され、バンドギャップが第1の窒化物系半導体層より大きい第2導電型の第3の窒化物系半導体層と、第2導電型の第3の窒化物系半導体層上に形成された第1導電型の第4の窒化物系半導体層と、第1導電型の第1の窒化物系半導体層下に形成された第2導電型の第5の窒化物系半導体層と、第1導電型の第4の窒化物系半導体層をエッチングしてゲートとなすべき領域に形成された第2導電型の第3の窒化物系半導体層の途中の深さに至る溝と、第2導電型の第3の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、第1導電型の第1の窒化物系半導体層の下方であって、第2導電型の第5の窒化物系半導体層下に形成された第1電極と、第2導電型の第3の窒化物系半導体層の上方であって、溝の両側に位置する第1導電型の第4の窒化物半導体層の上面に形成された第2電極とを備え、溝内にゲート絶縁膜が形成され、ゲート絶縁膜上に前記ゲート電極が形成され、第2導電型の第3の窒化物系半導体層のキャリア濃度は、第1導電型の第2の窒化物系半導体層のキャリア濃度より大きく、第2導電型の第3の窒化物系半導体層の一部に反転層が形成されると、第1電極から第2電極に向けて電流が流れることを特徴としている。
【0008】
本発明の第2の態様においては、GaN系トランジスタは、第1導電型の第1の窒化物系半導体層と、第1導電型の第1の窒化物系半導体層上に形成され、バンドギャップが第1の窒化物系半導体層より大きい第1導電型の第2の窒化物系半導体層と、第1導電型の第2の窒化物系半導体層上に形成され、バンドギャップが第1の窒化物系半導体層より大きい第2導電型の第3の窒化物系半導体層と、第2導電型の第3の窒化物系半導体層の表面に選択的に形成された第1導電型の第4の窒化物系半導体層と、第1導電型の第1の窒化物系半導体層下に形成された第2導電型の第5の窒化物系半導体層と、第1導電型の第4の窒化物系半導体層を含む窒化物系エピタキシャル層を選択エッチングして形成された溝と、第2導電型の第3の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、第1導電型の第1の窒化物系半導体層の下方であって、第2導電型の第5の半導体層下に形成された第1電極と、第2導電型の第3の窒化物系半導体層の上方であって、第2導電型の第3の窒化物系半導体層及び第1導電型の第4の窒化物系半導体層の上に形成された第2電極とを備え、溝内にゲート絶縁膜が堆積され、ゲート絶縁膜上にゲート電極が形成され、第2導電型の第3の窒化物系半導体層のキャリア濃度は、第1導電型の第2の窒化物系半導体層のキャリア濃度より大きく、第2導電型の第3の窒化物系半導体層の一部に反転層が形成されると、第1電極から第2電極に向けて電流が流れることを特徴としている。
【0009】
GaN系トランジスタは、第4の窒化物系半導体層が、GaNを含み、第5の窒化物系半導体層が、GaNを含むことを特徴としている、また、GaN系トランジスタは、第1の窒化物系半導体層が、GaNを含み、第2の窒化物系半導体層及び第3の窒化物系半導体層が、AlGaNを含むことを特徴としている。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態に係るGaN系トランジスタについて説明する。
図1はこの実施形態に係るGaN系トランジスタとしてのGTOの製造プロセスとその概略的な素子構造を示している。このGTOは、例えば成長室とパターニング室とを有する超高真空装置を用い、ガスソース分子線エピタキシャル成長法(MBE法)により所定の基板上にn型およびp型のナイトライド系半導体層を順次結晶成長させて製作される。
【0011】
即ち、このGTOは図1(a)に示すように、先ず成長室にp型導電性Si基板1を準備し、このSi基板1上に、ラジカル化した窒素(4×10-4Pa≒3×10-6Torr)とGa(6.6×10-5Pa≒5×10-7Torr)、およびMg(6.6×10-7Pa≒5×10-9Torr)を用いて分子線エピタキシャル法により、成長温度640℃において厚さ5nmのp-GaNバッファ層2を形成することからその製作が開始される。次いでこのp-GaNバッファ層2上に、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)と用い、更にドーパントとしてMg(1.1×10-8Pa≒8×10-9Torr)を用いて第1の半導体層としてのp+-GaN層3を3000nm厚に成長させる。しかる後、このp+-GaN層3上に、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)と用い、更にドーパントとしてSi(6.6×10-7Pa≒5×10-9Torr)を用い、成長温度850℃で第2の半導体層としてのn--GaN層4を5000nm厚に成長させる。
【0012】
次いでGa(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)、またAl(3.9×10-5Pa≒3.0×10-7Torr)を用い、更にドーパントとしてSi(6.6×10-8Pa≒5×10-10Torr)を加えて、成長温度850℃にて電子増幅層としてのキャリア濃度が5×1017cm-3のn-AlGaN層5を10μm厚に成長させる。
【0013】
しかる後、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)とAl(3.9×10-5Pa≒3.0×10-7Torr)とを用い、更にドーパントとしてMg(1.1×10-8Pa≒8×10-9Torr)を加えて、成長温度850℃にて第3の半導体層としてのキャリア濃度が5×1018cm-3のp+-AlGaN層6を2000nm厚に成長させる。
【0014】
そしてこのp + −AlGaN層6の上に、Ga(1.3×10−4Pa≒1×10−6Torr)とアンモニア(6.6×10−3Pa≒5×10−5Torr)と用い、更にドーパントとしてSi(1.3×10−7Pa≒1×10−9Torr)を用い、成長温度850℃で第4の半導体層としてのキャリア濃度が1×1018cm−3のn−GaN層7を2000nm厚に成長させる。更にこのn−GaN層7上に、Ga(1.3×10−4Pa≒1×10−6Torr)とアンモニア(6.6×10−4Pa≒5×10−5Torr)と用い、更にドーパントとしてSi(1.1×10−8Pa≒8×10−9Torr)を加えて成長温度850℃でキャリア濃度が5×1018cm−3のn+−GaN層8を100nm厚に成長させる。
【0015】
こうして得られた図1(a)に示す如き多層膜構造を有するエピタキシャル半導体層に対して、次にその裏面側のSi基板1およびp-GaNバッファ層2をエッチング除去し、図1(b)に示すようなpnpn層構造の半導体多層膜を得る。次いでGTOとしての電極を形成するべく、先ず上記エピタキシャル半導体層の前面に保護膜としてのSiO2膜(図示せず)を熱化学堆積法にて形成し、このSiO2膜をフォトリソグラフィとドライエッチングとを用いてパターニングする。そしてSiO2膜をマスクとして前記GaNエピタキシャル層をエッチングしてゲートとなすべき領域にp+-AlGaN層6の途中までの深さに至る溝を形成し、この溝内に絶縁ゲート膜となるSiO2膜9を1μm厚に堆積形成する。
【0016】
しかる後、図1(c)に示すように上記溝によって形成されたゲート領域、および溝の両側に位置するn+-GaN層8の上面にゲート電極Gおよびカソード電極Kをそれぞれ形成する。更にGaN系エピタキシャル層の下面側のp+-GaN層3の裏面にアノード電極Aを形成する。これらの各電極G,K,Aは、例えばAl/Ti/Auを蒸着することによって設けられる。
【0017】
かくしてこのようにして製作され、図1(c)に示す如き素子構造を有するGTOは、特にゲート電極Gの直下の半導体層であるp+-AlGaN層6のキャリア濃度が5×1018cm-3と、電子増幅層として機能するn-AlGaN層5のキャリア濃度(5×1017cm-3)よりも十分に大きく設定されている。またGaN系エピタキシャル層に溝を設け、この溝内にゲート電極Gを形成することで、ゲート領域が十分に広く設定されている。この結果、GaN系半導体が有する電気的特性を十分に活かして、耐圧5000V、最大電流1500Aの縦型構造の大電力用のGTOを実現することができた。
【0018】
ちなみに上記構造のGaN系のGTOによれば、絶縁ゲートと、p層およびn層を持つバイポーラトランジスタとを組み合わせた構造となっているので、状雷のFETのようなソース・ゲート間に発生する寄生ダイオードの問題がない。特にNチャネル型の動作においては、ゲート・エミッタ(カソード)間にその閾値電圧以上の電圧を印加することでゲート電極直下のp層(p+−AlGaN層6)に反転層を形成することができるので、カソード電極直下のn + 層(n + −GaN層8)からその下のn−層(n−GaN層7)に対して効率的に電子(キャリア)を注入し得る。するとこの電子は、p+n−pトランジスタにおける小数キャリアとなり、アノード側のp+層(p+−GaN層3)からの正孔の流れ込みを促してバイポーラ動作するので、カソード・アノード間の飽和電圧を低く抑えることになる。そしてカソード側に形成されるn+pn−トランジスタが動作することにより、p+n−pn+のサイリスタとして機能することになり、ここに大電力動作可能なGTOが実現されることになる。
【0019】
次に本発明の別の実施形態に係るGaN系のIGBT(絶縁ゲート型バイポーラトランジスタ)について図2を参照して説明する。
このIGBTは先の実施形態におけるGTOと同様に、先ず成長室にp型導電性Si基板1を準備し、このSi基板1上に、ラジカル化した窒素(4×10-4Pa≒3×10-6Torr)とGa(6.6×10-5Pa≒5×10-7Torr)、およびMg(6.6×10-7Pa≒5×10-9Torr)を用いて分子線エピタキシャル法により、成長温度640℃において厚さ5nmのp-GaNバッファ層2を形成する。次いでこのp-GaNバッファ層2上に、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)と用い、更にドーパントとしてMg(1.1×10-8Pa≒8×10-9Torr)を用いてp+-GaN層3を3000nm厚に成長させる。しかる後、このp+-GaN層3上に、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)と用い、更にドーパントとしてSi(6.6×10-7Pa≒5×10-9Torr)を用い、成長温度850℃でSiドープのn--GaN層4を5000nm厚に成長させる。
【0020】
次いでGa(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)、またAl(3.9×10-5Pa≒3.0×10-7Torr)を用い、更にドーパントとしてSi(6.6×10-8Pa≒5×10-10Torr)を加えて、成長温度850℃にてキャリア濃度が5×1017cm-3のn-AlGaN層5を10μm厚に成長させる。
【0021】
しかる後、Ga(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-3Pa≒5×10-5Torr)とAl(3.9×10-5Pa≒3.0×10-7Torr)とを用い、更にドーパントとしてMg(1.1×10-8Pa≒8×10-9Torr)を加えて、成長温度850℃にてキャリア濃度が5×1018cm-3のp+-AlGaN層6を2000nm厚に成長させる。
【0022】
次に、このようにして形成した図2(a)に示す如き多層膜構造のGaN系エピタキシャル層の表面に保護膜としてのSiO2膜11を熱化学堆積法にて形成し、このSiO2膜11をフォトリソグラフィとドライエッチングとを用いてパターニングする。そしてSiO2膜11をマスクとして前記p+-AlGaN層6を図2(b)に示すように所定の深さまでエッチングして溝を形成する。そしてこの溝内にGa(1.3×10-4Pa≒1×10-6Torr)とアンモニア(6.6×10-4Pa≒5×10-5Torr)と用い、更にドーパントとしてSi(1.1×10-8Pa≒8×10-9Torr)を加えて、図2(c)に示すように成長温度850℃でn+-GaN層12を選択成長させる。尚、上記p+-AlGaN層6がなすエミッタ層の一部に、イオン注入法によってSiを1×1019cm-3の濃度で注入し、更に1200℃の熱処理によりSi注入領域を活性化してn+-GaN層12を形成するようにしても良い。
【0023】
しかる後、上記n+-GaN層12を含むGaN系エピタキシャル層の全面に再度前面に保護膜としてのSiO2膜13を熱化学堆積法にて形成し、このSiO2膜13をパターニングした後、該SiO2膜13をマスクとして図2(d)に示すように選択エッチングすることでゲート領域を形成する為の溝を形成する。そしてこの溝内に絶縁ゲート膜となるSiO2膜14を形成した後、図2(d)に示すように上記SiO2膜14上にゲート電極Gを形成する。尚、絶縁ゲート膜14としては、窒化アルミニウムやSiNを用いることも可能である。
【0024】
更に前記p+-AlGaN層6およびn+-GaN層12上のSiO2膜13を除去した後、これらのp+-AlGaN層6およびn+-GaN層12上にエミッタ電極Eを形成する。またGaN系エピタキシャル層の裏面側のSi基板1およびp-GaNバッファ層2をエッチング除去し、GaNエピタキシャル層の下面側のp+-GaN層3の裏面にコレクタ電極Cを形成する。これらの各電極G,E,Cは、例えばAl/Ti/Auを蒸着することによって設けられる。
【0025】
このようにして製作され、図2(e)に示す如き素子構造を有するIGBTによれば、先の実施形態のGTOと同様に、ゲート電極直下の半導体層(n-AlGaN層5)のキャリア濃度が十分に高いので、GaN系半導体の電気的特性を十分に活かして耐圧3000V、最大電流600Aの大電力を高速にスイッチングすることができた。また上述した溝の幅を広げ、絶縁ゲートの面積を広げたものにあっては、その耐圧を4000Vに高め、また最大電流を1200Aに高め得ることが確認できた。
【0026】
以上のようにして製作された縦型構造のゲート電極を備えたGaN系トランジスタ(GTOやIGBT)によれば、GaN系半導体の性質を有効に活かして高温動作可能で、しかも高耐圧、大電流動作可能なパワーデバイスを実現することができるので、電力変換装置やモータドライブ、電車駆動装置等の高性能化に大いに寄与し得る。更には加速器や環境保護関連装置等の応用分野への幅広い適用が可能である等の実用上多大なる効果が奏せられる。
【0027】
尚、本発明は上述した各実施形態に限定されるものではない。上述した実施形態においてはMEB法によりGaN系のエピタキシャル多層膜を形成したが、有機金属気相化学堆積法(MOCVD法)を用いてGaN系のエピタキシャル多層膜を形成することも可能である。またゲート電極の面積等は、その仕様に応じて定めればよいものである。更にはキャリア濃度の高いGaN系半導体層からなるゲート領域に酸化膜を形成し、この酸化膜の上にゲート電極を形成することで、GTOのみならずIGBTやIEGT等のパワーデバイスも容易に実現することができる。
【0028】
またGaN膜の形成に、その窒素源としてジメチルヒドラジンを用いたが、モノメチルヒドラジンやアンモニアを用いても良い。更にはGa源としては、トリエチルガリウムやトリメチルガリウム等の有機金属ガスを用いることも勿論可能である。更にはn型のドーバントとしてモノシランを、p型のドーパントとしてジシクロペンタジエニルMg等の有機系のMgを用いることも可能である。またここではn層にGaNを用いたが、Si等をドープしたInGaN,InGaAlN,AlGaN,InGaNAs,InGaNP等を用いるようにしても良い。同様にしてp層として、MgドープのInGaN,InGaAlN,AlGaN,InGaNAs,InGaNP等を用いることができる。更には導電性基板としてSiのみならず、SiC,GaAs,GaPGaN等の導電性基板を用いることも可能である。
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【0029】
【発明の効果】
以上説明したように本発明によれば、ゲート電極を備えたGaN系トランジスタにおいて、ゲート電極直下の半導体層を、他の半導体層を形成する半導体材料よりもバンドギャップの大きい半導体材料、例えばAlGaNにより形成しているので、ゲート電極直下の半導体層に反転層を形成してキャリアを効果的に注入することができ、高耐圧で大電流動作可能な縦型構造のGaN系トランジスタ(パワーデバイス)を容易に実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るGaN系トランジスタであるGTOの製造プロセスとその概略的な素子構造を示す図。
【図2】本発明の別の実施形態に係るGaN系トランジスタであるIGBTの製造プロセスとその概略的な素子構造を示す図。
【符号の説明】
1 p型導電性Si基板
2 p-GaNバッファ層
3 p+-GaN層
4 n--GaN層
5 n-AlGaN層
6 p+-AlGaN層
7 n-GaN層
8 n+-GaN層
9 SiO2膜(絶縁ゲート膜)
11 SiO2膜
12 n+-GaN層
13 SiO2膜
14 SiO2膜(絶縁ゲート膜)
Claims (7)
- 第1導電型の第1の窒化物系半導体層と、
前記第1導電型の第1の窒化物系半導体層上に形成され、バンドギャップが前記第1の窒化物系半導体層より大きい第1導電型の第2の窒化物系半導体層と、
前記第1導電型の第2の窒化物系半導体層上に形成され、バンドギャップが前記第1の窒化物系半導体層より大きい第2導電型の第3の窒化物系半導体層と、
前記第2導電型の第3の窒化物系半導体層上に形成された第1導電型の第4の窒化物系半導体層と、
前記第1導電型の第1の窒化物系半導体層下に形成された第2導電型の第5の窒化物系半導体層と、
前記第1導電型の第4の窒化物系半導体層をエッチングしてゲートとなすべき領域に形成された前記第2導電型の第3の窒化物系半導体層の途中の深さに至る溝と、
前記第2導電型の第3の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、
前記第1導電型の第1の窒化物系半導体層の下方であって、前記第2導電型の第5の窒化物系半導体層下に形成された第1電極と、
前記第2導電型の第3の窒化物系半導体層の上方であって、前記溝の両側に位置する前記第1導電型の第4の窒化物半導体層の上面に形成された第2電極と、
を備え、
前記溝内にゲート絶縁膜が形成され、前記ゲート絶縁膜上に前記ゲート電極が形成され、
前記第2導電型の第3の窒化物系半導体層のキャリア濃度は、前記第1導電型の第2の窒化物系半導体層のキャリア濃度より大きく、
前記第2導電型の第3の窒化物系半導体層の一部に前記反転層が形成されると、前記第1電極から前記第2電極に向けて電流が流れる
GaN系トランジスタ。 - 前記第1導電型の第4の窒化物系半導体層は、順次堆積されたキャリア濃度の異なる第1導電型の第6の窒化物系半導体層及び第1導電型の第7の窒化物系半導体層を含む
請求項1に記載のGaN系トランジスタ。 - 第1導電型の第1の窒化物系半導体層と、
前記第1導電型の第1の窒化物系半導体層上に形成され、バンドギャップが前記第1の窒化物系半導体層より大きい第1導電型の第2の窒化物系半導体層と、
前記第1導電型の第2の窒化物系半導体層上に形成され、バンドギャップが前記第1の窒化物系半導体層より大きい第2導電型の第3の窒化物系半導体層と、
前記第2導電型の第3の窒化物系半導体層の表面に選択的に形成された第1導電型の第4の窒化物系半導体層と、
前記第1導電型の第1の窒化物系半導体層下に形成された第2導電型の第5の窒化物系半導体層と、
前記第1導電型の第4の窒化物系半導体層を含む窒化物系エピタキシャル層を選択エッチングして形成された溝と、
前記第2導電型の第3の窒化物系半導体層の一部に反転層を形成する電圧が印加されるゲート電極と、
前記第1導電型の第1の窒化物系半導体層の下方であって、前記第2導電型の第5の半導体層下に形成された第1電極と、
前記第2導電型の第3の窒化物系半導体層の上方であって、前記第2導電型の第3の窒化物系半導体層及び前記第1導電型の第4の窒化物系半導体層の上に形成された第2電極と、
を備え、
前記溝内にゲート絶縁膜が堆積され、前記ゲート絶縁膜上に前記ゲート電極が形成され、
前記第2導電型の第3の窒化物系半導体層のキャリア濃度は、前記第1導電型の第2の窒化物系半導体層のキャリア濃度より大きく、
前記第2導電型の第3の窒化物系半導体層の一部に前記反転層が形成されると、前記第1電極から前記第2電極に向けて電流が流れる
GaN系トランジスタ。 - 前記第4の窒化物系半導体層は、GaNを含む
請求項1から3のいずれか一項に記載のGaN系トランジスタ。 - 前記第5の窒化物系半導体層は、GaNを含む
請求項1から3のいずれか一項に記載のGaN系トランジスタ。 - 前記第6の窒化物系半導体層及び前記第7の窒化物系半導体層は、GaNを含む
請求項2に記載のGaN系トランジスタ。 - 前記第1の窒化物系半導体層は、GaNを含み、
前記第2の窒化物系半導体層及び前記第3の窒化物系半導体層は、AlGaNを含む
請求項1から6のいずれか一項に記載のGaN系トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000133399A JP4850997B2 (ja) | 2000-05-02 | 2000-05-02 | GaN系トランジスタ |
US09/843,276 US6580101B2 (en) | 2000-04-25 | 2001-04-25 | GaN-based compound semiconductor device |
Applications Claiming Priority (1)
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