JP2629632B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2629632B2 JP2629632B2 JP2624895A JP2624895A JP2629632B2 JP 2629632 B2 JP2629632 B2 JP 2629632B2 JP 2624895 A JP2624895 A JP 2624895A JP 2624895 A JP2624895 A JP 2624895A JP 2629632 B2 JP2629632 B2 JP 2629632B2
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特に半導体素子部分の材料としてIII−Ｖ 族半導体を用
いた電界効果トランジスタに関する。
特に半導体素子部分の材料としてIII−Ｖ 族半導体を用
いた電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、半導体素子部分の材料としてIII
−Ｖ 族半導体を用いた、III−Ｖ 族半導体装置におけ
る表面安定化保護膜の材料としては、ＳｉＯ２、ＳｉＯ
Ｎ、Ｓｉ３Ｎ４が用いられてきた。この従来例について
図３に示す。図３は、従来のＧａＡｓＭＥＳＦＥＴの素
子断面図であり、半絶縁性ＧａＡｓ基板（２１）上に不
純物無添加ＧａＡｓバッファ層（２２）、ｎ型ＧａＡｓ
動作層（２３）、ｎ型ＧａＡｓコンタクト層（２４）の
各層がエピタキシャル成長により形成されている。
−Ｖ 族半導体を用いた、III−Ｖ 族半導体装置におけ
る表面安定化保護膜の材料としては、ＳｉＯ２、ＳｉＯ
Ｎ、Ｓｉ３Ｎ４が用いられてきた。この従来例について
図３に示す。図３は、従来のＧａＡｓＭＥＳＦＥＴの素
子断面図であり、半絶縁性ＧａＡｓ基板（２１）上に不
純物無添加ＧａＡｓバッファ層（２２）、ｎ型ＧａＡｓ
動作層（２３）、ｎ型ＧａＡｓコンタクト層（２４）の
各層がエピタキシャル成長により形成されている。
【０００３】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（２５）及びドレイン電
極（２６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（２３）に接
触されている。次に、ソース電極（２５）及びドレイン
電極（２６）間のｎ型ＧａＡｓコンタクト層（２４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（２７）が形成されている。この
内電極以外の露出した半導体表面を保護するために、Ｓ
ｉ３Ｎ４表面安定化保護膜（３８）が形成されている。
クト用金属からなるソース電極（２５）及びドレイン電
極（２６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（２３）に接
触されている。次に、ソース電極（２５）及びドレイン
電極（２６）間のｎ型ＧａＡｓコンタクト層（２４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（２７）が形成されている。この
内電極以外の露出した半導体表面を保護するために、Ｓ
ｉ３Ｎ４表面安定化保護膜（３８）が形成されている。
【０００４】しかしながら、これら表面安定化保護膜の
材料はアモルファス膜であり、これを単結晶であるIII
−Ｖ 族化合物半導体上に堆積させるため、これら界面
は成膜条件に非常に敏感に反応し、表面安定化保護膜と
半導体素子部分の間に異なる応力を生じる。例えば、Ｇ
ａＡｓＭＥＳＦＥＴの表面安定化保護膜に紫外線励起で
形成したＳｉ３Ｎ４を用いた場合、わずかに引っ張り応
力を生じる。ところが同じＳｉ３Ｎ４を常温でプラズマ
励起した場合には圧縮応力が生じ、更に温度を上げてい
くと圧縮応力も強いものとなる。
材料はアモルファス膜であり、これを単結晶であるIII
−Ｖ 族化合物半導体上に堆積させるため、これら界面
は成膜条件に非常に敏感に反応し、表面安定化保護膜と
半導体素子部分の間に異なる応力を生じる。例えば、Ｇ
ａＡｓＭＥＳＦＥＴの表面安定化保護膜に紫外線励起で
形成したＳｉ３Ｎ４を用いた場合、わずかに引っ張り応
力を生じる。ところが同じＳｉ３Ｎ４を常温でプラズマ
励起した場合には圧縮応力が生じ、更に温度を上げてい
くと圧縮応力も強いものとなる。
【０００５】このようにアモルファス膜を保護膜として
用いると、成膜条件により様々な応力が発生することが
わかる。この応力はピエゾ効果などの特有の現象を誘起
して素子特性の変動を引き起こす原因、また剥がれ等密
着性の問題の原因となっている。また、絶縁膜の堆積中
に導入される物理的損傷（放射損傷）や、絶縁膜と半導
体とのダングリング・ボンドにより界面準位が発生す
る。発生した界面準位により半導体素子のリーク電流が
増加して素子特性に多大な悪影響を与えるという欠点を
有していた。
用いると、成膜条件により様々な応力が発生することが
わかる。この応力はピエゾ効果などの特有の現象を誘起
して素子特性の変動を引き起こす原因、また剥がれ等密
着性の問題の原因となっている。また、絶縁膜の堆積中
に導入される物理的損傷（放射損傷）や、絶縁膜と半導
体とのダングリング・ボンドにより界面準位が発生す
る。発生した界面準位により半導体素子のリーク電流が
増加して素子特性に多大な悪影響を与えるという欠点を
有していた。
【０００６】上述した半導体素子の特性劣化は、主とし
て半導体素子部分と表面安定化保護膜との格子定数の違
いに起因した応力や界面準位によるものである。そこ
で、半導体素子部分と表面安定化保護膜との格子定数を
一致させるために、表面安定化保護膜に半導体素子部分
と同じIII−Ｖ 族半導体を用いることが考えられる。し
かし、III−Ｖ 族化合物半導体は禁制帯幅が狭いために
リーク電流発生による特性劣化をもたらすおそれがあっ
た。
て半導体素子部分と表面安定化保護膜との格子定数の違
いに起因した応力や界面準位によるものである。そこ
で、半導体素子部分と表面安定化保護膜との格子定数を
一致させるために、表面安定化保護膜に半導体素子部分
と同じIII−Ｖ 族半導体を用いることが考えられる。し
かし、III−Ｖ 族化合物半導体は禁制帯幅が狭いために
リーク電流発生による特性劣化をもたらすおそれがあっ
た。
【０００７】
【発明が解決しようとする課題】上述のように従来の電
界効果トランジスタでは、表面安定化保護膜としてＳｉ
Ｏ２、ＳｉＯＮ、Ｓｉ３Ｎ４等のアモルファス膜が用い
られてきた。しかしながら、これらアモルファス膜を用
いた場合、保護膜と半導体素子部分との間に生じる応力
によるピエゾ効果のため半導体素子の特性が変動した
り、保護膜形成による応力や保護膜との界面での結晶格
子の乱れに起因して発生する界面準位のため半導体素子
の特性劣化等の問題があった。また、半導体素子部分と
表面安定化保護膜の間に生じる応力を小さくするため表
面安定化保護膜に半導体素子と格子定数が同じIII−Ｖ
族化合物半導体を用いることも考えられるが、禁制帯幅
が狭いため、半導体素子の特性劣化をもたらすという問
題があった。本発明の目的は、半導体素子の特性を劣化
することのない表面安定化保護膜を有する電界効果トラ
ンジスタを提供することを目的とする。
界効果トランジスタでは、表面安定化保護膜としてＳｉ
Ｏ２、ＳｉＯＮ、Ｓｉ３Ｎ４等のアモルファス膜が用い
られてきた。しかしながら、これらアモルファス膜を用
いた場合、保護膜と半導体素子部分との間に生じる応力
によるピエゾ効果のため半導体素子の特性が変動した
り、保護膜形成による応力や保護膜との界面での結晶格
子の乱れに起因して発生する界面準位のため半導体素子
の特性劣化等の問題があった。また、半導体素子部分と
表面安定化保護膜の間に生じる応力を小さくするため表
面安定化保護膜に半導体素子と格子定数が同じIII−Ｖ
族化合物半導体を用いることも考えられるが、禁制帯幅
が狭いため、半導体素子の特性劣化をもたらすという問
題があった。本発明の目的は、半導体素子の特性を劣化
することのない表面安定化保護膜を有する電界効果トラ
ンジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明における電界効果
トランジスタにとって理想的な保護膜の条件は、（１）
半導体素子と格子整合する単結晶であること、（２）禁
制帯幅が広いことである。条件（１）を満たすことによ
り、保護膜形成による応力の発生や、保護膜と半導体素
子界面での結晶格子の乱れに起因した界面準位の発生を
防ぎ、半導体素子の特性劣化を防ぐことができる。条件
（２）は、半導体素子中の電子が外部に飛び出して大き
なリーク電流を発生させないための条件である。
トランジスタにとって理想的な保護膜の条件は、（１）
半導体素子と格子整合する単結晶であること、（２）禁
制帯幅が広いことである。条件（１）を満たすことによ
り、保護膜形成による応力の発生や、保護膜と半導体素
子界面での結晶格子の乱れに起因した界面準位の発生を
防ぎ、半導体素子の特性劣化を防ぐことができる。条件
（２）は、半導体素子中の電子が外部に飛び出して大き
なリーク電流を発生させないための条件である。
【０００９】したがって、上記目的は、半導体素子部分
の材料としてIII−Ｖ 族化合物半導体を用いた電界効果
トランジスタにおいて、半導体素子部分を保護する保護
膜の材料として、前記III−Ｖ 族化合物半導体の延長上
（III−Ｖ 族のIII 族原子２ヶをII原子とIV族原子で置
換する）にあるII−IV−Ｖ２族カルコパイライトの内、
III−Ｖ 族化合物半導体の格子定数とほぼ等しい格子定
数を有する材料を用いることを特徴とした電界効果トラ
ンジスタによって達成される。以下に具体的に示す。
の材料としてIII−Ｖ 族化合物半導体を用いた電界効果
トランジスタにおいて、半導体素子部分を保護する保護
膜の材料として、前記III−Ｖ 族化合物半導体の延長上
（III−Ｖ 族のIII 族原子２ヶをII原子とIV族原子で置
換する）にあるII−IV−Ｖ２族カルコパイライトの内、
III−Ｖ 族化合物半導体の格子定数とほぼ等しい格子定
数を有する材料を用いることを特徴とした電界効果トラ
ンジスタによって達成される。以下に具体的に示す。
【００１０】本発明は、III−Ｖ 族化合物半導体を用い
た電界効果トランジスタにおいて、表面に露出した半導
体を保護する保護膜の材料として、前記III−Ｖ 族化合
物半導体の延長上（III−Ｖ 族のIII 族原子２ヶをII族
原子とIV族原子で置換する）にあるII−IV−Ｖ２族カル
コパイライトの内、III−Ｖ 族化合物半導体の格子定数
とほぼ等しい格子定数を有する材料を用いることを特徴
とする電界効果トランジスタである。また、本発明は、
保護膜の材料として用いられるII−IV−Ｖ２族カルコパ
イライトの禁制帯幅が半導体素子のゲート・オーミック
間の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯
幅よりも広いことを特徴とする電界効果トランジスタで
ある。
た電界効果トランジスタにおいて、表面に露出した半導
体を保護する保護膜の材料として、前記III−Ｖ 族化合
物半導体の延長上（III−Ｖ 族のIII 族原子２ヶをII族
原子とIV族原子で置換する）にあるII−IV−Ｖ２族カル
コパイライトの内、III−Ｖ 族化合物半導体の格子定数
とほぼ等しい格子定数を有する材料を用いることを特徴
とする電界効果トランジスタである。また、本発明は、
保護膜の材料として用いられるII−IV−Ｖ２族カルコパ
イライトの禁制帯幅が半導体素子のゲート・オーミック
間の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯
幅よりも広いことを特徴とする電界効果トランジスタで
ある。
【００１１】さらに、本発明は、表面に露出した半導体
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料がＣｄＳｉＰ２で
構成されていることを特徴とする電界効果トランジスタ
である。さらに、本発明は、表面に露出した半導体が少
なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのい
ずれかで構成され、保護膜の材料が（ＺｎｘＣ
ｄ１−ｘ）ＳｉＰ２（ｘ＝０．０４）で構成されている
ことを特徴とする電界効果トランジスタである。
が少なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰ
のいずれかで構成され、保護膜の材料がＣｄＳｉＰ２で
構成されていることを特徴とする電界効果トランジスタ
である。さらに、本発明は、表面に露出した半導体が少
なくともＧａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのい
ずれかで構成され、保護膜の材料が（ＺｎｘＣ
ｄ１−ｘ）ＳｉＰ２（ｘ＝０．０４）で構成されている
ことを特徴とする電界効果トランジスタである。
【００１２】本発明において、II−IV−Ｖ２族カルコパ
イライトとは、IIは元素の周期律表の２族の元素、IVは
４族の元素、Ｖは５族の元素であり、２族の元素１ケ、
IVは４族の元素１ケ、Ｖは５族の元素が２ケよりなるカ
ルコパイライトである。本発明のII−IV−Ｖ２族カルコ
パイライトにおいて、例えば、２族の元素としてはＣ
ｄ、Ｚｎ、４族の元素としてはＳｉ、５族の元素として
はＰが好ましい。
イライトとは、IIは元素の周期律表の２族の元素、IVは
４族の元素、Ｖは５族の元素であり、２族の元素１ケ、
IVは４族の元素１ケ、Ｖは５族の元素が２ケよりなるカ
ルコパイライトである。本発明のII−IV−Ｖ２族カルコ
パイライトにおいて、例えば、２族の元素としてはＣ
ｄ、Ｚｎ、４族の元素としてはＳｉ、５族の元素として
はＰが好ましい。
【００１３】
【作用】本発明によれば、半導体素子部分を保護する保
護膜の材料として、III−Ｖ 族化合物半導体の結晶構造
と類似の結晶構造を有し、且つ前記III−Ｖ 族化合物半
導体の格子定数とほぼ等しい格子定数を有するII−IV−
Ｖ２族カルコパイライトを用いることにより、保護膜と
半導体素子部分との界面での応力、界面準位に起因した
特性劣化をふせぐことができる。
護膜の材料として、III−Ｖ 族化合物半導体の結晶構造
と類似の結晶構造を有し、且つ前記III−Ｖ 族化合物半
導体の格子定数とほぼ等しい格子定数を有するII−IV−
Ｖ２族カルコパイライトを用いることにより、保護膜と
半導体素子部分との界面での応力、界面準位に起因した
特性劣化をふせぐことができる。
【００１４】また、II−IV−Ｖ２族カルコパイライトは
禁制帯幅が充分に広いので、保護膜による特性劣化を防
ぐことができ、さらに、組成を変化させることにより格
子定数も自由に決定することができるので半導体素子部
分の材料を選ばず応用範囲が広い。さらに、このカルコ
パイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成でき
るため、膜厚および膜質を制御性良く均一に形成するこ
とができ信頼性、生産性の向上につながる。
禁制帯幅が充分に広いので、保護膜による特性劣化を防
ぐことができ、さらに、組成を変化させることにより格
子定数も自由に決定することができるので半導体素子部
分の材料を選ばず応用範囲が広い。さらに、このカルコ
パイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成でき
るため、膜厚および膜質を制御性良く均一に形成するこ
とができ信頼性、生産性の向上につながる。
【００１５】
【実施例】以下本発明の実施例を図面を用いて説明す
る。ここでは例としてＧａＡｓ系ＭＥＳＦＥＴについて
の実施例を説明するが、これに限るものではなく、格子
整合系、歪系においてもIII−Ｖ 族化合物半導体素子で
あれば材料を問わず、実施することができる。さらに、
ここで示す実施例においてはカルコパイライト型化合物
膜上にさらにＳｉＯ２膜を形成した構造を説明したが、
他のＳｉＯＮ、Ｓｉ３Ｎ４といったアモルファス膜を堆
積することも可能であるし、ＳｉＯ２膜を形成しない構
造とすることも可能である。
る。ここでは例としてＧａＡｓ系ＭＥＳＦＥＴについて
の実施例を説明するが、これに限るものではなく、格子
整合系、歪系においてもIII−Ｖ 族化合物半導体素子で
あれば材料を問わず、実施することができる。さらに、
ここで示す実施例においてはカルコパイライト型化合物
膜上にさらにＳｉＯ２膜を形成した構造を説明したが、
他のＳｉＯＮ、Ｓｉ３Ｎ４といったアモルファス膜を堆
積することも可能であるし、ＳｉＯ２膜を形成しない構
造とすることも可能である。
【００１６】［実施例１］図１に、本発明の第１の実施
例の素子断面図を表わす。図１に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層の各層がエピタキシャル成長により形
成されている。ここで、ｎ型ＧａＡｓコンタクト層（１
４）はオーミック・コンタクトを良好になすための層で
ある。
例の素子断面図を表わす。図１に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層の各層がエピタキシャル成長により形
成されている。ここで、ｎ型ＧａＡｓコンタクト層（１
４）はオーミック・コンタクトを良好になすための層で
ある。
【００１７】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。
【００１８】この内、電極以外の露出した半導体表面を
保護するために、表面安定化保護膜として５０ｎｍ程度
の厚さでＣｄＳｉＰ２膜（１８）、さらに１００ｎｍ程
度の厚さでＳｉＯ２（１９）を成長する。ＣｄＳｉＰ２
の形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ
法を用いることができる。このＣｄＳｉＰ２の格子定数
は下地となるＧａＡｓの格子定数（５．６５Å）とほぼ
格子整合しているため他の材料と合わせなくても単独で
利用が可能である。
保護するために、表面安定化保護膜として５０ｎｍ程度
の厚さでＣｄＳｉＰ２膜（１８）、さらに１００ｎｍ程
度の厚さでＳｉＯ２（１９）を成長する。ＣｄＳｉＰ２
の形成方法としては、例えばＭＢＥ法またはＭＯＣＶＤ
法を用いることができる。このＣｄＳｉＰ２の格子定数
は下地となるＧａＡｓの格子定数（５．６５Å）とほぼ
格子整合しているため他の材料と合わせなくても単独で
利用が可能である。
【００１９】［実施例２］図２に、本発明の第２の実施
例の素子断面図を表わす。図２に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層の各層がエピタキシャル成長により形
成されている。ここで、ｎ型ＧａＡｓコンタクト層（１
４）はオーミック・コンタクトを良好になすための層で
ある。
例の素子断面図を表わす。図２に示すように、半絶縁性
ＧａＡｓ基板（１１）上に不純物無添加ＧａＡｓバッフ
ァ層（１２）、ｎ型ＧａＡｓ動作層（１３）、ｎ型Ｇａ
Ａｓコンタクト層の各層がエピタキシャル成長により形
成されている。ここで、ｎ型ＧａＡｓコンタクト層（１
４）はオーミック・コンタクトを良好になすための層で
ある。
【００２０】次に、成長基板表面にオーミック・コンタ
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。
クト用金属からなるソース電極（１５）及びドレイン電
極（１６）がリフトオフ法等により形成され、加熱など
を施す合金法により、ｎ型ＧａＡｓ動作層（１３）に接
触されている。次に、ソース電極（１５）及びドレイン
電極（１６）間のｎ型ＧａＡｓコンタクト層（１４）が
部分的にエッチング除去され、その部分にショットキ接
触からなるゲート電極（１７）が形成されている。
【００２１】この内、電極以外の露出した半導体表面を
保護するために、表面安定化保護膜として５０ｎｍ程度
の厚さで（ＺｎｘＣｄ１−ｘ）ＳｉＰ２膜（２８）、さ
らに１００ｎｍ程度の厚さでＳｉＯ２（１９）を成長す
る。この（ＺｎｘＣｄ１−ｘ）ＳｉＰ２（２８）の組成
としては、例えば（Ｃｄ０．９６Ｚｎ０．０４）ＳｉＰ
２を選び、また（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の形成方
法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を用い
ることができる。この（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の
格子定数は下地となるＧａＡｓの格子定数（５．６５
Å）と格子整合するよう（ｘ＝０．０４）に選べば良
い。なお、（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の組成はこれ
に限らず、下地のIII−Ｖ族化合物半導体の格子定数と
一致するように選べば良い。
保護するために、表面安定化保護膜として５０ｎｍ程度
の厚さで（ＺｎｘＣｄ１−ｘ）ＳｉＰ２膜（２８）、さ
らに１００ｎｍ程度の厚さでＳｉＯ２（１９）を成長す
る。この（ＺｎｘＣｄ１−ｘ）ＳｉＰ２（２８）の組成
としては、例えば（Ｃｄ０．９６Ｚｎ０．０４）ＳｉＰ
２を選び、また（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の形成方
法としては、例えばＭＢＥ法またはＭＯＣＶＤ法を用い
ることができる。この（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の
格子定数は下地となるＧａＡｓの格子定数（５．６５
Å）と格子整合するよう（ｘ＝０．０４）に選べば良
い。なお、（ＺｎｘＣｄ１−ｘ）ＳｉＰ２の組成はこれ
に限らず、下地のIII−Ｖ族化合物半導体の格子定数と
一致するように選べば良い。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
III−Ｖ 族化合物半導体からなる半導体素子部分を保護
する保護膜の材料として、III−Ｖ 族化合物半導体の延
長上にあるII−IV−Ｖ２族カルコパイライトを用いて、
下地のIII−Ｖ 族化合物半導体と格子定数がほぼ一意す
るようにカルコパイライトの組成を選ぶことにより、保
護膜と半導体素子部分との界面での応力、界面準位に起
因した特性の劣化を防ぐことができる。また、II−IV−
Ｖ２族カルコパイライトは禁制帯幅が大きく、組成を選
ぶことに依って各種格子定数に対応することが可能であ
るため利用可能な応用範囲が広い。さらに、このカルコ
パイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成でき
るため、膜厚および膜質を制御性良く均一に形成するこ
とができ信頼性、生産性の向上につながる。
III−Ｖ 族化合物半導体からなる半導体素子部分を保護
する保護膜の材料として、III−Ｖ 族化合物半導体の延
長上にあるII−IV−Ｖ２族カルコパイライトを用いて、
下地のIII−Ｖ 族化合物半導体と格子定数がほぼ一意す
るようにカルコパイライトの組成を選ぶことにより、保
護膜と半導体素子部分との界面での応力、界面準位に起
因した特性の劣化を防ぐことができる。また、II−IV−
Ｖ２族カルコパイライトは禁制帯幅が大きく、組成を選
ぶことに依って各種格子定数に対応することが可能であ
るため利用可能な応用範囲が広い。さらに、このカルコ
パイライトはＭＢＥ法やＭＯＣＶＤ法を用いて形成でき
るため、膜厚および膜質を制御性良く均一に形成するこ
とができ信頼性、生産性の向上につながる。
【図１】本発明の第１の実施例の素子断面図
【図２】本発明の第２の実施例の素子断面図
【図３】従来のＧａＡｓＭＥＳＦＥＴの素子断面図
１１ 半絶縁性ＧａＡｓ基板 １２ 不純物無添加ＧａＡｓバッファ層 １３ ｎ型ＧａＡｓ動作層 １４ ｎ型ＧａＡｓコンタクト層 １５ ソース電極 １６ ドレイン電極 １７ ゲート電極 １８ ＣｄＳｉＰ２膜 １９ ＳｉＯ２膜 ２８ （Ｃｄ０．９６Ｚｎ０．０４）ＳｉＰ２膜 ３８ Ｓｉ３Ｎ４表面安定化保護膜
Claims (4)
- 【請求項１】 III−Ｖ 族化合物半導体を用いた電界効
果トランジスタにおいて、表面に露出した半導体を保護
する保護膜の材料として、前記III−Ｖ 族化合物半導体
の延長上（III−Ｖ 族のIII 族原子２ヶをII族原子とIV
族原子で置換する）にあるII−IV−Ｖ２族カルコパイラ
イトの内、III−Ｖ 族化合物半導体の格子定数とほぼ等
しい格子定数を有する材料を用いることを特徴とする電
界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、保護膜の材料として用いられるII−IV−Ｖ２族
カルコパイライトが半導体素子のゲート・オーミック間
の表面層を構成するIII−Ｖ 族化合物半導体の禁制帯幅
よりも広い禁制帯幅を有することを特徴とする電界効果
トランジスタ。 - 【請求項３】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料がＣｄＳｉＰ２で構成されている
ことを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１または２記載の電界効果トラン
ジスタにおいて、表面に露出した半導体が少なくともＧ
ａＡｓ、ＡｌＧａＡｓまたはＩｎＧａＰのいずれかで構
成され、保護膜の材料が（ＺｎｘＣｄ１−ｘ）ＳｉＰ２
（ｘ＝０．０４）で構成されていることを特徴とする電
界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2624895A JP2629632B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
| US08/587,386 US5686756A (en) | 1995-01-20 | 1996-01-17 | Compound field effect transistor having a conductive layer comprising a III-V group compound |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2624895A JP2629632B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203932A JPH08203932A (ja) | 1996-08-09 |
| JP2629632B2 true JP2629632B2 (ja) | 1997-07-09 |
Family
ID=12187991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2624895A Expired - Lifetime JP2629632B2 (ja) | 1995-01-20 | 1995-01-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629632B2 (ja) |
-
1995
- 1995-01-20 JP JP2624895A patent/JP2629632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08203932A (ja) | 1996-08-09 |
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