KR100206773B1 - 에피텍셜형 강유전체 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

에피텍셜형 강유전체 전계효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 에피택셜형 강유전체 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 그 구조는 실리콘 기판상의 버퍼층과; 상기 버퍼층위의 에피텍셜 전극과; 상기 에피텍셜 전극위의 강유전체층과; 상기 에피텍셜 전극 및 강유전체층위의 반도체층과; 게이트, 소스 및 드레인을 구비하여 구성되며, 그 제조는 실리콘 기판에 버퍼층을 증착하는 공정과; 이후 에피텍셜 전극을 형성하는 공정과; 이후 강유전체층을 형성하는 공정과; 이후 반도체층을 형성하는 공정과; 이후 게이트, 소스 및 드레인의 배선을 형성하는 공정으로 제조를 완료함으로써 에피텍셜 강유 전체 전계효과 트랜지스터를 구현하여 강유전체 FET의 전도도 변화를 크게 향상시킬 수 있게 된다.

Description

에피텍셜형 강유전체 전계효과 트랜지스터 및 그 제조 방법
제1도는 종래 기술에 따른 강유전체 전계효과 트랜지스터의 단면도.
제2도는 본 발명에 따른 에피텍셜형 강유전체 전계효과 트랜지스터의 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 버퍼층
13 : 에피텍셜 전극 14 : 강유전체층
15 : 반도체층 16 : 게이트
17 : 소스 18 : 드레인
본 발명은 에피텍셜형 강유전체 전계효과 트랜지스터에 관한 것으로, 특히 에픽텍셜 강유전체 박막을 성장시켜서 강유전체 전계효과 트랜지스터의 전도도 변화를 크게 향상시키는데 적당하도록 한 에피텍셜형 강유전체 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
종래의 강유전체(Ferroelectric) 전계효과 트랜지스터(Field-Effect Transistor, 이하 FET)를 제1도를 참조하여 설명하면 다음과 같다.
종래의 강유전체 FET은 강유전체의 비휘발성을 이용하여 소스(7) 및 드레인(8)사이의 전자 채널(Electron channel)(9)을 만들어 동작한다.
이것은 강유전체의 자발적인 분극현상(Spontaneous polarization)의 상태에 따라 전자의 전도도(Conductance)가 바뀌는 성질을 이용한 구조인데, 강유전체(4)와 실리콘 기판(1)의 계면에서 반응이 일어나기 때문에 그 기능을 제대로 하지 못하는 문제를 가진다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위해 창안된 것으로, 에피텍셜 강유전체 박막을 성장시켜서 강유전체 FET의 전도도 변화를 크게 향상시킬 수 있도록 한 에피텍셜형 강유전체 FET 및 그 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 에피텍셜형 강유전체 FET은 실리콘 기판상의 버퍼층과; 상기 버퍼층위의 에피텍셜 전극과; 상기 에피텍셜 전극위의 강유전체층과; 상기 에피텍셜 전극 및 강유전체층위의 반도체층과; 게이트, 소스 및 드레인을 구비하여 구성된다.
상기와 같은 에피텍셜형 강유전체 FET를 이루기위한 본 발명에 따른 에피텍셜형 강유전체 FET의 제조 발법은 실리콘 기판에 버퍼층을 증착하는 공정과; 이후 에피텍셜 전극을 형성하는 공정과; 이후 강유전체층을 형성하는 공정과; 이후 반도체층을 형성하는 공정과; 이후 게이트, 소스 및 드레인의 배선을 형성하는 공정으로 제조를 완료한다.
상기 공정 결과, 개선된 전자 채널이 만들어져 강유전체 FET의 전도도 변화가 향상된다.
통상적으로 강유전체가 다결정으로 있을 때보다 단결정일때 분극효과가 크기 때문에, 실리콘 기판과 강유전체간의 계면 상태에 결함이 없게 하면서 단결정에 가까운 에피텍셜(Epitaxial) 강유전체 박막 성장의 필요성이 대두되었다.
상기와 같은 필요성에서 창안된 본 에피텍셜형 강유전체 FET는 SOI(Silicon On Insulator) 기술과 유사한 Epitaxial Oxide on silicon 기술을 이용하여 형성함으로써, 실리콘 웨이퍼를 사용한 에피텍셜 강유전체 FET로 집적회로(Intergrated Circuit)기술과 상호 연관되도록 하였다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)에 버퍼층(12)을 증착한다.
이때, 상기 버퍼층(12)은 에피텍셜 YSZ(Y2O3stabilized ZrO2)로 하고 스퍼터링(Sputtering)법으로 약 1000Å정도 증착한다.
상기 버퍼층(12) 증착후, 제2b도에 도시된 바와 같이 La0.5Sr0.5CoO3를 증착하고 식각하여 에피텍셜 전극(13)을 형성한다.
이때, La0.5Sr0.5CoO3의 증착은 스퍼터링법으로 하고 식각은 RIE(Reactive Ion Etching) 방식으로 한다.
상기 에피텍셜 전극(13)은 에피텍셜 La0.5Sr0.5CoO3로 하고, 이외에 가능한 전극은 LaNiO3, (Sr,Ca)RuO3가 있다.
만약, 상기의 에피텍셜 전극(13) 대신 Pt같은 금속을 사용하면 그 위에 증착되는 산화막이 다결정화 되기 때문에 반드시 산화물 전극이어야 한다.
또한, 상기 에피텍셜 전극(13)의 두께는 1000Å정도로 하고, 각 전극의 폭 및 전극간의 간격은 5000Å정도로 한다.
상기 공정 후, 제2c도에 도시된 바와 같이 에피텍셜 전극(13)의 게이트 전극상에만 강유전체층(14)을 형성한다.
이때, 상기 강유전체층(14)은 에피텍셜 PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12로 하는데, PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12의 증착은 스퍼터링법으로 하고 식각은 RIE 방식으로 한다.
또한, 상기 강유전체층(14)의 두께는 1㎛정도로 하고 에피텍셜 전극(13)과의 두께 차이는 2000Å정도로 한다.
상기 강유전체층(14)의 PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12는 분극현상이 플립플롭(Flip-Flop)되는 박막 층으로써 가장 중요한 기능을 담당하게 되고, 그외 가능한 강유전체로는 (Pb,La)(Zr,Ti)O3와 Pb(Zr,Ti,Nb)O3및 SrBi2(Ta,Nb)2O9를 이용할 수 있다.
상기 공정 후, 제2d도에 도시된 바와 같이 반도체층(15)을 증착한다.
이때, 상기 반도체층(15)은 소위 ITO(Indium Thin Oxide)라 불리우는 Sn:In2O3와 Al:ZnO가 적절한 전도도를 가지는 층으로, 그 두께는 우리가 원하는 두께만큼 증착할 수 있다.
상기 공정 후, 게이트(16), 소스(17) 및 드레인(18)의 배선을 형성하고 Au의 바이어스를 가해줌으로써 공정이 완료되는데, 게이트(16)의 배선 형성을 위해서는 에피텍셜 전극(13)위에 Pt를 증착시켜서 할 수 있다.
상기와 같은 공정으로, 강유전체층(14)의 윗부분에 개선된 전자 채널이 형성되어 에피텍셜형 강유전체층 FET가 구현된다.
상술한 바와 같이 본 발명에 의하면, 에피텍셜 강유전체 FET를 구현함으로써 강유전체 FET의 전도도 변화를 크게 향상시킬 수 있게 된다.

Claims (11)

  1. 실리콘 기판상의 버퍼층과; 상기 버퍼층위의 에피텍셜 전극과; 상기 에피텍셜 전극위의 강유전체층과; 상기 에피텍셜 전극 및 강유전체층위의 반도체층과; 게이트, 소스 및 드레인을 구비하여 구성된 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터.
  2. 제1항에 있어서, 강유전체층은 에피텍셜 전극의 게이트 전극상에만 형성되어 구성된 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터.
  3. 실리콘 기판에 버퍼층을 증착하는 공정과; 이후 에피텍셜 전극을 형성하는 공정과; 이후 강유전체층을 형성하는 공정과; 이후 반도체층을 형성하는 공정과; 이후 게이트, 소스 및 드레인의 배선을 형성하는 공정으로 제조하는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
  4. 제3항에 있어서, 버퍼층은 에피텍셜 YSZ(Y2O3doped ZrO2)로 하고 스퍼터링(Sputtering)법으로 약 1000Å정도 증착하여 제조하는 것을 특징으로 하는 에픽택셜형 강유전체 전계효과 트랜지스터 제조 방법.
  5. 제3항에 있어서, 에피택셜 전극은 La0.5Sr0.5CoO3를 증착하고 식각하여 형성되며 La0.5Sr0.5CoO3의 증착은 스퍼터링법으로, 식각은 RIE(Reactive Ion Etching) 방식으로 하여 제조하는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
  6. 제5항에 있어서, 에피텍셜 전극의 두께는 1000Å정도로 하고, 각 전극의 폭 및 전극간의 간격은 5000Å정도로 하여 제조하는 것을 특징으로 하는 에피택셜형 강유전체 전계효과 트랜지스터 제조 방법.
  7. 제5항에 있어서, La0.5Sr0.5CoO3외에 LaNiO3, (Sr,Ca)RuO3을 이용하여 에피텍셜 전극을 형성하여 제조하는 것을 특징으로 하는 에피택셜형 강유전체 전계효과 트랜지스터 제조 방법.
  8. 제3항에 있어서, 강유전체층은 에피텍셜 PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12로 하고, PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12의 증착은 스퍼터링법으로, 식각은 RIE 방식으로 하여 제조하는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
  9. 제8항에 있어서, 강유전체층의 두께는 1㎛로 에피텍셜 전극과의 두께 차이는 2000Å정도로 하고, PZT(PbZrO3-PbTiO3)나 Bi4Ti3O12대신에 (Pb,La)(Zr,Ti)O3, Pb(Zr,Ti,Nb)O3및 SrBi2(Ta,Nb)2O9중 선택된 어느하나로 강유전체층을 형성하여 제조하는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
  10. 제3항에 있어서, 반도체층은 Sn:In2O3와 Al:ZnO을 증착함으로써 제조되는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
  11. 제3항에 있어서, 게이트의 배선 형성시 에피텍셜 전극위에 Pt를 증착시켜 제조되는 것을 특징으로 하는 에피텍셜형 강유전체 전계효과 트랜지스터 제조 방법.
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