JP2002359357A - 強誘電体メモリ及び電子機器 - Google Patents
強誘電体メモリ及び電子機器Info
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Abstract
(57)【要約】
【課題】 集積度に優れたマトリックス状のメモリセル
アレイを有する強誘電体メモリにおいて、強誘電体層の
ヒステリシス曲線の角型性を向上させる。 【解決手段】 メモリセルアレイ２００と周辺回路１０
０とを平面的に分離して配置する構造を用い、強誘電体
層３４をＳｉ単結晶１０上にバッファ層３０および第１
信号電極３２を介してエピタキシャル成長させることに
より、強誘電体層３４のヒステリシス曲線の角型性を向
上させ、メモリ特性と集積度を兼備した強誘電体メモリ
を実現する。
アレイを有する強誘電体メモリにおいて、強誘電体層の
ヒステリシス曲線の角型性を向上させる。 【解決手段】 メモリセルアレイ２００と周辺回路１０
０とを平面的に分離して配置する構造を用い、強誘電体
層３４をＳｉ単結晶１０上にバッファ層３０および第１
信号電極３２を介してエピタキシャル成長させることに
より、強誘電体層３４のヒステリシス曲線の角型性を向
上させ、メモリ特性と集積度を兼備した強誘電体メモリ
を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ、
特に、セルトランジスタを有せず、強誘電体キャパシタ
のみを用いた単純マトリックス型の強誘電体メモリ、及
びこの強誘電体メモリを備えた電子機器に関する。
特に、セルトランジスタを有せず、強誘電体キャパシタ
のみを用いた単純マトリックス型の強誘電体メモリ、及
びこの強誘電体メモリを備えた電子機器に関する。
【０００２】
【従来の技術】近年、強誘電体を用いた不揮発性メモリ
として、強誘電体メモリの開発が急速に進展している。
これは、主として酸化物強誘電体材料をキャパシタ絶縁
膜として強誘電体キャパシタを構成し、当該強誘電体キ
ャパシタの分極方向によって、データを記憶し、不揮発
性メモリとして使用するものである。
として、強誘電体メモリの開発が急速に進展している。
これは、主として酸化物強誘電体材料をキャパシタ絶縁
膜として強誘電体キャパシタを構成し、当該強誘電体キ
ャパシタの分極方向によって、データを記憶し、不揮発
性メモリとして使用するものである。
【０００３】通常の強誘電体メモリにおいては、メモリ
セルと、メモリセルに選択的に情報の書込みもしくは読
出しを行うための周辺回路とが、近接して形成されてい
る。従って、単一セルの面積が大きく、メモリセルの集
積度を向上させメモリを大容量化することは困難であっ
た。
セルと、メモリセルに選択的に情報の書込みもしくは読
出しを行うための周辺回路とが、近接して形成されてい
る。従って、単一セルの面積が大きく、メモリセルの集
積度を向上させメモリを大容量化することは困難であっ
た。
【０００４】そこで、高集積化および大容量化を達成す
るため、平行に配線されたストライプ状電極からなる第
１信号電極と、前記第１信号電極の配列方向に直行する
方向に平行に配線された第２信号電極と、前記第１信号
電極および前記第２信号電極の交差部の両電極間に配置
された強誘電体層からなる、メモリセルをマトリックス
状に配置したメモリセルアレイを形成する強誘電体メモ
リが考案されてきた（例えば特開平９−１２８９６
０）。
るため、平行に配線されたストライプ状電極からなる第
１信号電極と、前記第１信号電極の配列方向に直行する
方向に平行に配線された第２信号電極と、前記第１信号
電極および前記第２信号電極の交差部の両電極間に配置
された強誘電体層からなる、メモリセルをマトリックス
状に配置したメモリセルアレイを形成する強誘電体メモ
リが考案されてきた（例えば特開平９−１２８９６
０）。
【０００５】
【発明が解決しようとする課題】ところが、このような
メモリセルアレイで構成された強誘電体メモリでは、あ
る選択セルに電圧を印加すると、非選択セルにも電圧が
印加されてしまう。それを最小に抑えるために、例えば
選択第１信号電極には電圧Ｖａを、非選択第１信号電極
には電圧Ｖａ／３を、選択第２信号電極には電圧０を、
非選択第２信号電極には電圧２Ｖａ／３を印加すること
により、選択セルには電圧Ｖａが、非選択セルにはＶａ
／３または−Ｖａ／３が印加されるような方法が考案さ
れてきた（例えば特開平９−１２８９６０）。従って、
強誘電体層には、Ｖａで分極反転するが、Ｖａ／３では
分極反転しないことが要求される。即ち分極−電界（Ｐ
−Ｅ）ヒステリシス曲線の角型性が必要となる。
メモリセルアレイで構成された強誘電体メモリでは、あ
る選択セルに電圧を印加すると、非選択セルにも電圧が
印加されてしまう。それを最小に抑えるために、例えば
選択第１信号電極には電圧Ｖａを、非選択第１信号電極
には電圧Ｖａ／３を、選択第２信号電極には電圧０を、
非選択第２信号電極には電圧２Ｖａ／３を印加すること
により、選択セルには電圧Ｖａが、非選択セルにはＶａ
／３または−Ｖａ／３が印加されるような方法が考案さ
れてきた（例えば特開平９−１２８９６０）。従って、
強誘電体層には、Ｖａで分極反転するが、Ｖａ／３では
分極反転しないことが要求される。即ち分極−電界（Ｐ
−Ｅ）ヒステリシス曲線の角型性が必要となる。
【０００６】ところが、一般的な強誘電体メモリの構造
では、メモリセル部分をＭＯＳトランジスタを含む周辺
回路上に形成されたＳｉＯ2保護膜の上に作成するた
め、強誘電体層の配向を制御することは不可能であり、
各結晶粒の分極軸と印加電界とのなす角度がばらついて
いるため、各結晶粒が分極反転するときの印加電圧にも
ばらつきが生じ、ヒステリシス曲線の角型性に劣るとい
う問題があった。
では、メモリセル部分をＭＯＳトランジスタを含む周辺
回路上に形成されたＳｉＯ2保護膜の上に作成するた
め、強誘電体層の配向を制御することは不可能であり、
各結晶粒の分極軸と印加電界とのなす角度がばらついて
いるため、各結晶粒が分極反転するときの印加電圧にも
ばらつきが生じ、ヒステリシス曲線の角型性に劣るとい
う問題があった。
【０００７】そこで、本発明は、メモリセルアレイと周
辺回路とを平面的に分離して配置する構造を用い、メモ
リセルアレイをＳｉ単結晶上でエピタキシャル成長させ
ることにより、強誘電体層のヒステリシス曲線の角型性
を向上させて、メモリ特性と集積度を兼備した強誘電体
メモリ、及びこの強誘電体メモリを備えた電子機器を提
供することを目的とする。
辺回路とを平面的に分離して配置する構造を用い、メモ
リセルアレイをＳｉ単結晶上でエピタキシャル成長させ
ることにより、強誘電体層のヒステリシス曲線の角型性
を向上させて、メモリ特性と集積度を兼備した強誘電体
メモリ、及びこの強誘電体メモリを備えた電子機器を提
供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の強誘電体
メモリは、Ｓｉ単結晶基板上に、対向し互いに直交して
配列する第１信号電極、第２信号電極と、前記第１信号
電極、前記第２信号電極間に挟持される強誘電体層とか
らなり、前記強誘電体層を含む前記第１信号電極および
前記第２信号電極の交差領域をメモリセルとしてマトリ
ックス状に配置するメモリセルアレイを配置し、前記メ
モリセルを選択するＭＯＳトランジスタを含む周辺回路
を前記Ｓｉ単結晶基板上に前記メモリセルアレイと平面
的に分離して配置する構造を有し、かつ前記第１信号電
極がバッファ層を介してＳｉ単結晶基板上にエピタキシ
ャル成長し、前記強誘電体層が前記第１信号電極上にエ
ピタキシャル成長していることを特徴とする。
メモリは、Ｓｉ単結晶基板上に、対向し互いに直交して
配列する第１信号電極、第２信号電極と、前記第１信号
電極、前記第２信号電極間に挟持される強誘電体層とか
らなり、前記強誘電体層を含む前記第１信号電極および
前記第２信号電極の交差領域をメモリセルとしてマトリ
ックス状に配置するメモリセルアレイを配置し、前記メ
モリセルを選択するＭＯＳトランジスタを含む周辺回路
を前記Ｓｉ単結晶基板上に前記メモリセルアレイと平面
的に分離して配置する構造を有し、かつ前記第１信号電
極がバッファ層を介してＳｉ単結晶基板上にエピタキシ
ャル成長し、前記強誘電体層が前記第１信号電極上にエ
ピタキシャル成長していることを特徴とする。
【０００９】上記構成によれば、メモリセルアレイと周
辺回路とが平面的に分離して配置できることを利用して
メモリセルをＳｉ単結晶上に直接エピタキシャル成長さ
せることによって、強誘電体層のヒステリシス曲線の角
型性を向上させ、メモリ特性と集積度を兼備した強誘電
体メモリを実現することができる。
辺回路とが平面的に分離して配置できることを利用して
メモリセルをＳｉ単結晶上に直接エピタキシャル成長さ
せることによって、強誘電体層のヒステリシス曲線の角
型性を向上させ、メモリ特性と集積度を兼備した強誘電
体メモリを実現することができる。
【００１０】請求項２記載の強誘電体メモリは、請求項
１記載の強誘電体メモリにおいて、前記強誘電体層がペ
ロブスカイト構造の酸化物強誘電体材料またはＢｉ系層
状ペロブスカイト構造の酸化物強誘電体材料からなるこ
とを特徴とする。
１記載の強誘電体メモリにおいて、前記強誘電体層がペ
ロブスカイト構造の酸化物強誘電体材料またはＢｉ系層
状ペロブスカイト構造の酸化物強誘電体材料からなるこ
とを特徴とする。
【００１１】上記構成によれば、現在メモリ特性に優れ
開発が進められているペロブスカイト構造の酸化物強誘
電体材料またはＢｉ系層状ペロブスカイト構造の酸化物
強誘電体材料を用いて、メモリ特性と集積度を兼備した
強誘電体メモリが得られるという効果を有する。
開発が進められているペロブスカイト構造の酸化物強誘
電体材料またはＢｉ系層状ペロブスカイト構造の酸化物
強誘電体材料を用いて、メモリ特性と集積度を兼備した
強誘電体メモリが得られるという効果を有する。
【００１２】請求項３記載の強誘電体メモリは、請求項
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１００）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１００）または（１１０）配向した金属
酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタ
ンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペ
ロブスカイト構造の立方晶あるいは擬立方晶（１００）
配向した導電性酸化物、立方晶（１００）配向した金属
プラチナＰｔ、のいずれかを含むことを特徴とする。
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１００）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１００）または（１１０）配向した金属
酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタ
ンＴｉＮ、のいずれかを含み、前記第１信号電極が、ペ
ロブスカイト構造の立方晶あるいは擬立方晶（１００）
配向した導電性酸化物、立方晶（１００）配向した金属
プラチナＰｔ、のいずれかを含むことを特徴とする。
【００１３】上記構成によれば、（１００）Ｓｉ単結晶
基板上に、立方晶あるいは擬立方晶（１００）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
基板上に、立方晶あるいは擬立方晶（１００）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
【００１４】請求項４記載の強誘電体メモリは、請求項
３記載の強誘電体メモリにおいて、前記強誘電体層が、
正方晶（００１）方向に分極モーメントを有し、かつ
（００１）配向したペロブスカイト構造の酸化物強誘電
体材料からなることを特徴とする。
３記載の強誘電体メモリにおいて、前記強誘電体層が、
正方晶（００１）方向に分極モーメントを有し、かつ
（００１）配向したペロブスカイト構造の酸化物強誘電
体材料からなることを特徴とする。
【００１５】上記構成によれば、（１００）Ｓｉ単結晶
基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒx
Ｔｉ1-xＯ3）を含む強誘電体層を正方晶（００１）配向
でエピタキシャル成長させることができ、角型性のよい
強誘電体メモリが得られるという効果を有する。
基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒx
Ｔｉ1-xＯ3）を含む強誘電体層を正方晶（００１）配向
でエピタキシャル成長させることができ、角型性のよい
強誘電体メモリが得られるという効果を有する。
【００１６】請求項５記載の強誘電体メモリは、請求項
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１１０）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１１０）配向した金属酸化物ＭＯ（Ｍ＝
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいず
れかを含み、前記第１信号電極が、ペロブスカイト構造
の立方晶あるいは擬立方晶（１１０）配向した導電性酸
化物、立方晶（１１０）配向した金属プラチナＰｔ、の
いずれかを含むことを特徴とする。
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１１０）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１１０）配向した金属酸化物ＭＯ（Ｍ＝
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいず
れかを含み、前記第１信号電極が、ペロブスカイト構造
の立方晶あるいは擬立方晶（１１０）配向した導電性酸
化物、立方晶（１１０）配向した金属プラチナＰｔ、の
いずれかを含むことを特徴とする。
【００１７】上記構成によれば、（１１０）Ｓｉ単結晶
基板上に、立方晶あるいは擬立方晶（１１０）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
基板上に、立方晶あるいは擬立方晶（１１０）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
【００１８】請求項６記載の強誘電体メモリは、請求項
５記載の強誘電体メモリにおいて、前記強誘電体層が、
正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に
分極モーメントを有するＢｉ系層状ペロブスカイト構造
の酸化物強誘電体材料からなることを特徴とする。
５記載の強誘電体メモリにおいて、前記強誘電体層が、
正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向に
分極モーメントを有するＢｉ系層状ペロブスカイト構造
の酸化物強誘電体材料からなることを特徴とする。
【００１９】上記構成によれば、（１１０）Ｓｉ単結晶
基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させ
ることができ、角型性のよい強誘電体メモリが得られる
という効果を有する。
基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させ
ることができ、角型性のよい強誘電体メモリが得られる
という効果を有する。
【００２０】請求項７記載の強誘電体メモリは、請求項
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１１１）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１１１）配向した金属酸化物ＭＯ（Ｍ＝
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいず
れかを含み、前記第１信号電極が、ペロブスカイト構造
の立方晶あるいは擬立方晶（１１１）配向した導電性酸
化物、または立方晶（１１１）配向した金属プラチナＰ
ｔ、のいずれかを含むことを特徴とする。
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１１１）基板であり、前記バッファ層が、ＮａＣｌ
構造の立方晶（１１１）配向した金属酸化物ＭＯ（Ｍ＝
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいず
れかを含み、前記第１信号電極が、ペロブスカイト構造
の立方晶あるいは擬立方晶（１１１）配向した導電性酸
化物、または立方晶（１１１）配向した金属プラチナＰ
ｔ、のいずれかを含むことを特徴とする。
【００２１】上記構成によれば、（１１１）Ｓｉ単結晶
基板上に、立方晶あるいは擬立方晶（１１１）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
基板上に、立方晶あるいは擬立方晶（１１１）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
【００２２】請求項８記載の強誘電体メモリは、請求項
７記載の強誘電体メモリにおいて、前記強誘電体層が、
菱面体晶（１１１）方向に分極モーメントを有し、かつ
（１１１）配向したペロブスカイト構造の酸化物強誘電
体材料、あるいは正方晶あるいは斜方晶においてａ軸あ
るいはｂ軸方向に分極モーメントを有するＢｉ系層状ペ
ロブスカイト構造の酸化物強誘電体材料からなることを
特徴とする。
７記載の強誘電体メモリにおいて、前記強誘電体層が、
菱面体晶（１１１）方向に分極モーメントを有し、かつ
（１１１）配向したペロブスカイト構造の酸化物強誘電
体材料、あるいは正方晶あるいは斜方晶においてａ軸あ
るいはｂ軸方向に分極モーメントを有するＢｉ系層状ペ
ロブスカイト構造の酸化物強誘電体材料からなることを
特徴とする。
【００２３】上記構成によれば、（１１１）Ｓｉ単結晶
基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒx
Ｔｉ1-xＯ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を含む強
誘電体層をエピタキシャル成長させることができ、角型
性のよい強誘電体メモリが得られるという効果を有す
る。
基板上に、代表的な強誘電体であるＰＺＴ（ＰｂＺｒx
Ｔｉ1-xＯ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を含む強
誘電体層をエピタキシャル成長させることができ、角型
性のよい強誘電体メモリが得られるという効果を有す
る。
【００２４】請求項９記載の強誘電体メモリは、請求項
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１００）基板であり、前記バッファ層がフルオライ
ト構造の立方晶（１００）配向したイットリア安定化ジ
ルコニアＹＳＺ、酸化セリウムＣｅＯ2、のいずれかを
含み、前記第１信号電極が、ペロブスカイト構造の立方
晶あるいは擬立方晶（１１０）配向した導電性酸化物、
立方晶（１１０）配向した金属プラチナＰｔ、のいずれ
かを含むことを特徴とする。
２記載の強誘電体メモリにおいて、前記Ｓｉ単結晶基板
が（１００）基板であり、前記バッファ層がフルオライ
ト構造の立方晶（１００）配向したイットリア安定化ジ
ルコニアＹＳＺ、酸化セリウムＣｅＯ2、のいずれかを
含み、前記第１信号電極が、ペロブスカイト構造の立方
晶あるいは擬立方晶（１１０）配向した導電性酸化物、
立方晶（１１０）配向した金属プラチナＰｔ、のいずれ
かを含むことを特徴とする。
【００２５】上記構成によれば、（１００）Ｓｉ単結晶
基板上に、立方晶あるいは擬立方晶（１１０）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
基板上に、立方晶あるいは擬立方晶（１１０）配向させ
た第１信号電極をエピタキシャル成長させることによ
り、さらにその上に強誘電体層をエピタキシャル成長さ
せることができるという効果を有する。
【００２６】請求項１０記載の強誘電体メモリは、請求
項９記載の強誘電体メモリにおいて、前記強誘電体層
が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方
向に分極モーメントを有するＢｉ系層状ペロブスカイト
構造の酸化物強誘電体材料からなることを特徴とする。
項９記載の強誘電体メモリにおいて、前記強誘電体層
が、正方晶あるいは斜方晶においてａ軸あるいはｂ軸方
向に分極モーメントを有するＢｉ系層状ペロブスカイト
構造の酸化物強誘電体材料からなることを特徴とする。
【００２７】上記構成によれば、（１００）Ｓｉ単結晶
基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させ
ることができ、角型性のよい強誘電体メモリが得られる
という効果を有する。
基板上に、代表的な強誘電体であるＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）を含む強誘電体層をエピタキシャル成長させ
ることができ、角型性のよい強誘電体メモリが得られる
という効果を有する。
【００２８】請求項１１記載の電子機器は、請求項１乃
至１０のいずれか１項に記載の強誘電体メモリを備えた
ことを特徴とする。
至１０のいずれか１項に記載の強誘電体メモリを備えた
ことを特徴とする。
【００２９】上記構成によれば、強誘電体メモリがメモ
リ特性と集積度を兼備することで、信頼性の高い、小型
の電子機器が得られるという効果を有する。
リ特性と集積度を兼備することで、信頼性の高い、小型
の電子機器が得られるという効果を有する。
【００３０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００３１】［第１の実施の形態］ （デバイス）図１は、本実施の形態に係る強誘電体メモ
リを模式的に示す平面図であり、図２は、図１のＡ−Ａ
線に沿って強誘電体メモリの一部を模式的に示す断面図
である。
リを模式的に示す平面図であり、図２は、図１のＡ−Ａ
線に沿って強誘電体メモリの一部を模式的に示す断面図
である。
【００３２】本実施の形態の強誘電体メモリ１０００
は、メモリセルアレイ２００と、周辺回路１００とを有
する。そして、メモリセルアレイ２００と周辺回路１０
０とは、平面的に分離されて形成されている。
は、メモリセルアレイ２００と、周辺回路１００とを有
する。そして、メモリセルアレイ２００と周辺回路１０
０とは、平面的に分離されて形成されている。
【００３３】メモリセルアレイ２００は、行選択のため
の第１信号電極（ワード線）３２と、列選択のための第
２信号電極（ビット線）３６とが直交するように配列さ
れている。なお、信号電極は、上記の逆でもよく、第１
信号電極がビット線、第２信号電極がワード線でもよ
い。そして、図２に示すように、第１信号電極３２と第
２信号電極３６との間には強誘電体層３４が配置されて
いる。従って、第１信号電極３２と第２信号電極３６と
の交差領域において、それぞれ強誘電体キャパシタから
なるメモリセルが構成されている。第１信号電極３２お
よび強誘電体層３４は、バッファ層３０を介してＳｉ単
結晶基板１０上にエピタキシャル成長している。第２信
号電極３６はエピタキシャル成長しなくともよく、第２
信号電極３６を覆うように絶縁層からなる保護層３８が
形成され、さらに保護層３８上に絶縁性の表面保護層１
８が形成されている。第１信号電極３２および第２信号
電極３６は、それぞれ配線層２０によって周辺回路１０
０と電気的に接続されている。
の第１信号電極（ワード線）３２と、列選択のための第
２信号電極（ビット線）３６とが直交するように配列さ
れている。なお、信号電極は、上記の逆でもよく、第１
信号電極がビット線、第２信号電極がワード線でもよ
い。そして、図２に示すように、第１信号電極３２と第
２信号電極３６との間には強誘電体層３４が配置されて
いる。従って、第１信号電極３２と第２信号電極３６と
の交差領域において、それぞれ強誘電体キャパシタから
なるメモリセルが構成されている。第１信号電極３２お
よび強誘電体層３４は、バッファ層３０を介してＳｉ単
結晶基板１０上にエピタキシャル成長している。第２信
号電極３６はエピタキシャル成長しなくともよく、第２
信号電極３６を覆うように絶縁層からなる保護層３８が
形成され、さらに保護層３８上に絶縁性の表面保護層１
８が形成されている。第１信号電極３２および第２信号
電極３６は、それぞれ配線層２０によって周辺回路１０
０と電気的に接続されている。
【００３４】周辺回路１００は、図１に示すように、前
記メモリセルに対して選択的に情報の書込みもしくは読
出しを行うための各種回路を含み、例えば、第１信号電
極３２を選択的に制御するための第１駆動回路５０と、
第２信号電極３６を選択的に制御するための第２駆動回
路５２と、センスアンプなどの信号検出回路５４とを含
む。
記メモリセルに対して選択的に情報の書込みもしくは読
出しを行うための各種回路を含み、例えば、第１信号電
極３２を選択的に制御するための第１駆動回路５０と、
第２信号電極３６を選択的に制御するための第２駆動回
路５２と、センスアンプなどの信号検出回路５４とを含
む。
【００３５】また、周辺回路１００は、図２に示すよう
に、Ｓｉ単結晶基板１０上に形成されたＭＯＳトランジ
スタ１２を含む。ＭＯＳトランジスタ１２は、ゲート絶
縁膜１２ａ、ゲート電極１２ｂおよびソース／ドレイン
領域１２ｃを有する。各ＭＯＳトランジスタ１２は素子
分離領域１４によって分離されている。ＭＯＳトランジ
スタ１２が形成されたＳｉ単結晶基板１０上には、層間
絶縁層１６が形成されている。さらに、各ＭＯＳトラン
ジスタ１２は、所定のパターンで形成された配線層２０
によって電気的接続がなされている。配線層２０上に
は、表面保護層１８が形成されている。そして、周辺回
路１００とメモリセルアレイ２００とは、配線層２０に
よって電気的に接続されている。
に、Ｓｉ単結晶基板１０上に形成されたＭＯＳトランジ
スタ１２を含む。ＭＯＳトランジスタ１２は、ゲート絶
縁膜１２ａ、ゲート電極１２ｂおよびソース／ドレイン
領域１２ｃを有する。各ＭＯＳトランジスタ１２は素子
分離領域１４によって分離されている。ＭＯＳトランジ
スタ１２が形成されたＳｉ単結晶基板１０上には、層間
絶縁層１６が形成されている。さらに、各ＭＯＳトラン
ジスタ１２は、所定のパターンで形成された配線層２０
によって電気的接続がなされている。配線層２０上に
は、表面保護層１８が形成されている。そして、周辺回
路１００とメモリセルアレイ２００とは、配線層２０に
よって電気的に接続されている。
【００３６】次に、本実施の形態の強誘電体メモリ１０
００における書込み、読出し動作の一例について述べ
る。
００における書込み、読出し動作の一例について述べ
る。
【００３７】まず、読出し動作においては、選択セルに
読出し電圧Ｖ０が印加される。これは、同時に‘０’の
書込み動作を兼ねている。このとき、選択されたビット
線を流れる電流またはビット線をハイインピーダンスに
したときの電位をセンスアンプにて読み出す。このと
き、非選択セルには、読出し時のクロストークを防ぐた
め、所定の電圧が印加される。
読出し電圧Ｖ０が印加される。これは、同時に‘０’の
書込み動作を兼ねている。このとき、選択されたビット
線を流れる電流またはビット線をハイインピーダンスに
したときの電位をセンスアンプにて読み出す。このと
き、非選択セルには、読出し時のクロストークを防ぐた
め、所定の電圧が印加される。
【００３８】書込み動作においては、‘１’の書込みの
場合は、選択セルに電圧−Ｖ０が印加される。‘０’の
書込みの場合は、選択セルの分極を反転させない電圧が
印加され、読出し動作時に書き込まれた‘０’状態を保
持する。このとき、非選択セルのキャパシタには、書込
み時のクロストークを防ぐため、所定の電圧が印加され
る。
場合は、選択セルに電圧−Ｖ０が印加される。‘０’の
書込みの場合は、選択セルの分極を反転させない電圧が
印加され、読出し動作時に書き込まれた‘０’状態を保
持する。このとき、非選択セルのキャパシタには、書込
み時のクロストークを防ぐため、所定の電圧が印加され
る。
【００３９】（デバイスの製造方法）次に、上述した強
誘電体メモリの製造方法の一例について述べる。図３お
よび図４は、強誘電体メモリ１０００の製造工程を模式
的に示す断面図である。
誘電体メモリの製造方法の一例について述べる。図３お
よび図４は、強誘電体メモリ１０００の製造工程を模式
的に示す断面図である。
【００４０】最初に、図３に示すように、Ｓｉ単結晶基
板１０上にメモリセルアレイ２００を形成する。具体的
には、Ｓｉ単結晶基板１０上に所定パターンで配列する
第１信号電極３２をバッファ層３０を介してエピタキシ
ャル成長させる。ついで、第１信号電極３２が形成され
たＳｉ単結晶基板１０上に、強誘電体層３４を形成す
る。このとき、Ｓｉ単結晶基板１０上に形成された強誘
電体層３４はエピタキシャル成長しないが、第１信号電
極３２上に形成された強誘電体層３４はエピタキシャル
成長する。さらに、強誘電体層３４上に、所定パターン
で配列する第２信号電極３６を形成する。ついで、第２
信号電極３６が形成された強誘電体層３４上に、絶縁層
からなる保護層３８を形成する。
板１０上にメモリセルアレイ２００を形成する。具体的
には、Ｓｉ単結晶基板１０上に所定パターンで配列する
第１信号電極３２をバッファ層３０を介してエピタキシ
ャル成長させる。ついで、第１信号電極３２が形成され
たＳｉ単結晶基板１０上に、強誘電体層３４を形成す
る。このとき、Ｓｉ単結晶基板１０上に形成された強誘
電体層３４はエピタキシャル成長しないが、第１信号電
極３２上に形成された強誘電体層３４はエピタキシャル
成長する。さらに、強誘電体層３４上に、所定パターン
で配列する第２信号電極３６を形成する。ついで、第２
信号電極３６が形成された強誘電体層３４上に、絶縁層
からなる保護層３８を形成する。
【００４１】次に、図４に示すように、公知のＬＳＩプ
ロセスを用いて、メモリセルアレイ２００と平面的に分
離した位置に周辺回路を形成する。具体的には、Ｓｉ単
結晶基板１０上にＭＯＳトランジスタ１２を形成する。
例えば、Ｓｉ単結晶基板１０上の所定領域にトレンチ分
離法、ＬＯＣＯＳ法などを用いて素子分離領域１４を形
成し、ついでゲート絶縁膜１２ａおよびゲート電極１２
ｂを形成し、その後、Ｓｉ単結晶基板１０に不純物をド
ープすることでソース／ドレイン領域１２ｃを形成す
る。ついで、層間絶縁層１６を形成した後、メモリセル
アレイ２００領域を含めてコンタクトホールを形成し、
その後、所定パターンの配線層２０を形成する。最後
に、配線層２０が形成された層間絶縁層１６および保護
層３８上に、表面保護層１８を形成する。このようにし
て周辺回路１００およびメモリセルアレイ２００が形成
される。
ロセスを用いて、メモリセルアレイ２００と平面的に分
離した位置に周辺回路を形成する。具体的には、Ｓｉ単
結晶基板１０上にＭＯＳトランジスタ１２を形成する。
例えば、Ｓｉ単結晶基板１０上の所定領域にトレンチ分
離法、ＬＯＣＯＳ法などを用いて素子分離領域１４を形
成し、ついでゲート絶縁膜１２ａおよびゲート電極１２
ｂを形成し、その後、Ｓｉ単結晶基板１０に不純物をド
ープすることでソース／ドレイン領域１２ｃを形成す
る。ついで、層間絶縁層１６を形成した後、メモリセル
アレイ２００領域を含めてコンタクトホールを形成し、
その後、所定パターンの配線層２０を形成する。最後
に、配線層２０が形成された層間絶縁層１６および保護
層３８上に、表面保護層１８を形成する。このようにし
て周辺回路１００およびメモリセルアレイ２００が形成
される。
【００４２】バッファ層３０の材料としては、例えば、
ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、ＹＳ
Ｚ、ＣｅＯ2を挙げることができる。また、単一の層あ
るいは複数の層が積層された構造を有することができ
る。成膜方法としては、レーザーアブレーション法、Ｍ
ＯＣＶＤ法、分子線エピタキシー法など、一般にエピタ
キシャル成長に適した公知の方法を用いることができ
る。
ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、ＹＳ
Ｚ、ＣｅＯ2を挙げることができる。また、単一の層あ
るいは複数の層が積層された構造を有することができ
る。成膜方法としては、レーザーアブレーション法、Ｍ
ＯＣＶＤ法、分子線エピタキシー法など、一般にエピタ
キシャル成長に適した公知の方法を用いることができ
る。
【００４３】第１信号電極３２の材料としては、例え
ば、ＭＲｕＯ3（Ｍ＝Ｃａ、Ｓｒ、Ｂａ）、Ｌａ1-xＳｒ
xＶＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＳｒxＣｏＯ3、
またはＰｔを挙げることができる。また、単一の層ある
いは複数の層が積層された構造を有することができる。
成膜方法としては、レーザーアブレーション法、ＭＯＣ
ＶＤ法、分子線エピタキシー法など、一般にエピタキシ
ャル成長に適した公知の方法を用いることができる。
ば、ＭＲｕＯ3（Ｍ＝Ｃａ、Ｓｒ、Ｂａ）、Ｌａ1-xＳｒ
xＶＯ3、Ｌａ1-xＳｒxＭｎＯ3、Ｌａ1-xＳｒxＣｏＯ3、
またはＰｔを挙げることができる。また、単一の層ある
いは複数の層が積層された構造を有することができる。
成膜方法としては、レーザーアブレーション法、ＭＯＣ
ＶＤ法、分子線エピタキシー法など、一般にエピタキシ
ャル成長に適した公知の方法を用いることができる。
【００４４】強誘電体層３４の材料としては、例えば、
ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔ
ａ2Ｏ9）を挙げることができる。成膜方法としては、レ
ーザーアブレーション法、ＭＯＣＶＤ法、分子線エピタ
キシー法など、一般にエピタキシャル成長に適した公知
の方法を用いることができる。
ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔ
ａ2Ｏ9）を挙げることができる。成膜方法としては、レ
ーザーアブレーション法、ＭＯＣＶＤ法、分子線エピタ
キシー法など、一般にエピタキシャル成長に適した公知
の方法を用いることができる。
【００４５】第２信号電極３６の材料としては、特に限
定されないが、第１信号電極３２の材料に加えて、例え
ばＩｒ、ＩｒＯx、Ｒｕ、ＲｕＯxを挙げることができ
る。また、単一の層あるいは複数の層が積層された構造
を有することができる。ここで、Ｓｉ単結晶基板１０、
バッファ層３０、第１信号電極３２、強誘電体層３４、
の配向方向であるが、Ｓｉ単結晶基板１０が（１００）
基板であり、バッファ層３０が、立方晶（１００）配向
したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、の
いずれかを含むとき、第１信号電極３２は、立方晶ある
いは擬立方晶（１００）配向し、強誘電体層３４は、例
えばＰＺＴが正方晶（００１）配向する。また、Ｓｉ単
結晶基板１０が（１１０）基板であり、バッファ層３０
が、立方晶（１１０）配向したＭＯ（Ｍ＝Ｍｇ、Ｃａ、
Ｓｒ、Ｂａ）、ＴｉＮ、のいずれかを含むとき、第１信
号電極３２は、立方晶あるいは擬立方晶（１１０）配向
し、強誘電体層３４は、例えばＳＢＴが斜方晶（１１
６）配向する。また、Ｓｉ単結晶基板１０が（１１１）
基板であり、バッファ層３０が、立方晶（１１１）配向
したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、の
いずれかを含むとき、第１信号電極３２は、立方晶ある
いは擬立方晶（１１１）配向し、強誘電体層３４は、例
えばＰＺＴが菱面体晶（１１１）配向するか、あるいは
ＳＢＴが斜方晶（１０３）配向する。また、Ｓｉ単結晶
基板１０が（１００）基板であり、バッファ層３０が、
立方晶（１００）配向したＹＳＺ、ＣｅＯ２、のいずれ
かを含むとき、第１信号電極３２は、立方晶あるいは擬
立方晶（１１０）配向し、強誘電体層３４は、例えばＳ
ＢＴが斜方晶（１１６）配向する。
定されないが、第１信号電極３２の材料に加えて、例え
ばＩｒ、ＩｒＯx、Ｒｕ、ＲｕＯxを挙げることができ
る。また、単一の層あるいは複数の層が積層された構造
を有することができる。ここで、Ｓｉ単結晶基板１０、
バッファ層３０、第１信号電極３２、強誘電体層３４、
の配向方向であるが、Ｓｉ単結晶基板１０が（１００）
基板であり、バッファ層３０が、立方晶（１００）配向
したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、の
いずれかを含むとき、第１信号電極３２は、立方晶ある
いは擬立方晶（１００）配向し、強誘電体層３４は、例
えばＰＺＴが正方晶（００１）配向する。また、Ｓｉ単
結晶基板１０が（１１０）基板であり、バッファ層３０
が、立方晶（１１０）配向したＭＯ（Ｍ＝Ｍｇ、Ｃａ、
Ｓｒ、Ｂａ）、ＴｉＮ、のいずれかを含むとき、第１信
号電極３２は、立方晶あるいは擬立方晶（１１０）配向
し、強誘電体層３４は、例えばＳＢＴが斜方晶（１１
６）配向する。また、Ｓｉ単結晶基板１０が（１１１）
基板であり、バッファ層３０が、立方晶（１１１）配向
したＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、ＴｉＮ、の
いずれかを含むとき、第１信号電極３２は、立方晶ある
いは擬立方晶（１１１）配向し、強誘電体層３４は、例
えばＰＺＴが菱面体晶（１１１）配向するか、あるいは
ＳＢＴが斜方晶（１０３）配向する。また、Ｓｉ単結晶
基板１０が（１００）基板であり、バッファ層３０が、
立方晶（１００）配向したＹＳＺ、ＣｅＯ２、のいずれ
かを含むとき、第１信号電極３２は、立方晶あるいは擬
立方晶（１１０）配向し、強誘電体層３４は、例えばＳ
ＢＴが斜方晶（１１６）配向する。
【００４６】以上の構成の強誘電体メモリによれば、単
一のＳｉ単結晶基板１０上に周辺回路１００と分離して
メモリセルアレイ２００をエピタキシャル成長させるこ
とができ、メモリセルの集積度は保ったまま、強誘電体
層のヒステリシス曲線の角型性を向上させることができ
る。
一のＳｉ単結晶基板１０上に周辺回路１００と分離して
メモリセルアレイ２００をエピタキシャル成長させるこ
とができ、メモリセルの集積度は保ったまま、強誘電体
層のヒステリシス曲線の角型性を向上させることができ
る。
【００４７】［第２の実施の形態］図５は、本実施の形
態に係る強誘電体メモリを模式的に示す断面図である。
態に係る強誘電体メモリを模式的に示す断面図である。
【００４８】本実施の形態の強誘電体メモリ２０００
は、Ｓｉ単結晶基板６０上に、周辺回路１００が積層さ
れた周辺回路積層部２１００と、メモリセルアレイが積
層されたメモリセルアレイ積層部２２００とからなる。
は、Ｓｉ単結晶基板６０上に、周辺回路１００が積層さ
れた周辺回路積層部２１００と、メモリセルアレイが積
層されたメモリセルアレイ積層部２２００とからなる。
【００４９】メモリセルアレイ積層部２２００は、Ｓｉ
単結晶基板６０上に、バッファ層８０、第１信号電極８
２、強誘電体層８４、第２信号電極８６、絶縁層８８の
順で形成され、第１信号電極８２から保護層８８の部分
が周期的構造を繰り返す。このとき、第２信号電極を第
１信号電極と同じ材料とし、保護層８８を例えばＳｒＴ
ｉＯ3などのペロブスカイト構造の絶縁体材料とすれ
ば、第１信号電極と第２信号電極の交差領域では、Ｓｉ
単結晶基板６０から表面保護層９０の直下の保護層８８
までエピタキシャル成長させることが可能となる。
単結晶基板６０上に、バッファ層８０、第１信号電極８
２、強誘電体層８４、第２信号電極８６、絶縁層８８の
順で形成され、第１信号電極８２から保護層８８の部分
が周期的構造を繰り返す。このとき、第２信号電極を第
１信号電極と同じ材料とし、保護層８８を例えばＳｒＴ
ｉＯ3などのペロブスカイト構造の絶縁体材料とすれ
ば、第１信号電極と第２信号電極の交差領域では、Ｓｉ
単結晶基板６０から表面保護層９０の直下の保護層８８
までエピタキシャル成長させることが可能となる。
【００５０】以上の構成の強誘電体メモリによれば、単
一のＳｉ単結晶基板６０上に周辺回路積層部２１００と
分離してメモリセルアレイ積層部２２００をエピタキシ
ャル成長させることができ、強誘電体層のヒステリシス
曲線の角型性を向上させたまま、さらにメモリセルの集
積度を向上させることができる。
一のＳｉ単結晶基板６０上に周辺回路積層部２１００と
分離してメモリセルアレイ積層部２２００をエピタキシ
ャル成長させることができ、強誘電体層のヒステリシス
曲線の角型性を向上させたまま、さらにメモリセルの集
積度を向上させることができる。
【００５１】次に、上記実施の形態の強誘電体メモリを
備え（用い）た電子機器の例について説明する。図６
（ａ）は、携帯電話の一例を示した斜視図である。図６
（ａ）において、符号３０００は携帯電話本体を示し、
その内部には上記強誘電体メモリを用いたメモリ部３０
０１が設けられている。
備え（用い）た電子機器の例について説明する。図６
（ａ）は、携帯電話の一例を示した斜視図である。図６
（ａ）において、符号３０００は携帯電話本体を示し、
その内部には上記強誘電体メモリを用いたメモリ部３０
０１が設けられている。
【００５２】図６（ｂ）は、腕時計型電子機器の一例を
示した斜視図である。図６（ｂ）において、符号３１０
０は時計本体を示し、その内部には上記強誘電体メモリ
を用いたメモリ部３１０１が設けられている。
示した斜視図である。図６（ｂ）において、符号３１０
０は時計本体を示し、その内部には上記強誘電体メモリ
を用いたメモリ部３１０１が設けられている。
【００５３】図６（ｃ）は、ワープロ、パソコンなどの
携帯型情報処理装置の一例を示した斜視図である。図６
（ｃ）において、符号３２００は情報処理装置、符号３
２０２はキーボードなどの入力部、符号３２０４は情報
処理装置本体を示し、その内部には上記強誘電体メモリ
を用いたメモリ部３２０６が設けられている。
携帯型情報処理装置の一例を示した斜視図である。図６
（ｃ）において、符号３２００は情報処理装置、符号３
２０２はキーボードなどの入力部、符号３２０４は情報
処理装置本体を示し、その内部には上記強誘電体メモリ
を用いたメモリ部３２０６が設けられている。
【００５４】また、他の電子機器の例としては、図示し
ていないものの、例えばカードに上記強誘電体メモリを
用いたメモリ部が設けられた、いわゆるＩＣカードにも
適用可能である。
ていないものの、例えばカードに上記強誘電体メモリを
用いたメモリ部が設けられた、いわゆるＩＣカードにも
適用可能である。
【００５５】図６（ａ）〜（ｃ）に示す（ＩＣカードを
含む）電子機器は、上記実施の形態で示したメモリ特性
と集積度を兼備した強誘電体メモリを備えているので、
信頼性の高い、小型の電子機器を実現することができ
る。
含む）電子機器は、上記実施の形態で示したメモリ特性
と集積度を兼備した強誘電体メモリを備えているので、
信頼性の高い、小型の電子機器を実現することができ
る。
【００５６】なお、本発明の技術範囲は、上記実施の形
態に限定されるものではなく、本発明の趣旨を逸脱しな
い範囲において種々の変更を加えることが可能である。
態に限定されるものではなく、本発明の趣旨を逸脱しな
い範囲において種々の変更を加えることが可能である。
【００５７】例えば、上記の強誘電体メモリとしては、
一個のＭＯＳトランジスタと一個のキャパシタで構成さ
れる、いわゆる１Ｔ１Ｃ型メモリセルや、二個のＭＯＳ
トランジスタと二個のキャパシタで構成される、いわゆ
る２Ｔ２Ｃ型メモリセルにも適用可能である。
一個のＭＯＳトランジスタと一個のキャパシタで構成さ
れる、いわゆる１Ｔ１Ｃ型メモリセルや、二個のＭＯＳ
トランジスタと二個のキャパシタで構成される、いわゆ
る２Ｔ２Ｃ型メモリセルにも適用可能である。
【００５８】
【発明の効果】以上述べたように、本発明の強誘電体メ
モリによれば、集積度に優れたマトリックス状のメモリ
セルアレイを有する強誘電体メモリにおいて、そのメモ
リセルアレイと周辺回路とを平面的に分離して配置する
構造を用いてメモリセルをＳｉ単結晶上に直接エピタキ
シャル成長させることによって、強誘電体層のヒステリ
シス曲線の角型性を向上させ、メモリ特性と集積度を兼
備した強誘電体メモリを実現することができる。また、
本発明では、信頼性の高い、小型の電子機器を得ること
ができる。
モリによれば、集積度に優れたマトリックス状のメモリ
セルアレイを有する強誘電体メモリにおいて、そのメモ
リセルアレイと周辺回路とを平面的に分離して配置する
構造を用いてメモリセルをＳｉ単結晶上に直接エピタキ
シャル成長させることによって、強誘電体層のヒステリ
シス曲線の角型性を向上させ、メモリ特性と集積度を兼
備した強誘電体メモリを実現することができる。また、
本発明では、信頼性の高い、小型の電子機器を得ること
ができる。
【図１】 本発明の第１の実施の形態に係る強誘電体
メモリを模式的に示す平面図である。
メモリを模式的に示す平面図である。
【図２】 図１のＡ−Ａに沿った一部分を模式的に示
す断面図である。
す断面図である。
【図３】 図１および図２に示す強誘電体メモリの製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図４】 図１および図２に示す強誘電体メモリの製
造工程を模式的に示す断面図である。
造工程を模式的に示す断面図である。
【図５】 本発明の第２の実施の形態に係る強誘電体
メモリを模式的に示す断面図である。
メモリを模式的に示す断面図である。
【図６】 強誘電体メモリを備えた電子機器の一例を
示す図であり、（ａ）は携帯電話、（ｂ）は腕時計型電
子機器、（ｃ）は携帯型情報処理装置のそれぞれ斜視図
である。
示す図であり、（ａ）は携帯電話、（ｂ）は腕時計型電
子機器、（ｃ）は携帯型情報処理装置のそれぞれ斜視図
である。
１０．Ｓｉ単結晶基板 １２．ＭＯＳトランジスタ １４．素子分離領域 １６．層間絶縁層 １８．表面保護層 ２０．配線層 ３０．バッファ層 ３２．第１信号電極 ３４．強誘電体層 ３６．第２信号電極 ３８．保護層 ５０．第１駆動回路 ５２．第２駆動回路 ５４．信号検出回路 ６０．Ｓｉ単結晶基板 ８０．バッファ層 ８２．第１信号電極 ８４．強誘電体層 ８６．第２信号電極 ８８．保護層 ９０．表面保護層 １００．周辺回路 ２００．メモリセルアレイ １０００．強誘電体メモリ ２０００．強誘電体メモリ ２１００．周辺回路積層部 ２２００．メモリセルアレイ積層部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮澤 弘 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 長谷川 和正 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 名取 栄治 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR00 FR01 FR02 FR03 GA09 JA15 JA17 JA38 JA40 JA43 JA44 LA12 LA16 NA01 PR25
Claims (11)
- 【請求項１】 Ｓｉ単結晶基板上に、対向し互いに直
交して配列する第１信号電極、第２信号電極と、前記第
１信号電極、前記第２信号電極間に挟持される強誘電体
層とからなり、前記強誘電体層を含む前記第１信号電極
および前記第２信号電極の交差領域をメモリセルとして
マトリックス状に配置するメモリセルアレイを配置し、
前記メモリセルを選択するＭＯＳトランジスタを含む周
辺回路を前記Ｓｉ単結晶基板上に前記メモリセルアレイ
と平面的に分離して配置する構造を有し、かつ前記第１
信号電極がバッファ層を介してＳｉ単結晶基板上にエピ
タキシャル成長し、前記強誘電体層が前記第１信号電極
上にエピタキシャル成長していることを特徴とする強誘
電体メモリ。 - 【請求項２】 前記強誘電体層がペロブスカイト構造
の酸化物強誘電体材料またはＢｉ系層状ペロブスカイト
構造の酸化物強誘電体材料からなることを特徴とする請
求項１記載の強誘電体メモリ。 - 【請求項３】 前記Ｓｉ単結晶基板が（１００）基板
であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１
００）または（１１０）配向した金属酸化物ＭＯ（Ｍ＝
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）、窒化チタンＴｉＮ、のいず
れかを含み、前記第１信号電極が、ペロブスカイト構造
の立方晶あるいは擬立方晶（１００）配向した導電性酸
化物、立方晶（１００）配向した金属プラチナＰｔ、の
いずれかを含むことを特徴とする請求項２記載の強誘電
体メモリ。 - 【請求項４】 前記強誘電体層が、正方晶（００１）
方向に分極モーメントを有し、かつ（００１）配向した
ペロブスカイト構造の酸化物強誘電体材料からなること
を特徴とする請求項３記載の強誘電体メモリ。 - 【請求項５】 前記Ｓｉ単結晶基板が（１１０）基板
であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１
１０）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓ
ｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前
記第１信号電極が、ペロブスカイト構造の立方晶あるい
は擬立方晶（１１０）配向した導電性酸化物、立方晶
（１１０）配向した金属プラチナＰｔ、のいずれかを含
むことを特徴とする請求項２記載の強誘電体メモリ。 - 【請求項６】 前記強誘電体層が、正方晶あるいは斜
方晶においてａ軸あるいはｂ軸方向に分極モーメントを
有するＢｉ系層状ペロブスカイト構造の酸化物強誘電体
材料からなることを特徴とする請求項５記載の強誘電体
メモリ。 - 【請求項７】 前記Ｓｉ単結晶基板が（１１１）基板
であり、前記バッファ層が、ＮａＣｌ構造の立方晶（１
１１）配向した金属酸化物ＭＯ（Ｍ＝Ｍｇ、Ｃａ、Ｓ
ｒ、Ｂａ）、窒化チタンＴｉＮ、のいずれかを含み、前
記第１信号電極が、ペロブスカイト構造の立方晶あるい
は擬立方晶（１１１）配向した導電性酸化物、立方晶
（１１１）配向した金属プラチナＰｔ、のいずれかを含
むことを特徴とする請求項２記載の強誘電体メモリ。 - 【請求項８】 前記強誘電体層が、菱面体晶（１１
１）方向に分極モーメントを有し、かつ（１１１）配向
したペロブスカイト構造の酸化物強誘電体材料、あるい
は正方晶あるいは斜方晶においてａ軸あるいはｂ軸方向
に分極モーメントを有するＢｉ系層状ペロブスカイト構
造の酸化物強誘電体材料からなることを特徴とする請求
項７記載の強誘電体メモリ。 - 【請求項９】 前記Ｓｉ単結晶基板が（１００）基板
であり、前記バッファ層が、フルオライト構造の立方晶
（１００）配向したイットリア安定化ジルコニアＹＳ
Ｚ、酸化セリウムＣｅＯ2、のいずれかを含み、前記第
１信号電極が、ペロブスカイト構造の立方晶あるいは擬
立方晶（１１０）配向した導電性酸化物、立方晶（１１
０）配向した金属プラチナＰｔ、のいずれかを含むこと
を特徴とする請求項２記載の強誘電体メモリ。 - 【請求項１０】 前記強誘電体層が、正方晶あるいは
斜方晶においてａ軸あるいはｂ軸方向に分極モーメント
を有するＢｉ系層状ペロブスカイト構造の酸化物強誘電
体材料からなることを特徴とする請求項９記載の強誘電
体メモリ。 - 【請求項１１】 請求項１乃至１０のいずれか１項に
記載の強誘電体メモリを備えたことを特徴とする電子機
器。
Priority Applications (2)
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|---|---|---|---|
| JP2002073092A JP4058971B2 (ja) | 2001-03-26 | 2002-03-15 | 強誘電体メモリ及び電子機器 |
| US10/105,042 US6737690B2 (en) | 2001-03-26 | 2002-03-22 | Ferroelectronic memory and electronic apparatus |
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|---|---|---|---|
| JP2001-88843 | 2001-03-26 | ||
| JP2001088843 | 2001-03-26 | ||
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| JP2002073092A Expired - Fee Related JP4058971B2 (ja) | 2001-03-26 | 2002-03-15 | 強誘電体メモリ及び電子機器 |
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| WO2004079059A1 (ja) * | 2003-03-04 | 2004-09-16 | Fujitsu Limited | （００１）配向したペロブスカイト膜の形成方法、およびかかるペロブスカイト膜を有する装置 |
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| US11527774B2 (en) | 2011-06-29 | 2022-12-13 | Space Charge, LLC | Electrochemical energy storage devices |
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| US9853325B2 (en) | 2011-06-29 | 2017-12-26 | Space Charge, LLC | Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices |
| TW201637172A (zh) * | 2015-04-14 | 2016-10-16 | 國立交通大學 | 記憶體結構 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
| JPH08273371A (ja) | 1995-03-27 | 1996-10-18 | Olympus Optical Co Ltd | 強誘電体メモリとその駆動法 |
| JP3327071B2 (ja) | 1995-10-16 | 2002-09-24 | ソニー株式会社 | 強誘電体記憶装置 |
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