JP2002133859A - 単一トランジスタ強誘電体メモリ及びその駆動方法 - Google Patents
単一トランジスタ強誘電体メモリ及びその駆動方法Info
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Abstract
(57)【要約】
【課題】 読出し／書き込みがランダムな単一トランジ
スタ強誘電体メモリ及びその駆動方法を提供すること。 【解決手段】 ワードライン制御部５２及びソースライ
ン制御部５３は、読出し／書き込み動作時入力されたア
ドレスに応じて特定セルを選択するデコーダ回路を含ん
で、選択されたセルに所定の電圧を提供するためのもの
で、読出し電圧発生部５１は、読出し動作時多数の読出
し電圧を発生させるためのものである。メモリセルアレ
イは、多数のワードライン、ビットライン、ソースライ
ン及び強誘電体トランジスタが配置されたもので、この
メモリセルアレイは、ビットライン及びソースラインと
平行した方向に配置されて列共通ウェルを構成し該当列
のソースラインとは連結され隣接した列共通ウェルとは
電気的に隔離された多数のウェルラインを備えている。
スタ強誘電体メモリ及びその駆動方法を提供すること。 【解決手段】 ワードライン制御部５２及びソースライ
ン制御部５３は、読出し／書き込み動作時入力されたア
ドレスに応じて特定セルを選択するデコーダ回路を含ん
で、選択されたセルに所定の電圧を提供するためのもの
で、読出し電圧発生部５１は、読出し動作時多数の読出
し電圧を発生させるためのものである。メモリセルアレ
イは、多数のワードライン、ビットライン、ソースライ
ン及び強誘電体トランジスタが配置されたもので、この
メモリセルアレイは、ビットライン及びソースラインと
平行した方向に配置されて列共通ウェルを構成し該当列
のソースラインとは連結され隣接した列共通ウェルとは
電気的に隔離された多数のウェルラインを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術に関
し、より詳細には、単一トランジスタ強誘電体メモリ及
びその駆動方法に関する。
し、より詳細には、単一トランジスタ強誘電体メモリ及
びその駆動方法に関する。
【０００２】
【従来の技術】一般的なＭＯＳトランジスタは、ゲート
絶縁膜にシリコン酸化膜（ＳｉＯ2）を用いてゲートに
印加される電圧によってその動作を制御する方式を使用
している。一方、単一トランジスタ強誘電体トランジス
タは、ゲート絶縁膜に強誘電体材料（例えば、ＰＺＴ、
ＳＢＴ等）を用いて強誘電体素材の分極特性に応じてそ
の動作を制御する方式を使用する。
絶縁膜にシリコン酸化膜（ＳｉＯ2）を用いてゲートに
印加される電圧によってその動作を制御する方式を使用
している。一方、単一トランジスタ強誘電体トランジス
タは、ゲート絶縁膜に強誘電体材料（例えば、ＰＺＴ、
ＳＢＴ等）を用いて強誘電体素材の分極特性に応じてそ
の動作を制御する方式を使用する。
【０００３】不揮発性強誘電体メモリは、電源を切って
も分極電荷が保存される強誘電体の電圧と貯蔵電荷との
間のヒステリシス（hysteresis）特性を利用したメモリ
素子として、通常的に一つのトランジスタと一つのキャ
パシタとにより構成するか、または単一トランジスタに
より構成している。
も分極電荷が保存される強誘電体の電圧と貯蔵電荷との
間のヒステリシス（hysteresis）特性を利用したメモリ
素子として、通常的に一つのトランジスタと一つのキャ
パシタとにより構成するか、または単一トランジスタに
より構成している。
【０００４】図１は、一般的な強誘電体素子の電荷−電
圧ヒステリシス曲線（hysteresis）を示した図であっ
て、電圧が０Ｖである時、電荷量は、２個の互いに異な
る値Ａ、Ｂを有する。これを利用して強誘電体メモリの
第１状態、第２状態により具現できる。強誘電体素子の
分極状態は、薄膜間に印加される電圧に応じて一定方向
に配置されて第１状態、第２状態となる。
圧ヒステリシス曲線（hysteresis）を示した図であっ
て、電圧が０Ｖである時、電荷量は、２個の互いに異な
る値Ａ、Ｂを有する。これを利用して強誘電体メモリの
第１状態、第２状態により具現できる。強誘電体素子の
分極状態は、薄膜間に印加される電圧に応じて一定方向
に配置されて第１状態、第２状態となる。
【０００５】図２（ａ），（ｂ）は、Ｎチャネル単一ト
ランジスタ強誘電体素子の動作原理を示す概念図とし
て、ゲートとＰ型シリコン基板（Ｐ−Ｓｉ）との間の電
圧が正であれば（図２（ａ））、Ｐ型シリコン基板（Ｐ
−Ｓｉ）表面に電荷が誘導され、負であれば（図２
（ｂ））、電荷が誘導されなくなる。
ランジスタ強誘電体素子の動作原理を示す概念図とし
て、ゲートとＰ型シリコン基板（Ｐ−Ｓｉ）との間の電
圧が正であれば（図２（ａ））、Ｐ型シリコン基板（Ｐ
−Ｓｉ）表面に電荷が誘導され、負であれば（図２
（ｂ））、電荷が誘導されなくなる。
【０００６】図３は、従来の不揮発性メモリブロック構
成を示した図である。従来の不揮発性メモリは、メモリ
動作に必要な各種制御信号を生成するメーン制御部３０
と、ハイプログラム電圧Ｖｐｐを入力として、書き込み
電圧を発生させるための書き込み電圧発生部３１と、入
力されたアドレス（address）を介してワードラインを
選択するためのワードライン制御部３０と、書き込み電
圧発生部３１から書き込み電圧を印加されて選択された
ワードラインに選択的に電圧を印加するためのワードラ
イン電圧選択部３３と、多数のワードライン、ビットラ
イン、ソースライン及びトランジスタが配置されたメモ
リセルアレイ３４と、読出し動作時感知増幅器を介して
出力されるメモリの出力形態（例えば、バイト、ワー
ド、またはビット形態）を決定するためのビットライン
制御部３５と、読出し動作時選択されたセルと選択され
なかったセルのビットライン電圧を感知するための感知
増幅部３６とを含んでなる。ここで、メモリセルアレイ
３４は、共通ウェルを用いており、書き込み動作時ハイ
プログラム電圧Ｖｐｐがワードラインに印加される（参
考に平常時にはワードラインにＶｄｄが印加される）。
成を示した図である。従来の不揮発性メモリは、メモリ
動作に必要な各種制御信号を生成するメーン制御部３０
と、ハイプログラム電圧Ｖｐｐを入力として、書き込み
電圧を発生させるための書き込み電圧発生部３１と、入
力されたアドレス（address）を介してワードラインを
選択するためのワードライン制御部３０と、書き込み電
圧発生部３１から書き込み電圧を印加されて選択された
ワードラインに選択的に電圧を印加するためのワードラ
イン電圧選択部３３と、多数のワードライン、ビットラ
イン、ソースライン及びトランジスタが配置されたメモ
リセルアレイ３４と、読出し動作時感知増幅器を介して
出力されるメモリの出力形態（例えば、バイト、ワー
ド、またはビット形態）を決定するためのビットライン
制御部３５と、読出し動作時選択されたセルと選択され
なかったセルのビットライン電圧を感知するための感知
増幅部３６とを含んでなる。ここで、メモリセルアレイ
３４は、共通ウェルを用いており、書き込み動作時ハイ
プログラム電圧Ｖｐｐがワードラインに印加される（参
考に平常時にはワードラインにＶｄｄが印加される）。
【０００７】図４（ａ）は、従来の技術にかかる単一ト
ランジスタ強誘電体メモリのセルアレイの配列状態を示
したものであって、共通ウェル（ＷＥＬＬ）上に複数の
ワードラインＷＬ１・・・ＷＬｎと複数のビットライン
ＢＬ１・・・ＢＬｍ及びソースラインＳＬ１・・・ＳＬ
ｍが交差されるようにマトリックス構造に強誘電体トラ
ンジスタＦＭ１・・・ＦＭｍ・・・ＦＭｎ・・・ＦＭｎ
＋ｍ配列構造を用いた。
ランジスタ強誘電体メモリのセルアレイの配列状態を示
したものであって、共通ウェル（ＷＥＬＬ）上に複数の
ワードラインＷＬ１・・・ＷＬｎと複数のビットライン
ＢＬ１・・・ＢＬｍ及びソースラインＳＬ１・・・ＳＬ
ｍが交差されるようにマトリックス構造に強誘電体トラ
ンジスタＦＭ１・・・ＦＭｍ・・・ＦＭｎ・・・ＦＭｎ
＋ｍ配列構造を用いた。
【０００８】
【発明が解決しようとする課題】上述したような従来の
セル配列状態から選択されたセルを第１状態にプログラ
ムするためには、所望のワードラインに供給電圧Ｖｄｄ
を印加しビットラインとソースラインとに０Ｖの電圧を
印加する。選択されないセルには、第１状態のプログラ
ムを防止するためにワードラインに０Ｖの電圧を、ソー
スラインとビットラインとにＶｄｄの電圧を各々印加す
る。
セル配列状態から選択されたセルを第１状態にプログラ
ムするためには、所望のワードラインに供給電圧Ｖｄｄ
を印加しビットラインとソースラインとに０Ｖの電圧を
印加する。選択されないセルには、第１状態のプログラ
ムを防止するためにワードラインに０Ｖの電圧を、ソー
スラインとビットラインとにＶｄｄの電圧を各々印加す
る。
【０００９】この場合、図４（ｂ）に示したように、ワ
ードラインに接地電圧ＧＮＤ、０Ｖの電圧が印加され、
ソース及びドレインにＶｄｄが印加された選択されなか
ったセルには、書き込み妨害（Write Disturb）現象が
発生する問題点があった。
ードラインに接地電圧ＧＮＤ、０Ｖの電圧が印加され、
ソース及びドレインにＶｄｄが印加された選択されなか
ったセルには、書き込み妨害（Write Disturb）現象が
発生する問題点があった。
【００１０】一方、選択されたセルを第２状態にプログ
ラムするためには、ゲートには０Ｖの電圧を、ソース及
びドレインとウェルには、各々Ｖｄｄを印加する。この
場合、各々のセルを選択できないため、配列構造の全体
トランジスタに電圧が共通に印加される。
ラムするためには、ゲートには０Ｖの電圧を、ソース及
びドレインとウェルには、各々Ｖｄｄを印加する。この
場合、各々のセルを選択できないため、配列構造の全体
トランジスタに電圧が共通に印加される。
【００１１】ドレイン妨害が発生したセルは、第１状態
にプログラムされたセルが第２状態にプログラムされる
可能性が大きくなり、隣接のセルを第１状態にプログラ
ムする場合に、繰り返してドレイン妨害を経験したセル
は、第１状態にプログラムされた情報が第２状態に変わ
ることとなってデータが破壊されるプログラム妨害が発
生する問題点がある。
にプログラムされたセルが第２状態にプログラムされる
可能性が大きくなり、隣接のセルを第１状態にプログラ
ムする場合に、繰り返してドレイン妨害を経験したセル
は、第１状態にプログラムされた情報が第２状態に変わ
ることとなってデータが破壊されるプログラム妨害が発
生する問題点がある。
【００１２】このように、従来の単一トランジスタ強誘
電体メモリは、選択されなかったセルのプログラム防止
のためにワードラインが選択されなかったセル全体のソ
ースライン及びビットラインにＶｄｄを印加すべきであ
るし、これによって、ワードラインが選択されなかった
セルに書き込み妨害が発生する問題点がある。
電体メモリは、選択されなかったセルのプログラム防止
のためにワードラインが選択されなかったセル全体のソ
ースライン及びビットラインにＶｄｄを印加すべきであ
るし、これによって、ワードラインが選択されなかった
セルに書き込み妨害が発生する問題点がある。
【００１３】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、読出し／書き込み
がランダムな単一トランジスタ強誘電体メモリ及びその
駆動方法を提供することにある。
たもので、その目的とするところは、読出し／書き込み
がランダムな単一トランジスタ強誘電体メモリ及びその
駆動方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、メモリ
の動作に必要な多数の制御信号を生成するためのメーン
制御手段と、読出し/書き込み動作時入力されたアドレ
スに応じて特定セルを選択するデコーダ回路を含んで、
選択されたセルに所定の電圧を提供するためのワードラ
イン制御手段及びソースライン制御手段と、読出し動作
時の多数の読出し電圧を発生させるための読出し電圧発
生手段と、該読出し電圧発生手段から所定の読出し電圧
を印加されて選択されたワードラインに選択的に電圧を
印加するためのワードライン電圧選択手段と、多数のワ
ードラインとビットラインとソースライン及び強誘電体
トランジスタが配置されたメモリセルアレイと、読出し
動作時のメモリの出力形態を決定するためのビットライ
ン制御手段と、読出し動作時に選択されたセルと選択さ
れなかったセルのビットライン電圧を感知するための感
知増幅手段とを備え、前記メモリセルアレイは、前記ビ
ットライン及び前記ソースラインと平行した方向に配置
されて列共通ウェルを構成し、該当列のソースラインと
は連結され隣接した列共通ウェルとは電気的に隔離され
た多数のウェルラインを備えることを特徴とするもので
ある。
的を達成するために、請求項１に記載の発明は、メモリ
の動作に必要な多数の制御信号を生成するためのメーン
制御手段と、読出し/書き込み動作時入力されたアドレ
スに応じて特定セルを選択するデコーダ回路を含んで、
選択されたセルに所定の電圧を提供するためのワードラ
イン制御手段及びソースライン制御手段と、読出し動作
時の多数の読出し電圧を発生させるための読出し電圧発
生手段と、該読出し電圧発生手段から所定の読出し電圧
を印加されて選択されたワードラインに選択的に電圧を
印加するためのワードライン電圧選択手段と、多数のワ
ードラインとビットラインとソースライン及び強誘電体
トランジスタが配置されたメモリセルアレイと、読出し
動作時のメモリの出力形態を決定するためのビットライ
ン制御手段と、読出し動作時に選択されたセルと選択さ
れなかったセルのビットライン電圧を感知するための感
知増幅手段とを備え、前記メモリセルアレイは、前記ビ
ットライン及び前記ソースラインと平行した方向に配置
されて列共通ウェルを構成し、該当列のソースラインと
は連結され隣接した列共通ウェルとは電気的に隔離され
た多数のウェルラインを備えることを特徴とするもので
ある。
【００１５】また、請求項２に記載の発明は、請求項1
に記載の発明において、前記メモリセルアレイに供給電
圧（Ｖｄｄ）及び接地電圧（Ｇｎｄ）の単一電源のみを
印加することを特徴とするものである。
に記載の発明において、前記メモリセルアレイに供給電
圧（Ｖｄｄ）及び接地電圧（Ｇｎｄ）の単一電源のみを
印加することを特徴とするものである。
【００１６】また、請求項３に記載の発明は、単一トラ
ンジスタ強誘電体メモリの動作方法であって、選択され
たセルを第１状態にプログラムするために、前記セルが
連結されたワードラインを接地電圧Ｇｎｄから供給電圧
Ｖｄｄに遷移させ、前記セルが連結されたウェルライン
及びソースラインを供給電圧Ｖｄｄから接地電圧ＧＮＤ
に遷移させることを特徴とするものである。
ンジスタ強誘電体メモリの動作方法であって、選択され
たセルを第１状態にプログラムするために、前記セルが
連結されたワードラインを接地電圧Ｇｎｄから供給電圧
Ｖｄｄに遷移させ、前記セルが連結されたウェルライン
及びソースラインを供給電圧Ｖｄｄから接地電圧ＧＮＤ
に遷移させることを特徴とするものである。
【００１７】また、請求項４に記載の発明は、請求項３
に記載の発明において、前記セルを第２状態にプログラ
ムするために、前記セルが連結されたワードラインを接
地電圧Ｇｎｄに遷移させ、前記セルが連結されたウェル
ライン及びソースラインに供給電圧Ｖｄｄを印加するこ
とを特徴とするものである。
に記載の発明において、前記セルを第２状態にプログラ
ムするために、前記セルが連結されたワードラインを接
地電圧Ｇｎｄに遷移させ、前記セルが連結されたウェル
ライン及びソースラインに供給電圧Ｖｄｄを印加するこ
とを特徴とするものである。
【００１８】また、請求項５に記載の発明は、請求項３
又は４に記載の発明において、前記セルのデータを読み
出すために、前記セルが連結されたワードラインに前記
読出し電圧を印加し、前記セル以外のセルが連結された
ウェルライン及びソースラインに接地電圧Ｇｎｄを印加
することを特徴とするものである。
又は４に記載の発明において、前記セルのデータを読み
出すために、前記セルが連結されたワードラインに前記
読出し電圧を印加し、前記セル以外のセルが連結された
ウェルライン及びソースラインに接地電圧Ｇｎｄを印加
することを特徴とするものである。
【００１９】すなわち、本発明は、読出し／書き込みが
ランダムな単一トランジスタ強誘電体メモリを具現す
る。ランダムアクセスのために列方向共同ウェルライン
を隣接ウェルラインと電気的に分離させ、単一トランジ
スタ強誘電体メモリセルのゲートにワードライン、ソー
ス（ウェル）にソースライン（ウェルライン）、ドレイ
ンにビットラインと感知増幅器が連結されるようにして
書き込み妨害がなく、強誘電体メモリを駆動することの
できるバイポーラワンパルス電圧（＋Ｖｄｄと−Ｖｄｄ
にスイングするパルスで、単一トランジスタを駆動する
ためには、ゲートとウェルとの間の電圧差がバイポーラ
ワンパルスとなるべきである）を非常に容易に生成する
ことができ、単一電源を使用して読出し動作時内部の読
出し電圧発生器で低い読出し電圧をワードラインに印加
できるようにした。また、単一トランジスタ強誘電体メ
モリにデータを書き込む時には、強誘電体の分極現象を
利用し、データを読み出す時には、しきい電圧変化の特
性を利用して低電力、高速動作特性を具現した。
ランダムな単一トランジスタ強誘電体メモリを具現す
る。ランダムアクセスのために列方向共同ウェルライン
を隣接ウェルラインと電気的に分離させ、単一トランジ
スタ強誘電体メモリセルのゲートにワードライン、ソー
ス（ウェル）にソースライン（ウェルライン）、ドレイ
ンにビットラインと感知増幅器が連結されるようにして
書き込み妨害がなく、強誘電体メモリを駆動することの
できるバイポーラワンパルス電圧（＋Ｖｄｄと−Ｖｄｄ
にスイングするパルスで、単一トランジスタを駆動する
ためには、ゲートとウェルとの間の電圧差がバイポーラ
ワンパルスとなるべきである）を非常に容易に生成する
ことができ、単一電源を使用して読出し動作時内部の読
出し電圧発生器で低い読出し電圧をワードラインに印加
できるようにした。また、単一トランジスタ強誘電体メ
モリにデータを書き込む時には、強誘電体の分極現象を
利用し、データを読み出す時には、しきい電圧変化の特
性を利用して低電力、高速動作特性を具現した。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図５は、本発明の一実施形態に
かかる単一トランジスタ強誘電体メモリのブロック構成
を示した図で、以下これを参照し説明する。
施例について説明する。図５は、本発明の一実施形態に
かかる単一トランジスタ強誘電体メモリのブロック構成
を示した図で、以下これを参照し説明する。
【００２１】本実施形態にかかる単一トランジスタ強誘
電体メモリは、単一トランジスタ強誘電体メモリの基本
的な制御信号を生成するためのメーン制御部５０と、読
出し／書き込み動作時入力されたアドレスに応じて特定
セルを選択するデコーダ回路を含んで、選択されたセル
のための適当な電圧を生成するためのワードライン制御
部５２及びソースライン制御部５３と、読出し動作時多
数の読出し電圧を発生させるための読出し電圧発生部５
１と、読出し電圧発生部５１から読出し電圧を印加され
て選択されたワードラインに選択的に電圧を印加するた
めのワードライン電圧選択部５４と、多数のワードライ
ン、ビットライン、ソースライン及び強誘電体トランジ
スタが配置されたメモリセルアレイ５５と、読出し動作
時感知増幅部５７を介して出力されるメモリの出力形態
（例えば、バイト、ワードまたはビット形態）を決定す
るためのビットライン制御部５６と、読出し動作時選択
されたセルと選択されなかったセルのビットライン電圧
を感知するための感知増幅部５７を備えている。
電体メモリは、単一トランジスタ強誘電体メモリの基本
的な制御信号を生成するためのメーン制御部５０と、読
出し／書き込み動作時入力されたアドレスに応じて特定
セルを選択するデコーダ回路を含んで、選択されたセル
のための適当な電圧を生成するためのワードライン制御
部５２及びソースライン制御部５３と、読出し動作時多
数の読出し電圧を発生させるための読出し電圧発生部５
１と、読出し電圧発生部５１から読出し電圧を印加され
て選択されたワードラインに選択的に電圧を印加するた
めのワードライン電圧選択部５４と、多数のワードライ
ン、ビットライン、ソースライン及び強誘電体トランジ
スタが配置されたメモリセルアレイ５５と、読出し動作
時感知増幅部５７を介して出力されるメモリの出力形態
（例えば、バイト、ワードまたはビット形態）を決定す
るためのビットライン制御部５６と、読出し動作時選択
されたセルと選択されなかったセルのビットライン電圧
を感知するための感知増幅部５７を備えている。
【００２２】この中でワードライン制御部５２、ビット
ライン制御部５６、ソースライン制御部５３、読出し電
圧発生部５７、ワードライン電圧選択部５４は、各々簡
単なロジックにより具現でき、図４に示した既存の不揮
発性メモリとは異なって低電圧動作をする強誘電体メモ
リは、ハイ電源が必要ではないため単一電源により具現
することができる。
ライン制御部５６、ソースライン制御部５３、読出し電
圧発生部５７、ワードライン電圧選択部５４は、各々簡
単なロジックにより具現でき、図４に示した既存の不揮
発性メモリとは異なって低電圧動作をする強誘電体メモ
リは、ハイ電源が必要ではないため単一電源により具現
することができる。
【００２３】図６は、本発明の一実施形態にかかる単一
トランジスタ強誘電体メモリのセルアレイの配列を示し
た図であって、以下これを参照し説明する。
トランジスタ強誘電体メモリのセルアレイの配列を示し
た図であって、以下これを参照し説明する。
【００２４】本実施形態にかかる単一トランジスタ強誘
電体メモリのセルアレイは、一般的な不揮発性メモリ配
列と同様に、各セルが行と列とに配列されており、一つ
のワードラインには多数（ｍ個）の強誘電体トランジス
タのゲートが連結されている。また、ソースラインＳＬ
１、ＳＬ２・・・ＳＬｍ、ビットラインＢＬ１、ＢＬ２
・・・ＢＬｍを列（colummn）ラインに共通使用し、ウ
ェルラインＷＥＬＬ１、ＷＥＬＬ２・・・ＷＥＬＬｍも
列ラインに共通使用し、ワードラインＷＬ１、ＷＬ２・
・・ＷＬｎがこれらと交差するように配置される。そし
て、ウェルラインは、ソースラインと連結されている。
電体メモリのセルアレイは、一般的な不揮発性メモリ配
列と同様に、各セルが行と列とに配列されており、一つ
のワードラインには多数（ｍ個）の強誘電体トランジス
タのゲートが連結されている。また、ソースラインＳＬ
１、ＳＬ２・・・ＳＬｍ、ビットラインＢＬ１、ＢＬ２
・・・ＢＬｍを列（colummn）ラインに共通使用し、ウ
ェルラインＷＥＬＬ１、ＷＥＬＬ２・・・ＷＥＬＬｍも
列ラインに共通使用し、ワードラインＷＬ１、ＷＬ２・
・・ＷＬｎがこれらと交差するように配置される。そし
て、ウェルラインは、ソースラインと連結されている。
【００２５】また、図示したように、列ラインにウェル
隔離（Isolation）をなしている。すなわち、列方向に
は、ウェルが互いに連結されており、横方向には、ウェ
ルが互いに隔離されている。したがって、隣接した列の
列共通ウェルラインは、互いに電気的に直接連結されな
い。隣接した列の共通ウェルラインが互いに連結されて
いないため、共通ウェルラインを介して任意の列のウェ
ルに電位を選択的に印加し得ることとなる。
隔離（Isolation）をなしている。すなわち、列方向に
は、ウェルが互いに連結されており、横方向には、ウェ
ルが互いに隔離されている。したがって、隣接した列の
列共通ウェルラインは、互いに電気的に直接連結されな
い。隣接した列の共通ウェルラインが互いに連結されて
いないため、共通ウェルラインを介して任意の列のウェ
ルに電位を選択的に印加し得ることとなる。
【００２６】以下、上述した単一トランジスタ強誘電体
メモリの書き込み動作を説明する。初期状態でワードラ
インは、接地電圧Ｇｎｄ状態であり、ソースライン（ウ
ェルライン）は、供給電圧Ｖｄｄ状態であるため、ゲー
トとウェル（ソース）との間の電圧差は負（−）とな
り、これによって強誘電体の分極が初期化される。特定
セルを第１状態にプログラムするために選択されたワー
ドラインをＧｎｄからＶｄｄに、ソースライン（ウェル
ライン）をＶｄｄからＧｎｄに遷移させれば、選択され
たゲートとウェル（ソース）との間の電圧差が正（＋）
となって第１状態にプログラムされる。この場合、選択
されなかったセルのウェルライン（ソースライン）に
は、Ｖｄｄが、ワードラインにはＧｎｄが印加されて初
期分極状態をそのまま保持して書き込み妨害が発生しな
い。一方、第２状態にプログラムするためには、ワード
ラインにＧｎｄ、ウェルライン（ソースライン）にＶｄ
ｄを印加する。ワードライン制御部５２及びソースライ
ン制御部５３は、ゲートとソース（ウェル）に全部ＤＣ
バイアスを印加して単一トランジスタ強誘電体メモリを
駆動できるバイポーラワンパルス（bipolar one puls
e）を容易に生成でき、デコーダもやはり容易に具現で
きる。このように、ゲートとソースとの間の電圧がバイ
ポーラワンパルス形態となって書き込み妨害なく強誘電
体分極特性で書き込み動作が可能となる。一方、書き込
み電圧は、Ｖｄｄに一定するために、別途の書き込み電
圧発生部を必要としない。
メモリの書き込み動作を説明する。初期状態でワードラ
インは、接地電圧Ｇｎｄ状態であり、ソースライン（ウ
ェルライン）は、供給電圧Ｖｄｄ状態であるため、ゲー
トとウェル（ソース）との間の電圧差は負（−）とな
り、これによって強誘電体の分極が初期化される。特定
セルを第１状態にプログラムするために選択されたワー
ドラインをＧｎｄからＶｄｄに、ソースライン（ウェル
ライン）をＶｄｄからＧｎｄに遷移させれば、選択され
たゲートとウェル（ソース）との間の電圧差が正（＋）
となって第１状態にプログラムされる。この場合、選択
されなかったセルのウェルライン（ソースライン）に
は、Ｖｄｄが、ワードラインにはＧｎｄが印加されて初
期分極状態をそのまま保持して書き込み妨害が発生しな
い。一方、第２状態にプログラムするためには、ワード
ラインにＧｎｄ、ウェルライン（ソースライン）にＶｄ
ｄを印加する。ワードライン制御部５２及びソースライ
ン制御部５３は、ゲートとソース（ウェル）に全部ＤＣ
バイアスを印加して単一トランジスタ強誘電体メモリを
駆動できるバイポーラワンパルス（bipolar one puls
e）を容易に生成でき、デコーダもやはり容易に具現で
きる。このように、ゲートとソースとの間の電圧がバイ
ポーラワンパルス形態となって書き込み妨害なく強誘電
体分極特性で書き込み動作が可能となる。一方、書き込
み電圧は、Ｖｄｄに一定するために、別途の書き込み電
圧発生部を必要としない。
【００２７】以下、上述した単一トランジスタ強誘電体
メモリの読出し動作を説明する。強誘電体分極特性に応
じてトランジスタのしきい電圧変化が発生する。このし
きい電圧変化の特性を利用してデータ読出し動作を行う
ことができる。一般的にプログラムされたセルのしきい
電圧は、高くなり、プログラムされなかったセルのしき
い電圧は、一般ＭＯＳトランジスタのしきい電圧と同一
である。任意の位置にある選択されたメモリセルの貯蔵
情報を判読するためには、選択されたセルのワードライ
ンに所定の読出し電圧を印加し、ソースライン（ウェル
ライン）には、接地電圧Ｇｎｄを印加して、ビットライ
ン電圧を感知する。すなわち、読み出されるセルがプロ
グラムされたセルであるならば、ゲートに印加される読
出し電圧がしきい電圧より低いため、セルがオフされて
電流はほとんど流れない。反対に、プログラムされなか
ったセルであるならば、ゲート電圧がしきい電圧より高
いため、セルはオンとなって電流が流れることとなる。
感知増幅部５７では、これを感知して出力する。このよ
うに、本実施形態にかかる単一トランジスタ強誘電体メ
モリは、強誘電体分極によるしきい電圧変化の特性を利
用してデータを感知し、単一電源Ｖｄｄ、Ｇｎｄを使用
して読出し電圧発生部５１で多数の低い読出し電圧を発
生させてワードラインに印加することができる。
メモリの読出し動作を説明する。強誘電体分極特性に応
じてトランジスタのしきい電圧変化が発生する。このし
きい電圧変化の特性を利用してデータ読出し動作を行う
ことができる。一般的にプログラムされたセルのしきい
電圧は、高くなり、プログラムされなかったセルのしき
い電圧は、一般ＭＯＳトランジスタのしきい電圧と同一
である。任意の位置にある選択されたメモリセルの貯蔵
情報を判読するためには、選択されたセルのワードライ
ンに所定の読出し電圧を印加し、ソースライン（ウェル
ライン）には、接地電圧Ｇｎｄを印加して、ビットライ
ン電圧を感知する。すなわち、読み出されるセルがプロ
グラムされたセルであるならば、ゲートに印加される読
出し電圧がしきい電圧より低いため、セルがオフされて
電流はほとんど流れない。反対に、プログラムされなか
ったセルであるならば、ゲート電圧がしきい電圧より高
いため、セルはオンとなって電流が流れることとなる。
感知増幅部５７では、これを感知して出力する。このよ
うに、本実施形態にかかる単一トランジスタ強誘電体メ
モリは、強誘電体分極によるしきい電圧変化の特性を利
用してデータを感知し、単一電源Ｖｄｄ、Ｇｎｄを使用
して読出し電圧発生部５１で多数の低い読出し電圧を発
生させてワードラインに印加することができる。
【００２８】本発明の技術思想は、上述した好ましい実
施形態によって具体的に記述されたが、上述した実施形
態はその説明のためのものであって、その制限のための
ものでないことに留意されるべきである。また、本発明
の技術分野の通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施形態が可能であることを理解
されるべきである。
施形態によって具体的に記述されたが、上述した実施形
態はその説明のためのものであって、その制限のための
ものでないことに留意されるべきである。また、本発明
の技術分野の通常の専門家であるならば、本発明の技術
思想の範囲内で種々の実施形態が可能であることを理解
されるべきである。
【００２９】
【発明の効果】以上説明したように本発明によれば、ラ
ンダムな読み出し／書き込みが可能であり、既存の不揮
発性メモリ（ＥＥＰＲＯＭ、ＦＬＡＳＨ）に比べて低電
力、高速動作特性を有するだけでなく、書き込み妨害の
ない単一トランジスタ強誘電体メモリを具現することが
できる。
ンダムな読み出し／書き込みが可能であり、既存の不揮
発性メモリ（ＥＥＰＲＯＭ、ＦＬＡＳＨ）に比べて低電
力、高速動作特性を有するだけでなく、書き込み妨害の
ない単一トランジスタ強誘電体メモリを具現することが
できる。
【図１】一般的な強誘電体素子の電荷−電圧ヒステリシ
ス（hystersis）特性図である。
ス（hystersis）特性図である。
【図２】Ｎチャネル単一トランジスタ強誘電体素子の動
作原理を示す概念図で、（ａ）はゲートとＰ型シリコン
基板（Ｐ−Ｓｉ）との間の電圧が正である場合、（ｂ）
は、Ｐ型シリコン基板（Ｐ−Ｓｉ）表面に電荷が誘導さ
れて負である場合を示した図である。
作原理を示す概念図で、（ａ）はゲートとＰ型シリコン
基板（Ｐ−Ｓｉ）との間の電圧が正である場合、（ｂ）
は、Ｐ型シリコン基板（Ｐ−Ｓｉ）表面に電荷が誘導さ
れて負である場合を示した図である。
【図３】従来の不揮発性メモリブロック構成図である。
【図４】（ａ）は従来の技術にかかる単一トランジスタ
強誘電体メモリのセルアレイの回路図で、（ｂ）は
（ａ）のメモリセルアレイから選択されなかったセルの
電圧印は加状態を示した図である。
強誘電体メモリのセルアレイの回路図で、（ｂ）は
（ａ）のメモリセルアレイから選択されなかったセルの
電圧印は加状態を示した図である。
【図５】本発明の一実施形態にかかる単一トランジスタ
強誘電体メモリのブロック構成図である。
強誘電体メモリのブロック構成図である。
【図６】本発明の一実施形態にかかる単一トランジスタ
強誘電体メモリのセルアレイの回路図である。
強誘電体メモリのセルアレイの回路図である。
５０ メーン制御部 ５１ 読出し電圧発生部 ５２ ワードライン制御部 ５３ ソースライン制御部 ５４ ワードライン電圧選択部 ５５ メモリセルアレイ ５６ ビットライン制御部 ５７ 感知増幅部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 ユ ピョンゴン 大韓民国 デジョンシ ユソング ジョン ミンドン エックスポ アパートメント. 306ドン 404号 (72)発明者 ユ インギュ 大韓民国 デジョンシ ユソング ジョン ミンドン チョンワ ナレアパートメン ト． 103ドン 1406号 (72)発明者 イ ウォンゼ 大韓民国 デジョンシ ユソング シンソ ンドン ドレアパートメント． 105ドン 601号 (72)発明者 ゾ ビョンイク 大韓民国 デジョンシ ユソング オウン ドン ハンビットアパートメント． 119 ドン 1201号 Ｆターム(参考） 5B024 AA01 AA03 AA15 BA01 BA05 BA09 BA13 BA29 CA01 CA21 CA27 5F001 AA17 AD12 AD61 AF06 AF10 5F083 FR07 JA15 JA17 LA03 LA08 LA12 LA20 5F101 BA62 BD02 BD36 BF02 BF10
Claims (5)
- 【請求項１】 メモリの動作に必要な多数の制御信号を
生成するためのメーン制御手段と、 読出し/書き込み動作時入力されたアドレスに応じて特
定セルを選択するデコーダ回路を含んで、選択されたセ
ルに所定の電圧を提供するためのワードライン制御手段
及びソースライン制御手段と、 読出し動作時の多数の読出し電圧を発生させるための読
出し電圧発生手段と、 該読出し電圧発生手段から所定の読出し電圧を印加され
て選択されたワードラインに選択的に電圧を印加するた
めのワードライン電圧選択手段と、 多数のワードラインとビットラインとソースライン及び
強誘電体トランジスタが配置されたメモリセルアレイ
と、 読出し動作時のメモリの出力形態を決定するためのビッ
トライン制御手段と、 読出し動作時に選択されたセルと選択されなかったセル
のビットライン電圧を感知するための感知増幅手段とを
備え、 前記メモリセルアレイは、前記ビットライン及び前記ソ
ースラインと平行した方向に配置されて列共通ウェルを
構成し、該当列のソースラインとは連結され隣接した列
共通ウェルとは電気的に隔離された多数のウェルライン
を備えることを特徴とする単一トランジスタ強誘電体メ
モリ。 - 【請求項２】 前記メモリセルアレイに供給電圧（Ｖｄ
ｄ）及び接地電圧（Ｇｎｄ）の単一電源のみを印加する
ことを特徴とする請求項1に記載の単一トランジスタ強
誘電体メモリ。 - 【請求項３】 選択されたセルを第１状態にプログラム
するために、前記セルが連結されたワードラインを接地
電圧Ｇｎｄから供給電圧Ｖｄｄに遷移させ、前記セルが
連結されたウェルライン及びソースラインを供給電圧Ｖ
ｄｄから接地電圧Ｇｎｄに遷移させることを特徴とする
単一トランジスタ強誘電体メモリの動作方法。 - 【請求項４】 前記セルを第２状態にプログラムするた
めに、前記セルが連結されたワードラインを接地電圧Ｇ
ｎｄに遷移させ、前記セルが連結されたウェルライン及
びソースラインに供給電圧Ｖｄｄを印加することを特徴
とする請求項３に記載の単一トランジスタ強誘電体メモ
リの動作方法。 - 【請求項５】 前記セルのデータを読み出すために、前
記セルが連結されたワードラインに前記読出し電圧を印
加し、前記セル以外のセルが連結されたウェルライン及
びソースラインに接地電圧Ｇｎｄを印加することを特徴
とする請求項３又は４に記載の単一トランジスタ強誘電
体メモリの動作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-63959 | 2000-10-30 | ||
| KR10-2000-0063959A KR100377183B1 (ko) | 2000-10-30 | 2000-10-30 | 단일 트랜지스터 강유전체 메모리 및 그 구동방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002133859A true JP2002133859A (ja) | 2002-05-10 |
Family
ID=19696118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000403355A Pending JP2002133859A (ja) | 2000-10-30 | 2000-12-28 | 単一トランジスタ強誘電体メモリ及びその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002133859A (ja) |
| KR (1) | KR100377183B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102107014B1 (ko) | 2019-01-25 | 2020-05-06 | 케이맥(주) | 초미세패턴 선폭 측정 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273232A (ja) * | 1994-02-09 | 1995-10-20 | Mega Chips:Kk | 半導体装置およびその製造方法 |
| JPH09326194A (ja) * | 1996-06-05 | 1997-12-16 | Mitsubishi Electric Corp | 降圧回路 |
-
2000
- 2000-10-30 KR KR10-2000-0063959A patent/KR100377183B1/ko not_active IP Right Cessation
- 2000-12-28 JP JP2000403355A patent/JP2002133859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273232A (ja) * | 1994-02-09 | 1995-10-20 | Mega Chips:Kk | 半導体装置およびその製造方法 |
| JPH09326194A (ja) * | 1996-06-05 | 1997-12-16 | Mitsubishi Electric Corp | 降圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100377183B1 (ko) | 2003-03-26 |
| KR20020033301A (ko) | 2002-05-06 |
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