KR100404787B1 - 비휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

비휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 비휘발성 반도체 기억 장치는, 반도체 기판(1)의 주표면에 형성된 소자 분리용의 복수의 트렌치(3)와, 트렌치(3)의 벽면을 따라 형성되는 질화 실리콘층(25)과, 트렌치(3) 내에 형성된 소자 분리용의 실리콘 산화막(21)과, 질화 실리콘층(25)의 주위에 위치하는 상기 주표면 상에서 질화 실리콘층(25) 상으로 연장하여, 질화 실리콘층(25) 상에 위치하는 부분의 두께가 질화 실리콘층(25)의 주위에 위치하는 부분의 두께 이상인 열산화막(4)과, 열산화막(4) 상에 형성된 플로팅 게이트 전극(8), 절연막(9) 및 제어 게이트 전극(35)을 구비한다.

Description

비휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 비휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 소자 분리 절연막의 팽창에 기인하는 결정 결함의 발생을 억제하면서 소자 분리 절연막의 주연부 근방에서의 절연막의 박막화를 억제할 수 있는 비휘발성 반도체 기억 장치의 구조 및 그 제조 방법에 관한 것이다.
종래부터, 비휘발성 반도체 기억 장치의 고밀도화를 추진하기 위한 트렌치 소자 분리(STI : Shallow Trench Isolation)는 알려져 있다. 이 STI는 반도체 기판에 트렌치를 형성하고, 거기에 실리콘 산화막 등의 절연막을 매립하여, 그 절연막을 평탄화함으로써 실현된다.
도 30에, 상기 STI를 채용한 종래의 비휘발성 반도체 기억 장치의 단면도를 나타낸다.
도 30에 도시하는 바와 같이, 비휘발성 반도체 기억 장치는 주변 회로부와 메모리셀부를 구비한다. 주변 회로부에서의 반도체 기판(1)의 주표면에 소자 분리용의 트렌치(29)와 실리콘 산화막(21)을 형성하고, 메모리셀부에서의 반도체 기판(1)의 주표면에 소자 분리용의 트렌치(3) 및 실리콘 산화막(21)을 형성한다. 트렌치(3, 29)의 벽면에는, 질화 실리콘층(25)이 형성된다.
메모리셀부에는, 메모리셀 트랜지스터를 형성하고, 그 메모리셀 트랜지스터는 반도체 기판(1)의 주표면 상에 열산화막(4)을 거쳐서 형성된 플로팅 게이트 전극(8)과 절연막(9)과 제어 게이트 전극(35)을 갖는다.
플로팅 게이트 전극(8)은 도핑된 폴리실리콘막(6)으로 구성되고, 제어 게이트 전극(35)은 도핑된 폴리실리콘막(10)과 WSi 막(11)을 갖는다. 제어 게이트 전극(35) 상에는 실리콘 산화막(12)을 형성한다.
주변 회로부에는, MOS(Metal Oxide Semiconductor) 트랜지스터를 형성하고, 그 MOS 트랜지스터는 열산화막(5)을 거쳐서 반도체 기판(1) 상에 형성된 게이트 전극(13)을 갖는다. 게이트 전극(13)은 도핑된 폴리실리콘막(10)과 WSi 막(11)을 갖는다. 게이트 전극(13) 상에도 실리콘 산화막(12)을 형성한다.
상기 메모리셀 트랜지스터와 MOS 트랜지스터를 덮도록, 층간 절연막(14)을 형성한다. 층간 절연막(14)은 콘택트 홀(15)을 갖고, 콘택트 홀(15) 내에 W 플러그(16)를 형성한다. 층간 절연막(14) 상에는, W 플러그(16)와 전기적으로 접속되는 배선막(17)을 형성한다.
다음에, 상기 구조를 갖는 비휘발성 반도체 기억 장치의 제조 방법에 대하여 도 31 내지 도 41을 이용하여 설명한다.
도 31에 도시하는 바와 같이, 반도체 기판(1)의 주표면 상에 열산화막(30)을 형성하고, 열산화막(30) 상에 실리콘 질화막(18)을 형성한다. 사진 제판에 의해 실리콘 질화막(18) 상에 소정 형상의 포토레지스트(34)를 형성하고, 포토레지스트(34)를 마스크로 해서 실리콘 질화막(18)과 열산화막(30)을 에칭한다.
포토레지스트(34)를 제거한 후, 실리콘 질화막(18)을 마스크로 해서 반도체 기판(1)을 에칭하여, 도 32에 도시하는 바와 같이, 트렌치(3)를 형성한다. 이 트렌치(3)의 내벽을 NO나 N2O 등으로 질화하여, 질화 실리콘층(25)을 형성한다.
다음에, 실리콘 산화막(21)을 퇴적하여, 도 33에 도시하는 바와 같이, 트렌치(3) 내에 실리콘 산화막(21)을 매립한다. 그 후, 도 34에 도시하는 바와 같이, 실리콘 산화막(21)에 CMP(Chemical Mechanical Polishing)를 실시한다.
다음에, 도 35에 도시하는 바와 같이, 실리콘 산화막(21)을 플루오르산으로소정량 습식 에칭하고, 실리콘 질화막(18)을 열인산으로 제거하며, 열산화막(30)을 플루오르산으로 제거한다.
그 후, 메모리셀부의 터널 산화막이 되는 열산화막(4)을 형성한다. 이 때, 도 36에 도시하는 바와 같이, 질화 실리콘층(25)이 반도체 기판(1)의 표면에 나타나는 영역(40) 상에서는, 열산화막(4)이 국부적으로 얇게 되어, 소자 분리 산화막의 주위에서 열산화막(4)에 박육부(薄肉部)(4a)가 형성된다.
다음에, 열산화막(4) 상에 도핑된 폴리실리콘막(6)을 형성하고, 도핑된 폴리실리콘막(6) 상에 포토레지스트(36)를 형성한다. 이 포토레지스트(36)를 마스크로 해서, 도 37에 도시하는 바와 같이, 도핑된 폴리실리콘막(6)을 에칭한다.
포토레지스트(36)를 제거한 후, 도핑된 폴리실리콘막(6) 상에 절연막(9)을 퇴적하고, 도 38에 도시하는 바와 같이, 절연막(9) 상에 소정 형상의 포토레지스트(37)를 형성한다. 이 포토레지스트(37)를 마스크로 해서 에칭을 실행함으로써, 주변 회로부 상의 절연막(9), 도핑된 폴리실리콘막(6) 및 열산화막(4)을 제거한다.
다음에, 도 39에 도시하는 바와 같이, 주변 회로부에 열산화막(5)을 형성한다. 이 때, 질화 실리콘층(25)이 반도체 기판(1)의 표면에 나타나는 영역에서는, 열산화막(5)이 국부적으로 얇게 되어, 소자 분리 산화막의 주위에서 열산화막(5)에 박육부가 형성된다.
열산화막(5) 및 절연막(9) 상에 도핑된 폴리실리콘막(10), WSi 막(11) 및 실리콘 산화막(12)을 퇴적한다. 실리콘 산화막(12) 상에, 도 39에 도시하는 바와 같이, 소정 형상의 포토레지스트(38)를 형성하고, 포토레지스트(38)를 마스크로 해서 실리콘 산화막(12)을 에칭한다.
포토레지스트(38)를 제거한 후, 실리콘 산화막(12)을 마스크로 해서 WSi 막(11) 및 도핑된 폴리실리콘막(10)을 에칭한다. 그에 따라, 도 40에 도시하는 바와 같이, 메모리셀부의 제어 게이트 전극(35)과 주변 회로부의 MOS 트랜지스터의 게이트 전극(13)을 형성한다.
다음에, 도 41에 도시하는 바와 같이, 주변 회로부를 덮는 포토레지스트(39)를 형성하고, 포토레지스트(39)를 마스크로 해서 메모리셀부의 절연막(9)과 도핑된 폴리실리콘막(6)을 에칭한다. 그에 따라, 메모리셀부의 플로팅 게이트 전극(8)을 형성한다.
그 후, 소정의 불순물 주입을 실행한 후, 층간 절연막(14)을 퇴적한다. 이 층간 절연막(14)에 콘택트 홀(15)을 형성하고, 콘택트 홀(15) 내에 W 플러그를 형성하여, 층간 절연막(14) 상에 배선막(17)을 형성한다. 이상의 공정을 거쳐 도 30에 나타내는 비휘발성 반도체 기억 장치가 형성된다.
그런데, 상기 열산화막(4) 등의 형성을 위한 열산화 처리를 실행하면, 트렌치 내벽으로부터 산화가 진행되어, 매립된 실리콘 산화막(21)이 팽창될 우려가 있다. 실리콘 산화막(21)이 팽창되면, 반도체 기판(1)에 큰 응력이 걸려, 반도체 기판(1)에서의 결정 결함 밀도가 증대한다는 문제가 발생한다.
그러나, 도 30에 나타내는 비휘발성 반도체 기억 장치에서는, 트렌치(3, 29)의 내벽에 질화 실리콘층(25)을 형성하고 있기 때문에, 상기한 바와 같은 실리콘 산화막(21)의 팽창을 억제할 수 있어, 반도체 기판(1)에 있어서의 결정 결함 밀도의 증대를 억제할 수 있다.
하지만, 질화 실리콘층(25)은, 도 35에 도시하는 바와 같이, 반도체 기판(1)의 주표면까지 도달하기 때문에, 후(後) 공정에서 열산화막(4)을 형성했을 때, 질화 실리콘층(25) 상에서 열산화막(4)의 성장이 방해된다. 그 때문에, 도 36에 도시하는 바와 같이, 질화 실리콘층(25) 상에서 열산화막(4)의 두께가 얇아져, 이미 설명한 바와 같이, 박육부(4a)가 형성되어 버린다.
이러한 박육부(4a)가 존재함으로써, 이 부분에서의 절연 내압 등이 저하하는 등, 소망하는 전기 특성이나 신뢰성을 확보할 수 없다는 문제가 있었다.
본 발명은, 상기 과제를 해결하기 위해서 된 것으로, 소자 분리용의 트렌치 내벽에 질화 실리콘층을 형성한 비휘발성 반도체 기억 장치의 전기 특성 및 신뢰성을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 기억 장치의 단면도,
도 2 내지 도 13은 도 1에 도시된 비휘발성 반도체 기억 장치의 제조 공정의 제 1 내지 제 12 공정을 나타내는 단면도,
도 14는 본 발명의 실시예 2에 따른 비휘발성 반도체 기억 장치의 단면도,
도 15는 도 14에 도시된 비휘발성 반도체 기억 장치의 제조 공정에 있어서의 특징적인 공정을 나타내는 단면도,
도 16은 본 발명의 실시예 3에 따른 비휘발성 반도체 기억 장치의 단면도,
도 17 내지 도 27은 도 16에 도시된 비휘발성 반도체 기억 장치의 제조 공정의 제 1 내지 제 11 공정을 나타내는 단면도,
도 28은 본 발명의 실시예 4에 따른 비휘발성 반도체 기억 장치의 단면도,
도 29는 도 28에 도시된 비휘발성 반도체 기억 장치의 제조 공정에 있어서의 특징적인 공정을 나타내는 단면도,
도 30은 종래의 비휘발성 반도체 기억 장치의 단면도,
도 31 내지 도 41은 종래의 비휘발성 반도체 기억 장치의 제조 공정의 제 1내지 제 11 공정을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2, 12, 21 : 실리콘 산화막
3, 29 : 트렌치 4, 5, 20, 26, 30 : 열산화막
6, 7, 10 : 도핑된 폴리실리콘막 8 : 플로팅 게이트 전극
9 : 절연막 11 : WSi 막
13 : 게이트 전극 14 : 층간 절연막
15 : 콘택트 홀 16 : W 플러그(a plug)
17 : 배선막 18 : 실리콘 질화막
19, 22, 23, 24, 27, 28, 31, 32, 33, 34, 36, 37, 38, 39 : 포토레지스트
25 : 질화 실리콘층 35 : 제어 게이트 전극
40 : 영역
본 발명에 따른 비휘발성 반도체 기억 장치는 주표면을 갖는 반도체 기판과, 반도체 기판에 형성된 소자 분리용의 복수의 트렌치와, 트렌치의 벽면을 따라 형성되는 질화 실리콘층과, 트렌치 내에 형성된 소자 분리용의 제 1 절연막과, 질화 실리콘층의 주위에 위치하는 상기 주표면 상으로부터 질화 실리콘층 상으로 연장하여, 질화 실리콘층 상에 위치하는 부분의 두께가 질화 실리콘층의 주위에 위치하는 부분의 두께 이상인 제 2 절연막과, 제 2 절연막 상에 형성되는 플로팅 게이트 전극과, 플로팅 게이트 전극 상에 제 3 절연막을 거쳐서 형성되는 제어 게이트 전극을 구비한다.
상기한 바와 같이, 트렌치의 벽면을 따라 질화 실리콘층을 형성함으로써, 소자 분리용의 제 1 절연막이 산화되어 팽창하는 것을 억제할 수 있어, 반도체 기판에서의 결정 결함 밀도를 저하시킬 수 있다. 또한, 질화 실리콘층 상에 위치하는 제 2 절연막의 두께를 질화 실리콘층의 주위에 위치하는 제 2 절연막의 두께 이상으로 함으로써, 질화 실리콘층 상에서의 소망하는 전기 특성 및 신뢰성을 확보할 수 있다.
상기 트렌치는 바람직하게는, 플로팅 게이트 전극의 적어도 일부를 마스크로 해서 반도체 기판을 에칭함으로써 형성된다.
이와 같이 플로팅 게이트 전극에 대하여 자기 정합적으로 트렌치 형성함으로써, 비휘발성 반도체 기억 장치의 고밀도화를 행할 수 있다.
상기 질화 실리콘층은 바람직하게는, 트렌치의 벽면을 산화시킨 후에 질화함으로써 형성된다.
그에 따라, 질화 실리콘층의 형성 전에 트렌치의 측벽 상단부에 소망하는 두께의 산화막을 미리 형성할 수 있고, 그 아래에 질화 실리콘층을 형성할 수 있다. 그 결과, 질화 실리콘층에 의해 제 2 절연막의 성장이 방해되는 것을 회피할 수 있고, 질화 실리콘층 상에 위치하는 제 2 절연막의 두께를 질화 실리콘층의 주위에 위치하는 제 2 절연막의 두께 이상으로 할 수 있다. 또, 트렌치 벽면의 산화에 의한 버즈비크(bird's beak)를 질화 실리콘층의 형성 영역상으로 연장시킨 경우에는, 질화 실리콘층 상에 위치하는 제 2 절연막의 두께를 질화 실리콘층의 주위에 위치하는 제 2 절연막의 두께보다 크게 할 수 있다.
상기 비휘발성 반도체 기억 장치는 메모리셀 트랜지스터가 형성되는 메모리셀부와, 상기 메모리셀 트랜지스터의 동작 제어를 실행하는 주변 회로가 형성되는 주변 회로부를 구비한다. 그리고, 메모리셀부 내에 상기 트렌치를 형성한다.
그에 따라, 메모리셀부에서의 소자(메모리셀 트랜지스터)의 고밀도화를 촉진하면서 결정 결함의 발생을 억제하고, 또한 메모리셀부 내에서의 전기 특성 및 신뢰성도 향상시킬 수 있다.
상기 주변 회로부 내에, 반도체 기판을 선택 산화(LOCOS : Local Oxidation of Silicon)함으로써 소자 분리용의 제 4 절연막을 형성하여도 좋다. 그에 따라, 트렌치 분리의 경우와 비교하여 간단한 프로세스로 제 4 절연막을 형성할 수 있다.
비휘발성 반도체 기억 장치는 메모리셀부와, 주변 회로부와, 주변 회로부 내에 MOS(Metal Oxide Semiconductor) 트랜지스터를 구비한다. 이 경우, 상기 트렌치는 메모리셀부 내에 형성된 제 1 트렌치와, 주변 회로부 내에 형성된 제 2 트렌치를 포함하고, 질화 실리콘층은 제 1 및 제 2 트렌치의 벽면을 따라 각각 형성된 제 1 및 제 2 질화 실리콘층을 포함한다. 제 1 절연막은 제 1 트렌치 내에 형성되며, 제 2 트렌치 내에 소자 분리용의 제 4 절연막을 형성한다. 제 1 트렌치의 주위에 제 2 절연막을 형성하며, 제 2 트렌치의 주위에 제 5 절연막을 형성한다. 제 2 절연막은 제 1 질화 실리콘층의 주위에 위치하는 주표면 상으로부터 제 1 질화 실리콘층 상으로 연장하고, 제 2 절연막에서 제 1 질화 실리콘층 상에 위치하는 부분의 두께가 제 2 절연막에서 제 1 질화 실리콘층 주위의 주표면 상에 위치하는 부분의 두께 이상이다. 제 5 절연막은 제 2 질화 실리콘층의 주위에 위치하는 주표면 상으로부터 제 2 질화 실리콘층 상으로 연장하고, 제 5 절연막에서 제 2 질화 실리콘층 상에 위치하는 부분의 두께가 제 5 절연막에서 제 2 질화 실리콘층의 주위의 주표면 상에 위치하는 부분의 두께 이상이다. 제 5 절연막 상에 MOS 트랜지스터의 게이트 전극을 형성한다.
이와 같이 메모리셀부와 주변 회로부의 쌍방에 본 발명의 트렌치 분리 구조를 형성함으로써, 메모리셀부와 주변 회로부의 쌍방에서, 소자의 고밀도화를 촉진하면서 결정 결함의 발생을 억제하고, 또한 전기 특성 및 신뢰성도 향상시킬 수 있다.
본 발명에 따른 비휘발성 반도체 기억 장치의 제조 방법은 하기의 각 공정을 포함한다. 반도체 기판의 주표면 상에, 제 1 절연막을 거쳐서, 제 1 도전막을 포함하는 마스크막을 형성한다. 이 마스크막을 이용하여 반도체 기판을 에칭함으로써 소자 분리용의 복수의 트렌치를 형성한다. 트렌치의 벽면을 산화시킨다. 이 산화 후에 트렌치의 벽면을 질화함으로써, 트렌치의 벽면을 따라 연장하는 질화 실리콘층을 형성한다. 트렌치 내에 소자 분리용의 제 2 절연막을 형성한다. 마스크막의 두께를 감소시킴으로써, 제 1 도전막을 노출시킨다. 제 1 도전막 상에 제 3 절연막을 거쳐서 제 2 도전막을 형성한다. 제 2 도전막, 제 3 절연막 및 제 1 도전막을 패터닝함으로써, 플로팅 게이트 전극과 제어 게이트 전극을 형성한다.
상기한 바와 같이, 제 1 절연막의 형성 후에 트렌치의 벽면을 산화시키고, 그 후에 트렌치의 벽면을 질화시키고 있기 때문에, 제 1 절연막 아래에 질화 실리콘층을 형성할 수 있다. 그에 따라, 종래예와 같이 질화 실리콘층 상에 산화막을 성장시키는 경우와는 달리, 질화 실리콘층 상에 소망하는 두께의 제 1 절연막을 형성할 수 있다. 그에 따라, 상술한 바와 같이 비휘발성 반도체 기억 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
트렌치의 벽면을 산화시키는 공정은 바람직하게는, 트렌치의 벽면 상에 제 1 절연막에 도달하도록 산화막을 형성하는 공정을 포함한다. 이 때, 질화 실리콘층을 형성하는 공정은 바람직하게는, 산화막 상으로부터 트렌치의 벽면을 질화함으로써, 산화막의 주위에 있고 제 1 절연막 아래에 위치하는 영역에, 트렌치를 따라 연장하도록 질화 실리콘층을 형성하는 공정을 포함한다.
이와 같이 트렌치의 벽면 상에 미리 형성한 상기 산화막 상으로부터 트렌치의 벽면을 질화함으로써, 해당 산화막의 주위에 있고 제 1 절연막 아래에 위치하는 질화 실리콘층을 형성할 수 있다. 이 때, 질화 실리콘층의 형성 영역 상에 버즈비크를 형성할 수 있고, 이 경우에는 질화 실리콘층 상에 위치하는 제 1 절연막의 두께를, 질화 실리콘층의 주위에 위치하는 제 1 절연막의 두께 이상으로 할 수 있다.
플로팅 게이트 전극은 제 1 도전막 상에 적층된 제 3 도전막을 가져도 무방하다. 이 경우, 제 2 도전막을 형성하는 공정은 제 2 절연막 상으로 연장하도록 제 1 도전막 상에 제 3 도전막을 형성하는 공정과, 제 3 도전막을 덮도록 제 3 절연막을 형성하는 공정을 포함한다. 또한, 플로팅 게이트 전극과 제어 게이트 전극을 형성하는 공정은 제 2 도전막, 제 3 절연막, 제 3 도전막 및 제 1 도전막을 패터닝함으로써, 플로팅 게이트 전극과 제어 게이트 전극을 형성하는 공정을 포함한다.
상기한 바와 같이, 제 1 도전막 상에 제 3 도전막을 적층함으로써, 도전막의 적층 구조에 의해 플로팅 게이트 전극을 구성할 수 있다. 또한, 제 1 및 제 3 도전막을 개별적으로 형성함으로써, 제 1 및 제 3 도전막과 접하는 다른 요소와의 계면 상태를 양호하게 유지하면서 소망하는 두께로 제 1 및 제 3 도전막을 형성할 수 있다. 또한, 제 1 및 제 3 도전막에 도핑되는 불순물 농도를 적절히 조정함으로써, 플로팅 게이트 전극의 저항값을 소망하는 값으로 할 수도 있다. 또한, 제 3 도전막이 제 2 절연막 상으로 연장하기 때문에, 제 3 도전막의 표면적을 제 1 도전막의 표면적보다도 크게 할 수 있어, 플로팅 게이트 전극의 표면적을 증대시킬 수 있다. 그에 따라, 플로팅 게이트 전극과 제어 게이트 전극 사이의 커플링비를 향상시킬 수 있다.
상기 비휘발성 반도체 기억 장치는 메모리셀부와 주변 회로부를 구비한다. 그리고 트렌치를 메모리셀부 내에 형성하여, 주변 회로부 내에 소자 분리용의 제 4 절연막을 형성한다. 이 경우, 마스크막을 형성하는 공정은 주변 회로부 내에 제 4 절연막을 형성한 후에 마스크막을 형성하는 공정을 포함한다. 또한, 반도체 기판을 선택적으로 산화시킴으로써 상기 제 4 절연막을 형성하여도 좋다.
이와 같이 메모리셀부의 형성 전에 주변 회로부 내에 소자 분리용의 제 4 절연막을 형성함으로써, 주변 회로부와 메모리셀부에 각각 적절한 소자 분리 구조를 선택할 수 있다. 또한, 주변 회로부 내에, 예컨대, LOCOS 법에 의해서 제 4 절연막을 형성함으로써, 트렌치 분리의 경우와 비교하여 간단한 프로세스로 제 4 절연막을 형성할 수 있다.
상기 비휘발성 반도체 기억 장치는 메모리셀부와, 주변 회로부와, 주변 회로부 내에 MOS 트랜지스터를 구비하고, 트렌치는 메모리셀부 내에 형성된 제 1 트렌치와, 주변 회로부 내에 형성된 제 2 트렌치를 포함하고, 질화 실리콘층은 제 1 및 제 2 트렌치의 벽면을 따라 각각 형성된 제 1 및 제 2 질화 실리콘층을 포함하고, 제 2 절연막은 제 1 및 제 2 트렌치 내에 형성된다. 이 경우, 트렌치를 형성하는 공정은 메모리셀부 내에 제 1 트렌치를 형성하고, 또한 주변 회로부 내에 제 2 트렌치를 형성하는 공정을 포함한다. 트렌치의 벽면을 산화시키는 공정은 제 1 및 제 2 트렌치의 벽면을 산화시키는 공정을 포함한다. 질화 실리콘층을 형성하는 공정은 제 1 및 제 2 트렌치의 벽면을 따라 제 1 및 제 2 질화 실리콘층을 형성하는 공정을 포함한다. 제 2 절연막을 형성하는 공정은 제 1 및 제 2 트렌치 내에 제 2 절연막을 형성하는 공정을 포함한다. 플로팅 게이트 전극과 제어 게이트 전극을 형성하는 공정은 제 2 도전막, 제 3 절연막 및 제 1 도전막을 패터닝함으로써, 메모리셀부 내에 플로팅 게이트 전극과 제어 게이트 전극을 형성하고, 또한 주변 회로부 내에 MOS 트랜지스터의 게이트 전극을 형성하는 공정을 포함한다.
이와 같이 메모리셀부 내와 주변 회로부 내에 동시에 트렌치 분리 영역을 형성함으로써, 각부 내에 다른 공정으로 분리 영역을 형성하는 경우와 비교하여 공정의 간략화를 도모할 수 있다. 또한 메모리셀부 내와 주변 회로부 내 쌍방의 트렌치의 벽면에 상기 방법으로 질화 실리콘층을 형성함으로써, 메모리셀부 내와 주변 회로부 내의 쌍방에서 소자의 전기 특성 및 신뢰성을 향상시키면서 결정 결함 밀도의 증대도 억제할 수 있다.
상기 플로팅 게이트 전극과 상기 MOS 트랜지스터의 게이트 전극은 제 1 도전막 상에 제 3 도전막을 가져도 무방하다. 이 경우, 제 2 도전막을 형성하는 공정은 제 2 절연막 상으로 연장하도록 제 1 도전막 상에 제 3 도전막을 형성하는 공정과, 제 3 도전막을 덮도록 제 3 절연막을 형성하는 공정을 포함하고, 플로팅 게이트 전극과 제어 게이트 전극을 형성하는 공정은 제 2 도전막, 제 3 절연막, 제 3 도전막 및 제 1 도전막을 패터닝함으로써, 메모리셀부 내에 플로팅 게이트 전극과 제어 게이트 전극을 형성하고, 또한 주변 회로부 내에 MOS 트랜지스터의 게이트 전극을 형성하는 공정을 포함한다.
이 경우에는, 플로팅 게이트 전극과 제어 게이트 전극 사이의 커플링비를 향상시키면서, 주변 회로부 내의 MOS 트랜지스터의 게이트 전극도 제 1 내지 제 3 도전막을 포함하는 다층 구조로 할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 도 1 내지 도 29를 이용하여, 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의 비휘발성 반도체 기억 장치의 주변 회로부와 메모리셀부의 단면도이다. 또, 도 1에 있어서, W 방향이란 메모리셀부의 폭 방향이고, L 방향이란 메모리셀부의 길이 방향이고 W 방향과 직교하는 방향이다.
도 1에 도시하는 바와 같이, 주변 회로부에서의 반도체 기판(1)의 주표면에 소자 분리용의 실리콘 산화막(2)을 형성하고, 메모리셀부에서의 반도체 기판(1)의 주표면에 소자 분리용의 트렌치(3) 및 실리콘 산화막(21)을 형성한다. 또, 상기 실리콘 산화막(2)을 주변 회로부에 마련한 트렌치(도시하지 않음) 내에 형성하여도 된다.
트렌치(3)는 400㎚ 정도의 깊이를 갖고, 후술하는 도핑된 폴리실리콘막(6)을 마스크로 해서 반도체 기판(1)을 에칭함으로써 자기 정합적으로 형성된다. 그에 따라, 비휘발성 반도체 기억 장치의 고밀도화가 가능해진다.
트렌치(3)의 내벽을 따라 질화 실리콘층(25)을 형성한다. 이 질화 실리콘층(25)의 존재에 의해, 실리콘 산화막(21) 형성 후의 열산화 처리에 의해 실리콘 산화막(21)이 팽창하는 것을 억제할 수 있다. 그에 따라, 이 팽창에 기인하는 반도체 기판(1)에서의 결정 결함 밀도의 증대도 억제할 수 있다.
또한, 도 1에 도시하는 바와 같이, 질화 실리콘층(25) 상에 위치하는 열산화막(절연막)(4)의 두께가 질화 실리콘층(25) 주위에 위치하는 열산화막(4)의 두께 이상으로 되어 있다. 그 때문에, 소자 분리용의 실리콘 산화막(21)의 에지부에 종래예에서 문제로 되었던 박육부(4a)가 존재하지 않아, 소자의 전기 특성 및 신뢰성을 향상시킬 수 있다.
메모리셀부에는, 메모리셀 트랜지스터를 형성하고, 그 메모리셀 트랜지스터는 반도체 기판(1)의 주표면 상에 열산화막(터널 절연막)(4)을 거쳐서 형성된 플로팅 게이트 전극(8)과, 절연막(9)과, 제어 게이트 전극(35)을 갖는다.
열산화막(4)의 두께는 10㎚ 정도이다. 플로팅 게이트 전극(8)은 100㎚ 정도 두께의 도핑된 폴리실리콘막(6)으로 구성된다. 플로팅 게이트 전극(8) 상에, 절연막(9)을 거쳐서 제어 게이트 전극(35)을 형성한다.
절연막(9)은, 예컨대, 5㎚ 정도 두께의 산화막과, 10㎚ 정도 두께의 질화막과, 5㎚ 정도 두께의 산화막을 적층한 3층 절연막(ONO 막)으로 구성된다.
제어 게이트 전극(35)은 100㎚ 정도 두께의 도핑된 폴리실리콘막(10)과 100㎚ 정도 두께의 WSi 막(11)을 갖는다. 제어 게이트 전극(35) 상에는 200㎚ 정도 두께의 실리콘 산화막(12)을 형성한다.
주변 회로부에는, MOS 트랜지스터를 형성하고, 그 MOS 트랜지스터는 열산화막(게이트 절연막)(5)을 거쳐서 반도체 기판(1)의 주표면 상에 형성된 게이트 전극(13)을 갖는다. 게이트 전극(13)은 도핑된 폴리실리콘막(10)과 WSi 막(11)을 갖는다. 게이트 전극(13) 상에도 실리콘 산화막(12)을 형성한다.
상기 메모리셀 트랜지스터와 MOS 트랜지스터를 덮도록 1000㎚ 정도 두께의 실리콘 산화막 등으로 이루어지는 층간 절연막(14)을 형성한다. 층간 절연막(14)은 콘택트 홀(15)을 갖고, 콘택트 홀(15) 내에 W 플러그(16)를 형성한다. 층간 절연막(14) 상에는, W 플러그(16)와 전기적으로 접속되는 Al-Cu 등으로 이루어지는 배선막(17)을 형성한다.
다음에, 상기 구조를 갖는 비휘발성 반도체 기억 장치의 제조 방법에 대하여 도 2 내지 도 13을 이용하여 설명한다.
도 2에 도시하는 바와 같이, 주변 회로부에서의 반도체 기판(1)의 주표면을 선택적으로 산화(LOCOS : Local Oxidation of Silicon)함으로써, 소자 분리용의 실리콘 산화막(절연막)(2)을 형성한다.
또, 트렌치 분리 영역을 형성하기 위해서는, 주지의 수법으로 주변 회로부에 트렌치를 형성하고, 이 트렌치 내에 실리콘 산화막 등의 절연막을 매립하면 좋다. 이 때, 메모리셀부에는, 아직 소자 분리 영역을 형성하지 않는다. 또한, 트렌치 내벽의 질화 처리는 행하지 않는다.
다음에, 사진 제판 후, 도시하지 않은 포토레지스트를 마스크로 해서, 인 이온 또는 비소 이온을 반도체 기판(1)에 주입하여, 도시하지 않은 n 웰을 형성한다. 그 후, 다시 사진 제판을 행하고, 도시하지 않은 포토레지스트를 마스크로 해서, 보론 이온을 반도체 기판(1)에 주입하여, 도시하지 않은 p 웰을 형성한다.
다음에, 메모리셀부의 터널 절연막이 되는 열산화막(4)을 형성한다. 이 열산화막(4) 상에, CVD(Chemical Vapor Deposition) 법 등을 이용하여, 도핑된 폴리실리콘막(6)을 퇴적하고, 계속해서 200㎚ 정도 두께의 실리콘 질화막(절연막)(18)을 퇴적한다.
사진 제판에 의해, 실리콘 질화막(18) 상에 포토레지스트(19)를 도포한 후,포토레지스트(19)를 소정 형상으로 패터닝한다. 이 포토레지스트(19)를 마스크로 해서, 도 3에 도시하는 바와 같이, 실리콘 질화막(18), 도핑된 폴리실리콘막(6) 및 열산화막(4)을 건식 에칭한다.
포토레지스트(19)를 제거한 후, 실리콘 질화막(18), 도핑된 폴리실리콘막(6) 및 열산화막(4)을 마스크(마스크막)로 하여, 반도체 기판(1)을 건식 에칭한다.
그에 따라, 도 4에 도시하는 바와 같이, 소자 분리용의 트렌치(3)를 메모리셀부에 형성한다. 상기 마스크막을 이용하여 트렌치(3)를 형성함으로써, 도핑된 폴리실리콘막(플로팅 게이트 전극의 적어도 일부로 되는 도전막)(6)에 대하여 자기 정합적으로 트렌치(3)를 형성할 수 있다.
다음에, 트렌치(3)의 내벽을 50㎚ 정도 열산화한다. 그에 따라, 도 5에 도시하는 바와 같이, 열산화막(20)을 형성한다. 이 시점에서, 최종적인 필드 에지가 확정된다. 이 때, 버즈비크를 형성함으로써, 버즈비크가 열산화막(4)에 도달하여, 질화 실리콘층(25)의 형성 영역 상에 두꺼운 산화막(절연막)을 형성할 수 있다.
다음에, 트렌치(3)의 내벽을 NO나 N2O와 같은 질소원자를 포함하는 가스에 의해 열질화한다. 그에 따라, 도 6에 도시하는 바와 같이, 질화 실리콘층(25)을 형성한다. 이 때, 이미 열산화막(4)이 형성되어 있기 때문에, 종래예와 같이, 필드 에지에서 국부적으로 열산화막(4)이 얇아지는 일은 없다.
또한, 주변 회로부는 도핑된 폴리실리콘막(6)과 실리콘 질화막(18)으로 덮여져 있기 때문에, 주변 회로부 내의 반도체 기판(1)은 질화되지 않는다. 따라서,이후의 공정에서 주변 회로부의 트랜지스터의 게이트 산화막으로 되는 열산화막(5)을 형성할 때에도, 필드 에지에서 국부적으로 열산화막(4)이 얇아지는 일은 없다.
그 후, 도 7에 도시하는 바와 같이, CVD 법 등을 이용하여, 500㎚ 정도의 실리콘 산화막(절연막)(21)을 퇴적하고, 트렌치(3) 내에 실리콘 산화막(21)을 매립하며, 또한 실리콘 질화막(18) 상에 실리콘 산화막(21)을 형성한다.
다음에, 실리콘 산화막(21)의 두께를 감소시킨다. 구체적으로는, 예컨대, CMP(Chemical Mechanical Polishing)에 의해 실리콘 산화막(21)을 연마하여, 실리콘 산화막(21)의 두께를 감소시킨다. 그에 따라, 도 8에 도시하는 바와 같이, 실리콘 질화막(18)의 표면을 노출시킨다.
다음에, 실리콘 산화막(21)을 플루오르산으로 소정량만큼 습식 에칭한 후, 열인산으로 실리콘 질화막(18)을 제거한다. 결국, 상기 마스크막의 두께를 감소시킨다. 그에 따라, 도 9에 도시하는 바와 같이, 도핑된 폴리실리콘막(6)을 노출시킨다. 이 시점에서, 본 발명의 트렌치 소자 분리(STI)가 형성된다.
다음에, CVD 법 등에 의해, 산화막, 질화막, 산화막으로 이루어지는 3층 구조의 절연막(9)을 퇴적한다. 이 절연막(9) 상에, 사진 제판에 의해, 메모리셀부를 덮는 포토레지스트(22)를 형성하고, 도 10에 도시하는 바와 같이, 포토레지스트(22)를 마스크로 해서 주변 회로부의 절연막(9) 및 도핑된 폴리실리콘막(6)을 건식 에칭에 의해 제거하고, 플루오르산으로 열산화막(4)을 제거한다.
다음에, 도 11에 도시하는 바와 같이, 주변 회로부의 트랜지스터의 게이트 산화막으로 되는 20㎚ 정도 두께의 열산화막(5)을 형성한다. 이 때, 메모리셀부에서는, 절연막(9)에서의 질화막에 의해, 하지(下地)의 산화를 방지할 수 있다.
다음에, CVD 법 등을 이용하여, 주변 회로부의 트랜지스터의 게이트 전극(13) 및 메모리셀부의 제어 게이트 전극(35)으로 되는 도핑된 폴리실리콘막(10) 및 WSi 막(11)과, 실리콘 산화막(12)을 순서대로 퇴적한다. 사진 제판에 의해 실리콘 산화막(12) 상에 소정 형상의 포토레지스트(23)를 형성하여, 포토레지스트(23)를 마스크로 해서 실리콘 산화막(12)을 에칭한다.
포토레지스트(23)를 제거한 후, 패터닝한 실리콘 산화막(12)을 마스크로 해서, 도핑된 폴리실리콘막(도전막)(10) 및 WSi 막(11)을 건식 에칭한다. 그에 따라, 도 12에 도시하는 바와 같이, 주변 회로부의 트랜지스터의 게이트 전극(13) 및 메모리셀부의 제어 게이트 전극(35)을 형성한다.
다음에, 도 13에 도시하는 바와 같이, 사진 제판에 의해 주변 회로부를 덮는 포토레지스트(24)를 형성하고, 포토레지스트(24)를 마스크로 해서, 메모리셀부의 절연막(9), 도핑된 폴리실리콘막(6)을 건식 에칭한다. 그에 따라, 메모리셀부의 플로팅 게이트 전극(8)을 형성한다.
사진 제판 후, 포토레지스트(도시하지 않음)를 마스크로 해서 인 이온 또는 비소 이온을 반도체 기판(1)에 주입하여, 메모리셀 트랜지스터의 드레인을 형성한다.
다시 사진 제판을 행하여, 주변 회로부 및 메모리셀 트랜지스터의 드레인을 포토레지스트(도시하지 않음)로 덮고, 제어 게이트 전극(35)에 대하여 자기 정합적으로 메모리셀 트랜지스터의 소스 측의 실리콘 산화막(21)을 건식 에칭에 의해 제거한다. 그 후, 인 이온 또는 비소 이온을 반도체 기판(1)에 주입하여, 메모리셀 트랜지스터의 소스를 형성한다.
또한 사진 제판을 행하여, 포토레지스트(도시하지 않음)를 마스크로 해서 인 이온 또는 비소 이온을 반도체 기판(1)에 주입하여 주변 회로부의 n채널 트랜지스터의 소스/드레인을 형성한다.
또한 사진 제판을 행하여, 포토레지스트(도시하지 않음)를 마스크로 해서 보론 이온 또는 BF2이온을 반도체 기판(1)에 주입해서, 주변 회로부의 p 채널 트랜지스터의 소스/드레인을 형성한다.
다음에, CVD 법 등에 의해, 주변 회로부의 트랜지스터 및 메모리셀 트랜지스터를 덮도록 실리콘 산화막 등으로 이루어지는 층간 절연막(14)을 퇴적한다. 사진 제판을 행하여, 포토레지스트(도시하지 않음)를 마스크로 해서 층간 절연막(14)을 건식 에칭하여, 콘택트 홀(15)을 형성한다.
다음에, 500㎚ 정도의 텅스텐(W)을 퇴적한 후, 에치백을 행하여, W 플러그(16)를 형성한다. 계속해서 층간 절연막(14) 상에 Al-Cu 막을 퇴적하고, 사진 제판을 행하여, 포토레지스트(도시하지 않음)를 마스크로 해서 Al-Cu 막을 건식 에칭한다. 그에 따라, 배선막(17)을 형성한다.
이상의 공정을 거쳐, 도 1에 도시된 비휘발성 반도체 기억 장치를 형성할 수 있다.
(실시예 2)
다음에, 도 14 및 도 15를 이용하여, 본 발명의 실시예 2에 대하여 설명한다. 도 14는 본 실시예에 있어서의 비휘발성 반도체 기억 장치의 단면도이다.
도 14에 도시하는 바와 같이, 본 실시예에 있어서의 비휘발성 반도체 기억 장치에서는, 플로팅 게이트 전극(8)은 100㎚ 정도 두께의 도핑된 폴리실리콘막(6)과, 도핑된 폴리실리콘막(6) 상에 형성된 50㎚ 정도 두께의 도핑된 폴리실리콘막(도전막)(7)으로 구성된다. 그 이외의 구성에 대해서는, 실시예 1의 경우와 마찬가지이므로, 중복 설명은 생략한다.
상기한 바와 같이, 플로팅 게이트 전극(8)이 도전막의 적층 구조를 갖는 것에 의해, 도핑된 폴리실리콘막(6, 7)과 접하는 다른 요소와의 계면 상태를 양호하게 유지하면서 이들을 형성할 수 있고, 또한 도핑된 폴리실리콘막(6, 7)에 도입하는 불순물 농도를 적절히 조정함으로써 플로팅 게이트 전극(8)의 저항값을 소망하는 것으로 할 수 있다.
또한, 도핑된 폴리실리콘막(6, 7)의 두께도 소망하는 것으로 할 수 있어, 각각의 형성을 용이하게 행할 수 있다.
또한, 도핑된 폴리실리콘막(7)이 실리콘 산화막(21) 상으로 연장되기 때문에, 도핑된 폴리실리콘막(7)의 표면적을 도핑된 폴리실리콘막(6)의 표면적보다도 크게 할 수 있다. 그에 따라, 플로팅 게이트 전극(8)의 표면적을 증대시킬 수 있어, 플로팅 게이트 전극(8)과 제어 게이트 전극(35) 사이의 커플링비를 향상시킬 수 있다.
다음에, 도 15를 이용하여, 본 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선 실시예 1과 마찬가지의 공정을 거쳐 도핑된 폴리실리콘막(6)의 표면을 노출시킨다. 이 도핑된 폴리실리콘막(6) 상에, CVD 법 등을 이용하여, 도핑된 폴리실리콘막(7)을 퇴적한다.
이 때, 도핑된 폴리실리콘막(6)에 포함되는 불순물 농도와, 도핑된 폴리실리콘막(7)에 포함되는 불순물 농도를 다르게 한다. 구체적으로는, 도핑된 폴리실리콘막(6)에 포함되는 불순물 농도를 낮게 억제하고, 도핑된 폴리실리콘막(7)에 포함되는 불순물 농도를 그것보다도 높게 한다.
그에 따라, 도핑된 폴리실리콘막(6)과 하지의 계면 상태를 양호하게 유지하면서 도핑된 폴리실리콘막(6)을 형성할 수 있고, 또한 플로팅 게이트 전극(8)을 저 저항화할 수 있다.
사진 제판 후, 도핑된 폴리실리콘막(7) 상에 포토레지스트(26)를 형성하고, 이 포토레지스트(26)를 마스크로 해서 도핑된 폴리실리콘막(7)을 에칭한다. 그에 따라, 실리콘 산화막(21) 상으로 연장되도록 도핑된 폴리실리콘막(7)을 형성한다.
또, 도핑된 폴리실리콘막(7)의 두께를 도핑된 폴리실리콘막(6)의 두께보다도 얇게 함으로써, 얇은 하지막 상에서도 용이하게 도핑된 폴리실리콘막(7)의 패터닝을 행할 수 있다.
상기한 바와 같이 하여 도핑된 폴리실리콘막(7)을 패터닝한 후, 포토레지스트(26)를 제거한다. 그 후는, 실시예 1과 마찬가지의 공정을 거쳐 도 14에 도시된비휘발성 반도체 기억 장치를 형성할 수 있다.
(실시예 3)
다음에, 도 16 내지 도 27을 이용하여, 본 발명의 실시예 3에 대하여 설명한다. 도 16은 본 실시예에 있어서의 비휘발성 반도체 기억 장치의 단면도이다.
도 16에 도시하는 바와 같이, 본 실시예에 있어서의 비휘발성 반도체 기억 장치에서는, 주변 회로부에 트렌치(29)를 마련하고, 트렌치(29) 내에 실리콘 산화막(21)을 형성하여, 주변 회로부의 트랜지스터의 게이트 전극(13)이 도핑된 폴리실리콘막(6, 10)과 WSi 막(11)의 적층 구조를 갖고 있다.
또한, 트렌치(29)의 벽면을 따라 질화 실리콘층(25)을 형성하고, 이 질화 실리콘층(25) 상에 위치하는 열산화막(절연막)(5)의 두께가 질화 실리콘층(25)의 주위에 위치하는 열산화막(5)의 두께 이상으로 되어 있다.
그 이외의 구성에 대해서는 실시예 1의 경우와 기본적으로 마찬가지이기 때문에 중복 설명은 생략한다.
본 실시예의 경우도, 실시예 1의 경우와 기본적으로 같은 구성을 갖고 있기 때문에, 실시예 1의 경우와 같은 효과가 얻어진다. 그것에 부가하여, 본 실시예에 따르면, 주변 회로부의 트렌치 분리 영역에서도 질화 실리콘층(25)을 형성하고 있기 때문에, 주변 회로부 내에 위치하는 반도체 기판(1)에서의 결정 결함 밀도의 증대도 억제할 수 있다.
또한, 주변 회로부에서도 질화 실리콘층(25) 상에 위치하는 열산화막(5)의두께가 질화 실리콘층(25)의 주위에 위치하는 열산화막(5)의 두께 이상으로 되어있기 때문에, 주변 회로부에서도 소자의 전기 특성 및 신뢰성을 향상시킬 수 있다.
다음에, 도 17 내지 도 27을 이용하여, 본 실시예 3에 있어서의 비휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
미리 반도체 기판(1)에 n웰 영역과 p웰 영역을 형성한 후, 10㎚ 정도의 열산화막(26)을 형성한다. 사진 제판에 의해 열산화막(26) 상에 주변 회로부를 덮는 포토레지스트(27)를 형성하고, 도 17에 도시하는 바와 같이, 포토레지스트(27)를 마스크로 해서 열산화막(26)을 플루오르산에 의해 선택적으로 제거한다.
포토레지스트(27)를 제거한 후, 메모리셀부의 터널 절연막으로 되는 10㎚ 정도의 열산화막(4)을 형성한다. 이 때, 주변 회로부에서는, 열산화막(26)을 다시 산화하게 되므로, 열산화막(4)보다도 두꺼운 열산화막(5)이 형성된다. 이 열산화막(5)이 주변 회로부의 트랜지스터의 게이트 절연막으로 된다.
다음에, 실시예 1과 마찬가지의 방법으로 도핑된 폴리실리콘막(6)과 실리콘 질화막(18)을 퇴적하고, 사진 제판에 의해 소정 형상의 포토레지스트(28)를 실리콘 질화막(18) 상에 형성한다. 이 포토레지스트(28)를 마스크로 해서, 도 18에 도시하는 바와 같이, 실리콘 질화막(18), 도핑된 폴리실리콘막(6), 열산화막(4) 및 열산화막(5)을 건식 에칭한다. 그에 따라, 메모리셀부와 주변 회로부에서의 소자 분리용의 트렌치 형성 영역을 노출시킨다.
포토레지스트(28)를 제거한 후, 패터닝한 실리콘 질화막(18), 도핑된 폴리실리콘막(6), 열산화막(4) 및 열산화막(5)을 마스크로 해서, 반도체 기판(1)을 건식 에칭한다. 그에 따라, 도 19에 도시하는 바와 같이, 400㎚ 정도 깊이의 트렌치(3, 29)를 형성한다.
이와 같이 메모리셀부와 주변 회로부의 트렌치(3, 29)를 동일 공정으로 형성함으로써, 프로세스를 간략화할 수 있다.
다음에, 도 20에 도시하는 바와 같이, 트렌치(3, 29)의 내벽을 50㎚ 정도 열산화하여 열산화막(20, 30)을 형성한다. 이 상태에서 실시예 1의 경우와 마찬가지의 방법으로 트렌치(3, 29)의 내벽을 질화한다. 그에 따라, 도 21에 도시하는 바와 같이, 질화 실리콘층(25)을 메모리셀부와 주변 회로부의 쌍방에 형성한다.
본 실시예의 경우도, 질화 실리콘층(25)의 형성 전에 이미 열산화막(4, 5)이 형성되어 있기 때문에, 필드 에지에서 종래예와 같이 열산화막(4, 5)이 국부적으로 얇아지는 일은 없다.
다음에, 도 22에 도시하는 바와 같이, 500㎚ 정도의 실리콘 산화막(21)을 퇴적한다. 그에 따라, 트렌치(3, 29) 내에 실리콘 산화막(21)을 매립한다. 그 후, 실시예 1의 경우와 마찬가지로, 실리콘 산화막(21)에 CMP를 실시하여, 도 23에 도시하는 바와 같이, 실리콘 질화막(18)을 노출시킨다.
다음에, 플루오르산으로 실리콘 산화막(21)을 소정량만큼 습식 에칭하고, 열인산으로 실리콘 질화막(18)을 제거하여, 도핑된 폴리실리콘막(6)의 표면을 노출시킨다. 그에 따라, 도 24에 도시하는 바와 같이, 트렌치 분리(STI)가 형성된다.
다음에, 실시예 1과 마찬가지의 방법으로 절연막(9)을 형성하고, 도 25에 도시하는 바와 같이, 사진 제판을 실행하여 절연막(9) 상에 소정 형상의 포토레지스트(31)를 형성한다. 포토레지스트(31)는 주변 회로부의 트랜지스터의 게이트 전극형성 영역 상에 개구를 갖는다. 이 포토레지스트(31)를 마스크로 해서 절연막(9)을 건식 에칭함으로써, 주변 회로부의 트랜지스터의 게이트 전극 형성 영역에서의 도핑된 폴리실리콘막(6)의 표면을 노출시킨다.
포토레지스트(31)를 제거한 후, 실시예 1과 마찬가지의 방법으로, 도핑된 폴리실리콘막(10), WSi 막(11) 및 실리콘 산화막(12)을 퇴적한다. 이 때 주변 회로부에서는, 도 26에 도시하는 바와 같이, 절연막(9)을 제거한 영역에서, 도핑된 폴리실리콘막(10)과 도핑된 폴리실리콘막(6)이 접해서, 이들이 전기적으로 접속되어, 도핑된 폴리실리콘막(6)이 주변 회로부의 트랜지스터의 하층 게이트 전극으로 된다.
사진 제판에 의해 실리콘 산화막(12) 상에 소정 형상의 포토레지스트(32)를 형성하고, 포토레지스트(32)를 마스크로 해서 실리콘 산화막(12)을 건식 에칭한다.
포토레지스트(32)를 제거한 후, 도 27에 도시하는 바와 같이, 패터닝한 실리콘 산화막(12)을 마스크로 해서 WSi 막(11), 도핑된 폴리실리콘막(10), 절연막(9), 도핑된 폴리실리콘막(6)을 건식 에칭한다. 그에 따라, 주변 회로부의 트랜지스터의 게이트 전극(13)과, 제어 게이트 전극(35)과, 플로팅 게이트 전극(8)이 형성된다.
그 이후는, 실시예 1과 마찬가지의 공정을 거쳐, 도 16에 도시된 비휘발성 반도체 기억 장치가 형성된다.
(실시예 4)
다음에, 도 28 및 도 29를 이용하여, 본 발명의 실시예 4에 대하여 설명한다. 도 28은 본 실시예에 있어서의 비휘발성 반도체 기억 장치의 단면도이다.
도 28에 도시하는 바와 같이, 본 실시예에 있어서의 비휘발성 반도체 기억 장치에서는, 플로팅 게이트 전극(8)이 100㎚ 정도 두께의 도핑된 폴리실리콘막(6)과, 도핑된 폴리실리콘막(6) 상에 형성된 50㎚ 정도 두께의 도핑된 폴리실리콘막(7)으로 구성된다.
또한, 주변 회로부의 게이트 전극(13)이 도핑된 폴리실리콘막(6, 7, 10)과, WSi 막(11)의 적층 구조를 갖고 있다. 그 이외의 구성에 대해서는, 실시예 3의 경우와 기본적으로 마찬가지이기 때문에, 중복 설명은 생략한다.
상기한 바와 같이, 플로팅 게이트 전극(8)이 도전막의 적층 구조를 갖기 때문에, 실시예 2의 경우와 마찬가지로, 도핑된 폴리실리콘막(6, 7)과 접하는 다른 요소와의 계면 상태를 양호하게 유지하면서, 플로팅 게이트 전극(8)의 저항값을 소망하는 것으로 할 수 있다.
또한, 도핑된 폴리실리콘막(6, 7)의 두께도 소망하는 것으로 할 수 있어, 플로팅 게이트 전극(8)과 제어 게이트 전극(35) 사이의 커플링비도 향상시킬 수 있다.
다음에, 도 29를 이용하여, 본 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선 실시예 3과 마찬가지의 공정을 거쳐 도핑된 폴리실리콘막(6)의 표면을노출시킨다. 이 도핑된 폴리실리콘막(6) 상에, 실시예 2의 경우와 마찬가지의 방법으로, 도핑된 폴리실리콘막(7)을 퇴적한다.
사진 제판 후, 도핑된 폴리실리콘막(7) 상에 포토레지스트(33)를 형성하고, 이 포토레지스트(33)를 마스크로 해서 도핑된 폴리실리콘막(7)을 에칭한다. 그에 따라, 실리콘 산화막(21) 상으로 연장하도록 도핑된 폴리실리콘막(7)을 형성한다.
이렇게 하여 도핑된 폴리실리콘막(7)을 패터닝한 후, 포토레지스트(33)를 제거한다. 그 후는 실시예 3과 마찬가지의 공정을 거쳐 도 28에 도시된 비휘발성 반도체 기억 장치를 형성할 수 있다.
(실시예 5)
상술한 실시예 3에서는, 도 19에 도시하는 바와 같이, 주변 회로부의 트렌치(29)와 메모리셀부의 트렌치(3)를 동시에 형성했지만, 주변 회로부의 트렌치(29)를 메모리셀부의 트렌치(3)보다 먼저 형성하여도 관계없다. 이 때, 주변 회로부의 트렌치(29)의 내벽은 질화시키지 않는다.
또한, 도 18에 나타내는 공정에서, 메모리셀부 상에 위치하는 포토레지스트(28)에만 개구를 마련하고, 주변 회로부를 덮는 부분에는 개구를 마련하지 않는다. 이 포토레지스트(28)를 마스크로 해서 메모리셀부 내에 위치하는 실리콘 질화막(18), 도핑된 폴리실리콘막(6) 및 열산화막(4)만을 에칭한다.
그 이외는 실시예 3과 마찬가지의 공정을 거쳐, 도 16에 도시된 비휘발성 반도체 기억 장치를 형성할 수 있다.
또, 주변 회로부의 트렌치 분리의 대신에 LOCOS 법에 의해 형성한 실리콘 산화막을 소자 분리용의 절연막으로 사용하여도 된다. 이 경우, 주변 회로부의 소자 분리용의 실리콘 산화막을 메모리셀부의 트렌치(3)의 형성 전에 형성한다.
그에 따라, 도 16에 나타내는 주변 회로부의 트렌치(29) 및 실리콘 산화막(21) 대신에, 도 1에 나타내는 실리콘 산화막(2)을 갖는 비휘발성 반도체 기억 장치를 형성할 수 있다.
(실시예 6)
실시예 5에 있어서, 플로팅 게이트 전극(8)을 도핑된 폴리실리콘막(6)과 도핑된 폴리실리콘막(7)의 적층 구조로 하여도 무방하다. 이 경우, 실시예 2와 마찬가지의 방법으로 도핑된 폴리실리콘막(6) 상에 도핑된 폴리실리콘막(7)을 형성한다.
그 이후는 실시예 5와 마찬가지의 공정을 거쳐, 본 실시예의 비휘발성 반도체 기억 장치를 형성할 수 있다. 즉, 실시예 5에 있어서, 플로팅 게이트 전극(8)을 도핑된 폴리실리콘막(6)과 도핑된 폴리실리콘막(7)의 적층 구조로 한 비휘발성 반도체 기억 장치를 형성할 수 있다.
본 발명에 따르면, 트렌치의 벽면을 따라 질화 실리콘을 형성하고 있기 때문에 소자 분리 절연막의 팽창에 기인하여 반도체 기판에 결정 결함이 발생하는 것을 억제할 수 있고, 또한 질화 실리콘 상의 절연막의 두께가 얇아지는 것을 방지할 수 있기 때문에 소자의 전기 특성 및 신뢰성을 향상시킬 수 있다. 따라서, 비휘발성 반도체 기억 장치의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 주표면을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 소자 분리용의 복수의 트렌치와,
    상기 트렌치의 벽면을 따라 형성되는 질화 실리콘층과,
    상기 트렌치 내에 형성된 소자 분리용의 제 1 절연막과,
    상기 질화 실리콘층의 주위에 위치하는 상기 주표면 상으로부터 상기 질화 실리콘층 상으로 연장되고, 상기 질화 실리콘층 상에 위치하는 부분의 두께가 상기 질화 실리콘층의 주위에 위치하는 부분의 두께 이상인 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극 상에 제 3 절연막을 거쳐서 형성되는 제어 게이트 전극
    을 구비한 비휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 질화 실리콘층은 상기 트렌치의 벽면을 산화시킨 후에 질화시킴으로써 형성되는 비휘발성 반도체 기억 장치.
  3. 반도체 기판의 주표면 상에, 제 1 절연막을 거쳐서, 제 1 도전막을 포함하는 마스크막을 형성하는 공정과,
    상기 마스크막을 이용하여 상기 반도체 기판을 에칭함으로써 소자 분리용의 복수의 트렌치를 형성하는 공정과,
    상기 트렌치의 벽면을 산화시키는 공정과,
    상기 산화 후에 상기 트렌치의 벽면을 질화시킴으로써, 상기 트렌치의 벽면을 따라 연장되는 질화 실리콘층을 형성하는 공정과,
    상기 트렌치 내에 소자 분리용의 제 2 절연막을 형성하는 공정과,
    상기 마스크막의 두께를 감소시킴으로써, 상기 제 1 도전막을 노출시키는 공정과,
    상기 제 1 도전막 상에 제 3 절연막을 거쳐서 제 2 도전막을 형성하는 공정과,
    상기 제 2 도전막, 상기 제 3 절연막 및 상기 제 1 도전막을 패터닝함으로써, 플로팅 게이트 전극과 제어 게이트 전극을 형성하는 공정
    을 구비한 비휘발성 반도체 기억 장치의 제조 방법.
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