CN111566831A - 用于高性能磁性随机存取存储器装置的自由层氧化与间隔物辅助磁性穿隧结蚀刻 - Google Patents

用于高性能磁性随机存取存储器装置的自由层氧化与间隔物辅助磁性穿隧结蚀刻 Download PDF

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Abstract

公开一种磁性穿隧结,其避免电性短路且改良资料保存。最顶盖层具有第一侧壁,其与多个氧化外部及自由层铁磁性中心部之间的结共平面,上述自由层具有自由层宽度。介电间隔物形成在第一侧壁及该些自由层氧化外部上。固定层具有实质上大于自由层宽度的一宽度,且在其上的第二侧壁是通过使用介电间隔物及盖层作为蚀刻掩模的自对准蚀刻而形成。侧壁层可形成在第二侧壁及介电间隔物上,但是不会降低MTJ性质,因为侧壁层不接触负责装置性能的自由层中心部及固定层中心部。固定层宽度>自由层宽度,确保资料保存的更大容量,尤其当自由层宽度<60纳米。

Description

用于高性能磁性随机存取存储器装置的自由层氧化与间隔物 辅助磁性穿隧结蚀刻
相关专利申请案
本实施例与标志#HT17-005、序号15/595,484、归档在5/5/17及标志#HT17-007、序号15/465,644、归档在3/22/17相关,其被受让给共同受让人,且在此被全文引用作为参考。
技术领域
本公开涉及形成自由层氧化外部及邻接盖层的上方间隔物的方法,以消除电性短路以及对MTJ侧壁的化学性及物理性损害,其通常由常规用以形成多个MTJ单元的活性离子蚀刻(reactive ion etch,RIE)及离子束蚀刻(ion beam etch,IBE)制程造成,从而使各MTJ中能具有改良的磁阻比及对自由层有更大钉扎强度的固定层。
背景技术
MTJ元件也被称作MTJ单元,且为磁性纪录装置及存储器装置的关键零组件,上述存储器装置如磁性随机存取存储器及自旋扭矩传输(spin torque transfer,STT)-磁性随机存取存储器。在制造一组MTJ单元中的重要步骤,为上方硬掩模图案的蚀刻转移至MTJ膜层堆叠,以形成一组具有临界尺寸(critical dimension,CD)的MTJ单元,以俯瞰的角度而言,最先进装置的临界尺寸实质上小于100纳米。蚀刻转移制程通常涉及多个蚀刻步骤,其涉及活性离子蚀刻及离子束蚀刻的一或两者。
MTJ膜层堆叠,包括称作自由层(Free layer,FL)及固定层(pinned layer,PL)的两个铁磁性层,及穿隧阻障层(tunnel barrier layer),穿隧阻障层在自由层及固定层之间,包括一或多个介电层。导电层(电极)在固定层/穿隧阻障层/自由层堆叠上方及下方,作为分别在MTJ上方及下方的位线及源极线的电连接。固定层具有固定磁化,垂直于平面的方向(垂直磁性各向异性perpendicular magnetic anisotropy或PMA)为优选,而自由层可以自由旋转至与固定层磁化方向平行(parallel,P)或反平行(anti-parallel,AP)的方向,从而为MTJ建立“0”或“1”的存储器状态。磁阻比(magnetoresisitive ratio,DRR)以dR/R表示,其中dR为电流通过MTJ时,平行及反平行磁性状态之间的电阻差异,且R为最小电阻值。最底MTJ层通常为非磁性晶种层,其促进上层均匀生长,且增强上方的固定层或自由层的垂直磁性各向异性。盖层(也被称作顶电极)如Ta普遍以最顶MTJ层形成,且在后续的物理性及化学性蚀刻期间作为保护层。
精确的图案化技术,包含微影及活性离子蚀刻,通常涉及定义数百万个在磁性随机存取存储器组中的MTJ单元。转移光阻掩模图案至下层MTJ膜层堆叠的蚀刻制程具挑战性,因为在MTJ膜层堆叠中,多种材料(磁性合金、非磁性金属及介电膜)遭受离子束蚀刻或活性离子蚀刻时,各具有不同蚀刻速率。另外,因为活性离子蚀刻期间的化学反应,邻接侧壁的MTJ层的多个部分容易受损,因为暴露于湿气、氧气及其他氧化剂如甲醇,从而降低磁阻比及矫顽磁性(coercivity,Hc)。这个损害取决于单元尺寸,表示问题随着单元尺寸下降而变更严重。
为了避免对MTJ侧壁的化学损害,已应用纯物理性蚀刻技术如氩基活性离子蚀刻或离子束蚀刻。然而,因为它们非挥发性的特性,金属例如来自顶及底电极的Ta或来自固定层或自由层的铁磁性材料,可以轻易地再沉积在MTJ侧壁上,且造成让装置无法使用的电性短路。因为物理性蚀刻中的高能离子,也可发生对侧壁的物理性损坏。为了移除对侧壁的物理性损害或再沉积材料,已施行额外的步骤如水平活性离子蚀刻或离子束蚀刻修整,但是这些额外步骤增加制程的成本及循环时间。表面修整的可行性也受限于MTJ单元的密度。
常规MTJ蚀刻制程的另一个问题,为自由层及固定层的体积(宽度x厚度)相等或实质上相同。因此,当单元尺寸缩减至60纳米以下,钉札层磁化变得太弱以至于无法稳定自由层内部磁性状态。再者,如果固定层尺寸及能障(energy barrier,EB)持续下降,资料保存会受影响。应注意,磁性层中的能障与热稳定性(Δ)有关,如下面方程式(1)所示。
A=kV/kBT 方程式(1)
其中k为常数,V为磁性层(固定层)的体积,kB为波兹曼常数,及T为温度。
为了克服前面提到与常规MTJ图案技术相关的问题,需要新制程流程,使得具有实质上小于60纳米的临界尺寸的MTJ单元得以形成,同时维持磁性数值如磁阻比、MTJ侧壁的完整性及对自由层的固定层的钉扎强度。另外,新制程程序必须具有高产能及低成本,以与其他存储器装置竞争。
发明内容
本公开的第一目的是提供一种MTJ单元,相较于常规的设计,具有结构防止电性短路且避免对固定层及自由层的侧壁的化学性损害,从而增强磁性包含磁阻比及矫顽磁性。
本公开的第二目的是提供一种MTJ单元,满足第一目的并且具有改良资料保存的自由层且增强对自由层的固定层的钉扎强度,尤其在MTJ单元的临界尺寸<60纳米。
本公开的另一个目的是提供一种图案化MTJ堆叠的方法,使活性离子蚀刻或离子束蚀刻不损害自由层及固定层的多个部分,这些部分负责所得的MTJ单元的装置性能。
根据优选实施例,通过MTJ膜层堆叠至少具有固定层、自由层、自由层及固定层之间的穿隧阻障层及也称作顶电极的最顶盖层,达成首两个目的。在一些实施例中,使用晶种层作为最底MTJ层。配置MTJ堆叠为具有垂直于平面方向的厚度的单元,且具有多个层的宽度,其包括面内方向的自由层宽度(free layer width,FLW)。在优选实施例中,可选的晶种层、固定层及穿隧阻障层依序形成在底电极上,且具有第一宽度(w1)及实质上垂直对准于底电极顶表面的第一侧壁。自由层接触穿隧阻障层的顶表面,且盖层及垂直对准于自由层的顶表面的侧壁形成在自由层上。关键特征是自由层具有氧化外部及定义自由层宽度的磁性中心部。自由层中心部在基本上与盖层侧壁共平面的结处邻接外部。因此,各自由层中心部及盖层具有等同于自由层宽度的第二宽度,其中自由层宽度<第一宽度。再者,介电间隔物形成在盖层侧壁自由层外部的顶表面上且邻接盖层侧壁。
在一些实施例中,侧壁层,包括再沉积材料或来自离子束蚀刻或活性离子蚀刻的损害材料,邻接介电间隔物的外表面及自由层外部的外表面及第一侧壁。然而,负责装置性能的自由层中心部及固定层中心部没有接触侧壁层,使得磁阻比及矫顽磁性相较于常规MTJ装置设计被增强。此外,因为第一宽度>自由层宽度,相较于实质上与自由层宽度相同的现有技术,固定层对自由层具有更强的钉扎强度。
本公开也包含制造前面提及的MTJ单元的方法,优选地,可选的晶种层、固定层、穿隧阻障层、自由层及盖层依序形成在底电极(bottom electrode,BE)上。然后,沉积底部抗反射涂层(bottom anti-reflective coating,BARC)或介电抗反射涂层(dielectricanti-reflective coating,DARC)在盖层上。光阻层形成在底部抗反射涂层或介电抗反射涂层上,且通过微影方法曝光被图案化。在使用光阻剂显液的处理后,所得的光阻图案,包括多个光阻岛状物,且当作后续蚀刻制程的蚀刻掩模,上述蚀刻制程涉及活性离子蚀刻或离子束蚀刻中的一个或两者,其转移图案至底部抗反射涂层或介电抗反射涂层及盖层。第一侧壁形成在底部抗反射涂层或介电抗反射涂层及盖层上,且停止在自由层顶表面上。
之后,施行等离子体以氧化多个未被上方盖层保护的自由层外部,上述等离子体来自氧气、臭氧或氧气与臭氧的组合,再搭配N2、NH3、H2O或其他氧化剂。于是,该些自由层外部转变成多个自由层氧化部,其与自由层中心部交于结,且光阻掩模被移除。结为有效的第一侧壁的延伸,且基本上与上述侧壁共平面。然后,沉积介电间隔物在部分形成的MTJ单元上,且在后续步骤中通过垂直蚀刻,移除除了接近盖层的部份自由层外部以外的介电间隔物。因此,间隔物邻接第一侧壁,且具有随着从底部抗反射涂层或介电抗反射涂层的顶表面的距离增加而增加宽度。接着通过活性离子蚀刻或离子束蚀刻的一或两者,蚀刻部分形成的MTJ单元,以移除自由层氧化部、穿隧阻障层及固定层中未被间隔物或盖层保护的部分,从而形成第二侧壁在穿隧阻障层、固定层及晶种层上,停止在底电极上。此外,移除底部抗反射涂层或介电抗反射涂层以暴露盖层顶表面。第二侧壁基本上垂直于底电极顶表面,且决定大于自由层宽度的固定层宽度。自由层氧化部的外表面及邻接盖层的间隔物的外表面形成第三侧壁,其在接近穿隧阻障层的顶表面处,与第二侧壁连接。
侧壁层,包括再沉积的MTJ材料,通常形成在第二及第三侧壁上。然而,决定装置性能的自由层中心部及固定层的中心部没有受损或受到侧壁层影响,上述自由层中心部包含与自由层氧化部的结。之后,沉积包括一或多个介电层的封装层,以填满邻近MTJ单元之间的空间。施行化学机械性抛光(chemical mechanical polis,CMP)或其他平坦化步骤,以形成顶表面在封装层上,上述顶表面与盖层顶表面共平面。
附图说明
图1根据本公开的第一实施例绘示MTJ单元形成的剖面图,其中自由层具有多个氧化外部及小于固定层及穿隧阻障层宽度的铁磁性中心部的宽度。
图2根据本公开的实施例绘示MTJ膜层堆叠的剖面图,光阻图案形成在其上,且代表制造MTJ单元的第一步骤。
图3根据本公开的实施例绘示图2中MTJ堆叠在施行蚀刻步骤之后的剖面图,施行上述蚀刻步骤以转移光阻图案至盖层及底部抗反射涂层或介电抗反射涂层硬掩模。
图4根据本公开的实施例绘示图3中MTJ堆叠在使用氧气等离子体处理之后的剖面图,使用上述氧气等离子体处理以氧化未被盖层保护的自由层外部。
图5根据本公开的实施例绘示图4中MTJ堆叠在沉积介电间隔物在该些自由层氧化部及硬掩模上之后的剖面图。
图6根据本公开的实施例绘示图5中MTJ堆叠在使用另一个蚀刻步骤之后的剖面图,使用上述蚀刻步骤以移除除了沿着硬掩模及盖层的侧壁以外的间隔层。
图7根据本公开的实施例绘示图6中MTJ堆叠在自对准蚀刻之后的剖面图,上述自对准蚀刻形成侧壁在所有低于间隔物的MTJ层上,及侧壁层在完成的MTJ单元上。
图8根据本公开的实施例绘示图7中MTJ单元后续封装层的沉积且平坦化以电性绝缘MTJ单元的剖面图。
图9根据本公开的实施例绘示在一组行列中具有圆形形状的多个MTJ单元的俯瞰图。
图10根据本公开的第二实施例绘示形成MTJ单元的剖面图,其中自由层具有多个氧化外部及小于固定层及穿隧阻障层宽度的铁磁性中心部的宽度。
图11-14绘示图10中MTJ单元的制造期间的中间步骤的剖面图。
具体实施方式
本公开为MTJ单元,其中自由层具有多个氧化外部,其与中心部形成一结,上述中心部具有自由层宽度,其中自由层宽度小于穿隧阻障层及钉札层的宽度,且介电间隔物形成在该些自由层氧化外部上且邻接盖层的侧壁,使得侧壁与结共平面,且避免电性短路。本公开也包含制造前面提到的MTJ单元的制程,其中离子束蚀刻或活性离子蚀刻没有物理性地或化学性地损害负责装置性能的自由层中心部或固定层内部。虽然只有一个MTJ单元绘示在图里,本领域技术人员理解多个MTJ单元形成在典型存储器装置图案中。在此处定义的制程,可包括一或多个步骤。MTJ层的平面在x轴与y轴方向,而各层的厚度在z轴方向。
在相关的美国专利申请案号15/595,484中,我们公开蚀刻磁性穿隧界面膜层堆叠的方法,其包括惰性气体及氧化剂两者,以最小化对MTJ侧壁的化学性损害及MTJ侧壁上可以造成电性短路的再沉积材料。在实际操作中,完全防止对侧壁的化学性损害或在其上的再沉积材料是很困难的。因此,通常施行侧壁修整搭配水平活性离子蚀刻或离子束蚀刻的额外步骤,其具有较高的制造成本及循环时间。再者,常规MTJ单元的设计,自由层及固定层具有实质上相等的体积(宽度)。随着MTJ单元尺寸持续下降至小于60纳米,固定层磁化变得太弱以至于无法稳定自由层磁性状态。还有,固定层的能障(energy barrier,EB)下降且不利地影响资料保存。
在相关的美国专利申请案号15/465,644中,我们公开图案化磁性穿隧界面的制程,使得固定层宽度实质上大于自由层宽度。然而,在形成MTJ侧壁之后,需要自由层的离子束蚀刻修整,以移除损害的材料。更优选地,MTJ侧壁的形成之后,需要不施行离子束蚀刻修整的MTJ图案化的制程,使得产能改良及制造成本最小化。
参见图1,本公开的第一实施例绘示MTJ单元设计,其克服与常规MTJ单元及先进装置中单元尺寸缩减小于60纳米时的现有技术制造方法相关的问题。MTJ单元形成在基板上,其在一实施例中,包括底电极(bottom electrode,BE)10在存储器装置中。底电极可为多层结构且通常嵌入介电层中(未显示)。此外,通常其他装置层(未显示)在底电极下,如与底电极电性连接的位线(或源极线)。
MTJ单元,包括膜层堆叠11-15形成在基板上,其可为底电极(bottom electrode,BE)10跟顶表面10t。在示范性实施例中,晶种层11、固定层12、穿隧阻障层13、自由层14及盖层15依序形成在底电极上。关键特征为层11-13具有实质上垂直于顶表面10t的侧壁24,且定义固定层宽度d,其大于自由层中心部14中的自由层宽度。注意盖层15具有侧壁20实质上也垂直对准于顶表面10t,且其与自由层中心部及多个氧化外部14x之间的结14s共平面。在优选实施例中,差异(固定层宽度–自由层宽度)至少20埃,且在一些MTJ单元中实质上大于20埃,表示外部14x的基本宽度e在自由层中心部各侧至少10埃。此外,该些自由层外部具有化学计量氧化态,其中全部金属原子基本上为完全氧化。具有实质上大于自由层宽度的固定层宽度的优点,为固定层维持足够的磁化以稳定自由层磁矩,尤其在自由层宽度缩减小于60纳米。此外,相较于现有技术中自由层宽度接近固定层宽度的MTJ单元,固定层能障并未如更小的自由层下降,也因此提供改良的资料保存。
第一实施例的MTJ单元的额外特征,为介电间隔物21s形成在该些自由层氧化外部14x及侧壁20上。介电间隔物作为缓冲以防止侧壁层22中的导电材料造成MTJ单元中的电性短路。注意在之后的章节中,会解释形成侧壁24的离子束蚀刻或活性离子蚀刻的步骤期间沉积侧壁层。前面提到的蚀刻步骤也产生侧壁23在介电间隔物21s的外表面上及该些自由层氧化外部14x的外表面上。注意侧壁23从盖层顶表面15t的角15c以角度α延伸,其中α大于0°但可小于30°,取决于理想基本宽度e,且在接近穿隧阻障层13的顶表面处连接侧壁24。
应该要理解侧壁层22具有宽度b,其可介于范围5-10埃之间,取决于用来产生侧壁24的离子束蚀刻或活性离子蚀刻的本质,且包括如来自固定层12的磁性金属或合金,及来自晶种层11及底电极10的金属或合金。相似的侧壁层在常规MTJ中,如果在穿隧阻障层13附近形成通道,可容易造成电性短路,且降低磁性性能。然而,间隔物21s及多个自由层氧化外部14x的存在防止电性连接至在穿隧阻障层上的MTJ单元,此基本上消除本公开中短路的可能性。侧壁层可也包含固定层的外围及晶种层的外围区域,在形成侧壁24的离子束蚀刻或活性离子蚀刻期间,被化学性地损坏或部分氧化。本公开中,固定层中心部具有一宽度接近主要负责装置性能的自由层宽度(虚线11c内),没有包括或邻接侧壁层。于是,相较于现有的技术方案,磁性性能增强,上述现有技术具有沿着所有MTJ层的单一侧壁,且侧壁层形成在单一侧壁上。
侧壁层22具有外侧22s,其在一些实施例中,在穿隧阻障层13的顶表面下实质上平行于侧壁24形成,在穿隧阻障层顶表面上平行于侧壁23形成。如之后章节所描述,通常沉积封装层以绝缘邻近的MTJ单元。封装层,可包括一或多个介电层,其中至少一介电层邻接外侧22s。因为侧壁层对MTJ性能不具有有害作用,没有必要在封装前通过施行离子束蚀刻或活性离子蚀刻修整步骤移除层,从而相较于常规制程方法提高产能。
本公开也包含制造MTJ单元的制程,如图1所示。在第2-7图中,描述步骤流程图的关键方面绘示相关步骤。
参见图2,沉积MTJ堆叠1沉积在基板10上,且在示范性实施例中,具有底部自旋阀配置,其中依序形成可选的晶种层11、固定层12、穿隧阻障层13、自由层14及盖层15在基板上。各固定层及自由层最好具有磁化对准正或负z轴方向的垂直磁性各向异性为优选。在其他实施例中,至少一额外层可被包括在前面提到的MTJ堆叠中,例如高介电常数促进层,其为介于自由层及盖层之间的金属氧化层,增强自由层中的垂直磁性各向异性。晶种层,可包括一或多个NiCr、Ta、Ru、Ti、TaN、Cu、Mg或其他材料,通常被用于在上层中促进平滑且均匀的晶粒结构。
固定层12可具有合成反平行(synthetic anti-parallel,SyAP)的配置,以AP2/Ru/AP1代表,其中反铁磁性偶合层由Ru、Rh、Ir形成,例如,其被夹在AP2磁性层及AP1磁性层之间(未显示)。AP2层也被称作外部固定层,形成在晶种层上,而AP1为内部固定层且通常接触穿隧阻障层。AP1层及AP2层,可包括CoFe、CoFeB、Co或其组合。在其他实施例中,参见层可为具有固有垂直磁性各向异性的积层堆叠,例如(Co/Ni)n、(CoFe/Ni)n、(Co/NiFe)n、(Co/Pt)n、(Co/Pd)n或类似,其中n为积层数。再者,过渡层如CoFeB或Co可被插入积层堆叠中的最顶层及穿隧阻障层之间。
穿隧阻障层13优选为一金属氧化层,其包括MgO、TiOx、AlTiO、MgZnO、Al2O3、ZnO、ZrOx、HfOx及MgTaO的一或多者。更优选地,氧化镁被选作为穿隧阻障层,因为其提供最高磁阻比,举例而言,尤其当其夹在两钴铁硼层之间。
自由层14可为Co、Fe、CoFe或合金,再搭配B或Ni的一或两者或包括前面提到的组成物组成的多层堆叠。在其他实施例中,自由层可具有非磁矩稀释层如Ta或Mg插在铁磁性耦合的两CoFe或CoFeB层之间,在替代的实施例中,自由层具有合成反平行的配置如自由层1/钌/自由层2,其中自由层1及自由层2为反铁磁性耦合的两磁性层,或为前述关于固定层组成的固有垂直磁性各向异性的积层堆叠。
在用于制造多个MTJ单元的后续蚀刻步骤期间,盖层15也作为硬掩模,且通常包括Ta、Ru、TaN、Ti、TiN及W的一或多者。应该要理解可挑选其他盖层材料包含MnPt或导电性氧化物如RuOx,以在蚀刻步骤期间相对于MTJ层底层提供高蚀刻选择性,此定义完成的MTJ单元中的固定层宽度,且停在基板10上。MTJ堆叠中全部的层可在溅镀系统的直流电溅镀腔室沉积,上述溅镀系统如Anelva C-7100溅镀沉积系统,包含超高真空直流电磁控溅镀腔室搭配多个靶块及至少一氧化腔室。通常,溅镀沉积制程包含一氩气溅镀气体及一介于5×10-8至5×10-9托尔之间的基础压力。
当全部的层11-15形成,可以通过加热至约介于360℃至400℃之间的温度退火处理MTJ堆叠1一段时间,直到数个小时以在固定层、自由层、及穿隧阻障层中长出立方体心结构,从而增强固定层及自由层中的垂直磁性各向异性。前述层中匹配晶格结构也被认为是改良后续图案化制程中形成MTJ单元中的磁阻比。
根据本公开,如MTJ图案化制程的第一步骤,依序将底部抗反射涂层或介电抗反射涂层16及光阻层涂布在盖层15上。底部抗反射涂层或介电抗反射涂层具有顶表面16t,具有最小化后续图案化曝光期间的光反射的折射率,从而使更多具有较少临界尺寸偏差的均匀光阻岛状物40形成在图案化光阻层上。然后,施行微影制程,包括惯例的图案化曝光及显影程序,以形成光阻层中包含多个具有侧壁40s的岛状物的图案。如之后图9俯瞰图所指示,岛状物为具有多个行及列的阵列。然而,图2中只有绘示一岛状物以简化图。各岛状物具有临界尺寸w,其在一些实施例中对应于最先进存储器装置中要求的临界尺寸,介于10纳米至60纳米之间。注意一些装置为圆形,使得w形成在x轴及y轴两方向。然而,岛状物40的俯瞰形状可为椭圆形或多边形,使得y轴方向不同于x轴方向。
参见图3,施行初始蚀刻步骤29,且可为离子束蚀刻,其中离子可来自Ar、Kr、Xe或Ne的一或多者,或可包括活性离子蚀刻搭配氟化碳或氯化碳气体,以转移岛状物40的形状至底部抗反射涂层或介电抗反射涂层16及盖层15。此外,离子束蚀刻或活性离子蚀刻可包含氧气。相应地,形成侧壁20且其为侧壁40s至自由层14的顶表面14t的延伸。注意在侧壁20实质上垂直于自由层顶表面的实施例中,临界尺寸w有效地复制在层15、16中。
在一些实施例中,钝化步骤,包括在初始活性离子蚀刻或离子束蚀刻完成之后,马上施行氧气等离子体或流送氧气进入制程腔室,且没有破真空,以产生较平滑的侧壁20。
在此处叙述的实施例,应该理解离子束蚀刻,通常包括旋转其上形成有MTJ膜层堆叠及基板的工作件(晶片)。此外,指向基板10的惰性气体离子的入射角度及穿透角度可在0°至90°之间变动。另一方面,活性离子蚀刻包含固定的晶片,且所导致的等离子体被限制在90°的方向(垂直于晶片表面)。
参见图4,根据本公开的制程,关键特征包括步骤30,其中等离子体,包括纯氧、臭氧或其混和,再搭配N2、NH3、H2O或H2O2或其他氧化剂的一或多个,在活性离子蚀刻条件下产生,且用来氧化没有被盖层15覆盖的该些自由层外部14x。因此,自由层宽度由维持铁磁性特性的自由层中心部14的宽度定义。结14s介于自由层部14、14x之间形成,且在下面对准侧壁20且与侧壁20共平面。低于50瓦特的低偏压功率为优选用来防止离子或等离子体穿透进下方固定层且氧化其部分。优选地,活性离子蚀刻条件,包括10至500标准每分钟立方公分(standard cubic centimeters per minute,sccm)的氧化剂流速、50至500瓦特的射频功率、小于50瓦特的偏压功率及5至50毫托尔的腔压。
替代地,步骤30,可包括自然氧化、热氧化或其他众所周知的氧化方法,以产生该些自由层氧化外部14x。例如,自然氧化,可包括100至10000标准每分钟立方公分的氧化剂流速。此外,热氧化,优选地包括氧化剂为纯氧或臭氧或其组合,再搭配N2、NH3、H2O或H2O2的一或多者为优选。在一些实施例中,热氧化以100至10000标准每分钟立方公分的氧化剂流速产生,且加热至100℃至400℃的温度。
如同稍早所述,该些自由层氧化外部作为绝缘缓冲,以防止电性短路及对负责装置性能包括磁阻比及矫顽磁性的自由层中心部14的化学损坏。步骤30也移除包括岛状物40的光阻图案。
参见图5,介电层21,包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化镁、氧化铝、氧化钽、或其他金属氧化物、金属氮氧化物、金属氮化物或金属碳化物,且厚度至少50埃,通过物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、或等离子体促进化学气相沉积(plasma enhanced CVD,PECVD)方法,沉积在顶表面14t、16t、及侧壁20上。优选地,使用化学气相沉积,以最大化在侧壁20上介电层的覆盖。介电层通常并非保形,表示顶表面16t上的厚度通常大于侧壁20上的厚度。
之后,如图6绘示,施行垂直蚀刻31(离子束蚀刻或活性离子蚀刻),移除在顶表面16t上的介电层21及相当大部分来自顶表面14t的介电层21。优选地,蚀刻步骤31在此处产生介电间隔物,之后被称作间隔物21s,其在该些自由层氧化外部14x的顶表面14t的多个部分上及侧壁20上。间隔物在顶表面16t接触上方底部抗反射涂层或介电抗反射涂层的边角16c,且具有越来越大的宽度直到在顶表面14t达到至少10埃的宽度c。离子束蚀刻或活性离子蚀刻步骤31可基于来自氟化碳、氯气或氩气产生的离子或等离子体。间隔物21s及层15、16作为对MTJ堆叠中残余层11-13及14x的后续蚀刻步骤的蚀刻掩模。
参见图7,施行蚀刻步骤32且其包括离子束蚀刻、活性离子蚀刻或其组合。在一优选实施例中,蚀刻步骤32基于惰性气体产生的离子或等离子体,其为Ar、Kr、Ne、或Xe之一及甲醇、乙醇、O2、H2O2、H2O、N2O、或CO的氧化剂的一或多者。相应地,侧壁24形成在穿隧阻障层13、固定层12及晶种层11上,且停止在基板的顶表面10t上。未被间隔物21s覆盖的底部抗反射涂层或介电抗反射涂层16及该些自由层氧化外部14x的多个部分也被移除。应注意的是,在层11-13上的侧壁24在靠近穿隧阻障层的顶表面处,连接该些自由层外部14x上的侧壁23及间隔物21s上的侧壁23。步骤32决定固定层宽度d,其在优选实施例中实质上大于自由层宽度。穿隧阻障层及可选的晶种层也具有宽度d。在其他实施例中,基于惰性气体或氧化剂的离子束蚀刻或活性离子蚀刻皆可在步骤32中施行。取决于活性离子蚀刻或离子束蚀刻条件,该些自由层外部的基本宽度e可小于先前蚀刻32的最大间隔物宽度c,但是在自由层中心部14各侧上至少10埃为优选。
在蚀刻步骤32包含活性离子蚀刻条件的实施例中,等离子体优选是以介于600瓦特至3000瓦特之间的射频功率以及在接近室温的温度诱发并维持。此外,在活性离子蚀刻制程腔室中,施加在顶电极的射频功率可不同于施加在底电极的射频功率。以特定的离子束蚀刻或活性离子蚀刻条件,侧壁24可实质上垂直于示范实施例提及的顶表面10t。再者,蚀刻步骤32的结果,侧壁层22具有约5到10埃的宽度b,通常形成在侧壁23及侧壁24上。侧壁层,包括来自层11-13、自由层外部14x、及来自基板10的再沉积材料。当蚀刻步骤32包括一氧化剂,侧壁层可也包括氧化造成的层11-13的多个损坏部分。应理解的是,取决于图案密度(MTJ单元之间的间距),具有较大间距的MTJ单元之间的底层11,倾向在较近间距的MTJ单元之间的底层11之前被移除。因此,蚀刻步骤32可移除暴露在具有较大间距的MTJ单元之间的一部分基板,而在具有较小间距的MTJ单元间的顶表面10t的区域最终被露出。
注意蚀刻步骤32为自对准蚀刻制程,代表不需要微影制程以产生侧壁24。因此,使用此处所定义的MTJ图案化程序避免了叠对的问题,这对于要图案化一个位于已经图案化的自由层下方的固定层特别困难。因为通过移除现有技术装置中与侧壁层22接触或包括自由层及钉札层的活性部分有关的性能变数,MTJ图案化程序更能被控制,我们发现MTJ转换电流也更均匀。
参见图8,封装层25,包括介电材料,沉积在侧壁层22上及图7中MTJ单元中的顶表面15t上,及在存储器阵列中其他MTJ单元(未显示)上。优选地,封装层具有厚度5-250纳米且为下列一或多者:氧化硅、氮化硅、氮氧化硅、碳化硅、金属氮化物、金属氧化物、金属氮氧化物、金属碳化物包含但不限于SiOYNz、AlOYNz、TiOYNz、SiCYNz、MgO、TaOY及AlOY,其中y+z>0。优选地,在先前施行蚀刻步骤32的制程腔室不破真空地通过物理气相沉积、化学气相沉积、离子束沉积(ion beam deposition,IBD)或原子层沉积(atomic layer deposition,ALD)沉积封装层。
之后,施行化学机械性抛光(chemical mechanical polish,CMP)制程或其他平坦化方法,以形成与盖层15上的顶表面15t共平面的封装层上的顶表面25t。在一些实施例中,在蚀刻步骤32之后,化学机械性抛光移除任何介电抗反射涂层或底部抗反射涂层16的残余物。
参见图9,通过本公开流程图绘示化学机械性抛光或替代的平坦化制程后,形成多个MTJ单元的岛状物形状的俯瞰图。MTJ单元在顶表面15t具有宽度w及长度v。如同先前解释的,MTJ单元以圆形绘示,其中w=v,但在其他实施例中可具有椭圆形或多边形的形状,使得w不等于v。一般而言,数百万个MTJ单元以行列形成阵列,但在此只有绘示四个以简化图。
之后,如本领域技术人员所理解的,通过常规方法,顶导电层,包括多个平行的导电线(未显示),形成在MTJ单元及封装层25上。如此一来,用来转换自由层中的磁性状态的写入电流,或用来侦测装置中实际的磁性状态的读取电流,可从顶导电线经过MTJ单元至底电极10,或反方向。
根据图10显示本公开的第二实施例,调整图1中的MTJ,以得到插入高介电常数促进层17的MTJ单元,上述高介电常数促进层17接触自由层中心部14的顶表面及盖层15的底表面。现在侧壁20从盖层顶表面15t延伸至自由层顶表面14t,且决定高介电常数促进层的外表面,其具有实质上与自由层宽度相等的宽度。再者,介电间隔物21s从盖层顶表面至自由层顶表面邻接侧壁20。
参见图11,在图10中MTJ单元的第一制造步骤为MTJ堆叠2的形成,其中可选的晶种层11、固定层12、穿隧阻障层13、自由层14、高介电常数促进层17及盖层15依序被沉积在基板10上。高介电常数促进层为金属氧化物如氧化镁或在前面提到关于穿隧阻障层组成物的其他金属氧化物为优选。高介电常数层有利地用于在提供第二自由层/金属氧化物的结(除了自由层/穿隧阻障层的结)处,改良热稳定性,从而增加自由层内的垂直磁性各向异性。沉积底部抗反射涂层及介电抗反射涂层16在盖层上之后,与第一实施例相似,在盖层顶表面16t上形成包含岛状物40与侧壁40s的光阻图案。
之后,进行前文所述的蚀刻步骤29及等离子体氧化30以产生图12所绘示的MTJ单元结构的中间物。注意侧壁20从底部抗反射涂层或介电抗反射涂层16的顶表面延伸至该些自由层氧化外部14x的顶表面14t。换句话说,各层15-17具有宽度w,实质上等于自由层中心部14的宽度FLW,其与自由层氧化外部具有结14s。
然后,如图13绘示,沉积介电层,然后施行垂直蚀刻以提供介电间隔物21s,其在高介电常数促进层17、盖层15及底部抗反射涂层或介电抗反射涂层16处邻接侧壁20。介电间隔物具有随着从顶角16c的距离增加而增加的宽度,直到在该些自由层氧化外部14x顶表面14t达到宽度c。
参见图14,绘示封装的MTJ单元,在蚀刻图13的MTJ单元的中间物以形成侧壁24后,沉积封装层25及进行前文第一实施例中的7-8图所述的平坦化步骤。因此,根据第二实施例的MTJ单元维持第一实施例所有的特性及优点。再者,高介电常数促进层17预计提供更高热稳定性的额外优点,以防范自由层磁性(未显示)因为离散磁场或高温条件从(+)z轴方向至(-)z方性的非预期性转换,或反之亦然。
在此处所有公开的实施例中,固定层宽度实质上大于自由层宽度。因此,相较于具有自由层宽度基本上等同于固定层宽度的现有技术的MTJ单元,MTJ单元中的资料保存被认为有改良,因为固定层对自由层磁性提供更大的稳定性,尤其是自由层宽度的数值小于60纳米。
虽然本公开已例示并参照优选实施例进行措述,但本公开所属技术领域者应理解,在不悖离本公开的精神或权利要求的范围下,形式及细节可作各种的更动。

Claims (25)

1.磁性穿隧结结构,包括:
(a)一第一膜层堆叠,包括一可选的晶种层、一固定层及一穿隧阻障层,依序在一基板上形成,且具有一第一宽度,该第一宽度由一第一侧壁所决定,其中所述第一侧壁实质上垂直对准于该基板的一顶表面;
(b)一第二膜层堆叠,包括:
(1)一自由层,形成在该穿隧阻障层上,其中该自由层具有一铁磁性中心部及多个氧化外部,上述多个氧化外部各与该自由层中心部形成一结;及
(2)一盖层,在该自由层中心部上方,其中该自由层中心部及该盖层具有一自由层宽度,该自由层宽度小于该第一宽度,且该盖层具有一第二侧壁,其与该结共平面;及
(c)一介电间隔物,邻接该第二侧壁且接触该些自由层氧化外部的一顶表面,且其中该介电间隔物具有一外表面,其与该自由层氧化外部的一外表面形成一第三侧壁,且该介电间隔物具有随着从该盖层的一顶表面的距离增加而增加的宽度。
2.如权利要求1所述的磁性穿隧结,其中该第一宽度大于该自由层宽度至少20埃,使得该些自由层氧化外部的一底表面的一宽度在该自由层中心部的各侧至少10埃。
3.如权利要求2所述的磁性穿隧结,其中该自由层宽度小于60纳米。
4.如权利要求1所述的磁性穿隧结,其中该基板为一存储器装置中的一底电极。
5.如权利要求1所述的磁性穿隧结,其中该介电间隔物包括氧化硅、氮化硅、氮氧化硅、碳化硅、氧化镁、氧化铝、氧化钽、金属氧化物、金属氮氧化物、金属碳化物或金属氮化物。
6.如权利要求1所述的磁性穿隧结,其中该第三侧壁在接近该穿隧阻障层的一顶表面处,连接该第一侧壁。
7.如权利要求1所述的磁性穿隧结,其中该第二膜层堆叠还包括一高介电常数促进层,其具有该自由层宽度且接触该自由层中心部的一顶表面及该盖层的一底表面,且受限于该第二侧壁。
8.如权利要求1所述的磁性穿隧结,其中该些自由层氧化外部具有一化学计量氧化态。
9.一种制造磁性穿隧结单元的方法,包括:
(a)提供一磁性穿隧结膜层堆叠,包括一可选的晶种层、一固定层、一穿隧阻障层、一自由层及一最上盖层,其依序地形成在一基板上;
(b)图案化该盖层,以形成在其上的一第一侧壁及一第一宽度;
(c)氧化该些自由层未被该盖层覆盖的外部,从而形成一介于该些自由层氧化外部及一自由层中心部之间的一结,其中该结与该第一侧壁共平面,使得该自由层中心部具有该第一宽度;
(d)形成一介电间隔物在该些自由层氧化外部上及在该第一侧壁上;及
(e)以该介电间隔物及该盖层作为一蚀刻掩模,施行一自对准蚀刻,以产生一第二侧壁在该穿隧阻障层、该固定层及该可选的晶种层上,使得该固定层具有一实质上大于该第一宽度的第二宽度,及产生一第三侧壁在该些自由层氧化外部的外表面上及该介电层的外表面上,使得该第三侧壁在接近该穿隧阻障层的一顶表面处,与第二侧壁连接。
10.如权利要求9所述的方法,还包括于步骤(a)形成在该自由层上的一高介电常数促进层,且接触该最上盖层的一底表面,在步骤(b)后,该第一侧壁形成在该盖层及该高介电常数促进层上。
11.如权利要求9所述的方法,其中图案化该盖层,包括:
(a)形成一底部抗反射涂层或一介电抗反射涂层在该盖层上;
(b)形成一光阻层在该底部抗反射涂层或该介电抗反射涂层上,且图案化该光阻层以产生一光阻岛状物,其具有该第一宽度;及
(c)施行一离子束蚀刻或一活性离子蚀刻,以转移该光阻岛状物中的该第一宽度。
12.如权利要求9所述的方法,其中施行一自然氧化、一热氧化或以一氧基等离子体,以形成该些自由层氧化外部。
13.如权利要求12所述的方法,其中该自然氧化包括一氧化剂,其为纯氧或臭氧或纯氧与臭氧的组合,再搭配氮气、氨气、水或过氧化氢中的一或多者。
14.如权利要求13所述的方法,其中该自然氧化以100至10000标准每分钟立方公分的氧化剂流速产生。
15.如权利要求12所述的方法,其中该热氧化包括一氧化剂,其为纯氧或臭氧或纯氧与臭氧的组合,再搭配氮气、氨气、水或过氧化氢中的一或多者。
16.如权利要求15所述的方法,其中该热氧化包括100至10000标准每分钟立方公分的氧化剂流速,且加热至100℃至400℃的温度。
17.如权利要求12所述的方法,其中该氧基等离子体包括一氧化剂,其为纯氧或臭氧或纯氧与臭氧的组合,再搭配氮气、氨气、水或过氧化氢中的一或多者。
18.如权利要求17所述的方法,其中在活性离子蚀刻条件下产生氧基等离子体,该条件包括10至500标准每分钟立方公分的氧化剂流速、50至500瓦特的射频功率、偏压功率<50瓦特及5至50毫托尔的腔压。
19.如权利要求11所述的方法,其中形成该些介电间隔物在一制程中完成,包括:
(a)沉积一介电层在该些自由层氧化外部、第一侧壁及该底部抗反射涂层或该介电抗反射涂层的一顶表面上;及
(b)施行一垂直离子束蚀刻或一活性离子蚀刻,以移除在该底部抗反射涂层或该介电抗反射涂层上的该介电层,及移除来自于该些自由层氧化外部上的一部份的顶表面的该介电层。
20.如权利要求9所述的方法,其中一侧壁层包括再沉积材料及/或该可选的晶种层、该固定层及该穿隧阻障层的损伤部,其在该第二侧壁及该第三侧壁上形成,为该自对准蚀刻的结果,且其中该侧壁层不接触该固定层的一中心部,其具有一宽度实质上与该第一宽度相等。
21.如权利要求9所述的方法还包括沉积一封装层,其将该磁性穿隧结单元与邻近磁性穿隧结单元电性地绝缘,且平坦化该封装层,以具有一顶表面与该盖层的一顶表面共平面。
22.如权利要求9所述的方法,其中该第二宽度大于该第一宽度至少20埃。
23.如权利要求9所述的方法,其中该第一宽度约小于60纳米。
24.如权利要求11所述的方法,其中氧化该些自由层外部以移除该光阻层,其包含该光阻岛状物。
25.如权利要求9所述的方法,其中施行该自对准蚀刻移除该底部抗反射涂层或该介电抗反射涂层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809230A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 形成存储器单元的方法以及集成电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10359699B2 (en) * 2017-08-24 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Self-adaptive halogen treatment to improve photoresist pattern and magnetoresistive random access memory (MRAM) device uniformity
US10522751B2 (en) * 2018-05-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ CD variation by HM trimming
US11094878B2 (en) 2019-06-18 2021-08-17 International Business Machines Corporation Short circuit reduction in magnetic tunnel junctions
CN113113532A (zh) * 2020-01-10 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11569438B2 (en) 2020-03-23 2023-01-31 International Business Machines Corporation Magnetoresistive random-access memory device
US11495737B2 (en) * 2020-06-29 2022-11-08 United Microelectronics Corp. Magnetic tunnel junction (MTJ) device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050277206A1 (en) * 2004-06-11 2005-12-15 International Business Machines Corporation Structure and method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory
CN102034538A (zh) * 2009-09-28 2011-04-27 旺宏电子股份有限公司 一种电荷捕捉存储器及其制造方法
CN102142399A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 集成电路结构的制造方法
KR20120135581A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 자성 패턴 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
US20130221459A1 (en) * 2012-02-29 2013-08-29 Headway Technologies, Inc. Engineered Magnetic Layer with Improved Perpendicular Anisotropy using Glassing Agents for Spintronic Applications
US20160248003A1 (en) * 2015-02-20 2016-08-25 International Business Machines Corporation Spin torque transfer mram device formed on silicon stud grown by selective epitaxy

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635496B2 (en) 2001-10-12 2003-10-21 Infineon Technologies, Ag Plate-through hard mask for MRAM devices
US20030231437A1 (en) * 2002-06-17 2003-12-18 Childress Jeffrey R. Current-perpendicular-to-plane magnetoresistive device with oxidized free layer side regions and method for its fabrication
US6806096B1 (en) 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
JP4111274B2 (ja) 2003-07-24 2008-07-02 キヤノンアネルバ株式会社 磁性材料のドライエッチング方法
US6984529B2 (en) 2003-09-10 2006-01-10 Infineon Technologies Ag Fabrication process for a magnetic tunnel junction device
US7001783B2 (en) 2004-06-15 2006-02-21 Infineon Technologies Ag Mask schemes for patterning magnetic tunnel junctions
US7374952B2 (en) 2004-06-17 2008-05-20 Infineon Technologies Ag Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof
JP2006179051A (ja) 2004-12-21 2006-07-06 Hitachi Global Storage Technologies Netherlands Bv 磁気抵抗センサ及びその製造方法
US8450119B2 (en) 2006-03-17 2013-05-28 Magic Technologies, Inc. Magnetic tunnel junction patterning using Ta/TaN as hard mask
US7696551B2 (en) 2007-09-20 2010-04-13 Magic Technologies, Inc. Composite hard mask for the etching of nanometer size magnetic multilayer based device
KR100943860B1 (ko) 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US8564080B2 (en) 2010-07-16 2013-10-22 Qualcomm Incorporated Magnetic storage element utilizing improved pinned layer stack
US8722543B2 (en) 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8747680B1 (en) 2012-08-14 2014-06-10 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive-based device
US9166154B2 (en) 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
US9275713B2 (en) 2013-01-17 2016-03-01 Yimin Guo Magnetoresistive element and method of manufacturing the same
US9196825B2 (en) * 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
US9269894B2 (en) 2013-10-15 2016-02-23 Everspin Technologies, Inc. Isolation of magnetic layers during etch in a magnetoresistive device
JP6132791B2 (ja) 2014-03-12 2017-05-24 東京エレクトロン株式会社 半導体デバイスの製造方法及び製造装置
KR20160011069A (ko) 2014-07-21 2016-01-29 삼성전자주식회사 자기 소자의 제조 방법
US9559294B2 (en) 2015-01-29 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned magnetoresistive random-access memory (MRAM) structure for process damage minimization
US9362490B1 (en) 2015-07-09 2016-06-07 Rongfu Xiao Method of patterning MTJ cell without sidewall damage
WO2017052573A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Stepped magnetic tunnel junction devices, methods of forming the same, and devices including the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050277206A1 (en) * 2004-06-11 2005-12-15 International Business Machines Corporation Structure and method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory
CN102034538A (zh) * 2009-09-28 2011-04-27 旺宏电子股份有限公司 一种电荷捕捉存储器及其制造方法
CN102142399A (zh) * 2010-01-29 2011-08-03 台湾积体电路制造股份有限公司 集成电路结构的制造方法
KR20120135581A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 자성 패턴 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
US20130221459A1 (en) * 2012-02-29 2013-08-29 Headway Technologies, Inc. Engineered Magnetic Layer with Improved Perpendicular Anisotropy using Glassing Agents for Spintronic Applications
US20160248003A1 (en) * 2015-02-20 2016-08-25 International Business Machines Corporation Spin torque transfer mram device formed on silicon stud grown by selective epitaxy

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809230A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 形成存储器单元的方法以及集成电路
TWI787768B (zh) * 2020-08-31 2022-12-21 台灣積體電路製造股份有限公司 積體電路及形成記憶胞的方法
CN113809230B (zh) * 2020-08-31 2024-03-08 台湾积体电路制造股份有限公司 形成存储器单元的方法以及集成电路

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