KR102330561B1 - 비에칭 자기 정렬 자석 터널 접합(mtj) 디바이스 구조물 - Google Patents

비에칭 자기 정렬 자석 터널 접합(mtj) 디바이스 구조물 Download PDF

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Abstract

아래에 놓인 하부 전극(BE)(35, 36)에 자기 정렬되는 자기 터널 접합(MTJ) 셀(47)을 형성하기 위한 프로세스 흐름이 개시된다. BE는 제1 폭(w1)을 갖는 하부 BE 층(35) 및 제2 폭(w2)을 갖는 상부(제2) BE 층(36)으로 구성되며, 여기서 w2 > w1이다. 바람직하게는, BE는 T 형상을 갖는다. 최상부 하드 마스크(46)를 포함하는 MTJ 층의 스택은 BE 상에 성막되고 자기 정렬된 성막 프로세스로 인해 폭(w2)을 갖는다. 더미 MTJ 스택(49)이 또한 제1 BE 층 주위에 형성된다. 이온이 기판에 대해 < 90°의 입사각에 있는 이온 빔 에칭이 측벽 상의 이물질을 제거하기 위해 사용된다. 그 후, MTJ 셀을 절연하고 제1 BE 층과 더미 MTJ 스택 사이의 간극을 충전하기 위해 캡슐화층(80)이 성막된다.

Description

비에칭 자기 정렬 자석 터널 접합(MTJ) 디바이스 구조물
본 개시내용은 MTJ 셀의 어레이를 형성하는 방법에 관한 것으로서, 각각의 MTJ 셀은 MTJ 셀의 폭을 규정하는 패터닝된 하부 전극 상에 자기 정렬 프로세스(self-aligned process)에 의해 성막되어, 이에 의해 MTJ 층 스택을 통해 마스크 패턴을 전사하는 데 사용되는 종래의 에칭 프로세스에 의해 야기된 MTJ 측벽 손상을 회피함으로써 자기 저항비 및 다른 자기 특성의 개선을 제공한다.
MTJ 메모리 소자는 또한 MTJ 셀 또는 MTJ라고도 칭하고, 자기 기록 디바이스 내의, 그리고 자기 랜덤 액세스 메모리(magnetic random access memory: MRAM) 및 스핀 토크 전달(spin torque transfer: STT)-MRAM과 같은 메모리 디바이스 내의 주요 구성 요소이다. 상보적 실리콘 산화물 반도체(Complementary Silicon Oxide Semiconductor: CMOS) 하부 구조물와의 제조 방법 및 통합 방안은 MRAM의 성공적인 상업적 생산을 위해 요구되는 2개의 중요한 인자이다. 이 새로운 종류의 비휘발성 메모리는 DRAM, SRAM 및 플래시의 대체물일 것이다. MRAM 디자인에서, 메모리 소자는 터널 배리어층이라 칭하는 얇은 절연층에 의해 분리된 2개의 강자성층으로 구성된 자기 터널 접합부(magnetic tunnel junction: MTJ)이다. 강자성층들 중 하나는 수직 자기 이방성(perpendicular magnetic anisotropy: PMA)을 갖거나, 또는 반강자성층 세트에 의해 고정 자기 모멘트 평면내 배향으로 피닝된다(pinned). 자유층이라 칭하는 다른 강자성층의 배향은 피닝층에 대해 평행 및 반평행 방향 사이에서 자유롭게 전환된다. 2개의 강자성층의 자기 모멘트가 평행할 때, MTJ의 저항은 반평행 배향과 비교하여 더 낮고, 이들 2개의 배향은 2개의 메모리 상태에 대응한다. MTJ 셀의 저항은 비트 라인으로부터 MTJ를 통해 소스 라인으로 또는 그 반대로 전류를 흐르게 하는 대응 트랜지스터에 전력 공급함으로써 측정된다. 자기 저항비는 dR/R로 표현되고, 여기서 dR은 전류가 MTJ를 통과할 때 2개의 메모리 상태 사이의 저항의 차이이고, R은 최소 저항값이다.
기판 상에 MTJ 어레이를 제조하는 데 있어서 중요한 단계는, 최신식 디바이스에서 평면도로부터 실질적으로 100 nm 미만인 임계 치수(d)를 갖는 복수의 MTJ 셀을 형성하기 위해 MTJ 층 스택을 통해 위에 놓인 하드 마스크 내의 패턴의 에칭 전사이다. MTJ 층의 일부는 10 내지 20 옹스트롬만큼 작은 두께를 갖는다. 도 1에 도시된 바와 같이, MTJ 스택은 통상적으로 하부 전극(11) 상에 순차적으로 형성된 시드층(21), 피닝층(22), 터널 배리어층(23), 자유층(24), 캡층(25) 및 하드 마스크층(26)을 갖는다. 캡층은 자유층 내의 PMA를 향상시키기 위해 금속 산화물일 수도 있고, 반면에 하드 마스크는 일반적으로 후속 물리적 및 화학적 에칭 중에 보호층으로서 기능하는 Ta와 같은 금속이다. 비트 라인으로서 또한 공지된 하부 전극은 절연층(12)에 의해 다른 비트 라인(도시되지 않음)으로부터 절연되고, 일반적으로 트랜지스터, 비아 및 다른 구성 요소로 구성된 CMOS 하부 구조물(10) 상에 형성된다. MRAM 디바이스 제조는 하나 이상의 반응성 이온 에칭(reactive ion etch: RIE) 또는 이온 빔 에칭(ion beam etch: IBE) 단계에 의해 MTJ 스택을 패터닝하는 것을 요구한다. 먼저, 임계 치수(d)를 갖는 포토 마스크 패턴(27)이 하드 마스크 상에 형성된다. 제1 에칭 단계는 하드 마스크를 통해 포토 마스크 내의 형상을 전사하고 이에 의해 측벽(26s)을 형성하기 위해 채용된다.
도 2를 참조하면, 하드 마스크(26)는 MTJ 스택 내의 나머지 층을 통해 하드 마스크의 형상 및 임계 치수를 전사하여 이에 의해 MTJ 셀(20n)을 형성하는 하나 이상의 에칭 단계 중에 보호 마스크로서 기능한다. 얇은 MTJ 층은 하드 마스크의 상부면으로부터 하부 전극의 상부면(11t)까지 연장하는 측벽(26s)에 근접하여 쉽게 손상된다. 더욱이, 에칭 부산물의 비휘발성 성질에 기인하는 MTJ의 측벽을 따른 금속층(30)의 재성막은, 예를 들어 터널 배리어층(23) 주위에 단락을 야기한다. 따라서, MRAM 디바이스 성능이 저하되거나 비기능하게 될 수도 있다. 이에 따라, MRAM 셀 제조에 있어서 가장 중요한 과제는, 디바이스를 손상시키거나 단락시키지 않는 MTJ 스택의 패터닝이다.
MTJ 층 스택을 통한 에칭 전사 프로세스는, Ar로 IBE를 받게 될 때 또는 종래의 CH3OH 기반 RIE를 받게 될 때 상이한 에칭 속도를 각각 갖는 다양한 재료(자기 합금, 비자기 금속 및 유전체 필름)가 존재하기 때문에 과제가 된다. MTJ 스택(20)의 아래에 놓인 층보다 실질적으로 더 낮은 에칭 속도를 갖는 하드 마스크(26)를 선택하도록 주의를 기울여야 한다.
더욱이, 메탄올 RIE는 MTJ 측벽 상에 화학적 및 플라즈마 손상을 유발하지만, 측벽 상의 에칭된 재료의 최소 재성막이 존재한다. 더 큰 디바이스 크기의 경우, 손상된 영역은 비손상 영역과 비교하여 적으며, 치명적이지 않을 수도 있다. 그러나, d가 100 nm 미만인 디바이스 크기의 축소에 의해, 손상된 영역의 양이 상당해지고 MTJ의 자기 특성을 저하시킬 것이다. 다른 한편으로, IBE는 화학적 손상을 생성하지 않고 최소 플라즈마 손상을 남겨두지만, MTJ 측벽 상에 고도의 재성막된 재료를 야기한다. MTJ 측벽에서의 재성막은 IBE, 특히 MTJ 셀 사이에 제한된 피치를 갖는 고밀도 어레이에 대해 주요 문제이다. 증가된 셀 밀도는 이온 빔의 입사각을 제한하고, 가능하게는 측벽에 재성막된 재료를 남겨두어 디바이스의 단락을 유발할 것이다.
따라서, MTJ 층 스택 상에 하드 마스크의 패터닝, 및 아래에 놓인 MTJ 스택을 통한 후속의 에칭을 회피하는 MTJ 셀의 어레이를 제조하기 위한 개량된 방법이 요구된다. 특히, MTJ 층을 손상시킬 수 있는 이온성 또는 화학적 종에 측벽을 노출시키지 않고 MTJ 패터닝을 가능하게 하는 방법이 요구된다.
본 개시내용의 일 목적은 MTJ의 형상 및 임계 치수를 결정하기 위해 후속의 패터닝 단계가 필요하지 않도록 메모리 디바이스에 모든 MTJ 층을 성막하기 위한 방법을 제공하는 것이다.
본 개시내용의 제2 목적은 또한 처리량을 향상하고, 층의 패터닝되지 않은 MTJ 스택에서 연속 성막된 필름을 패터닝하는 종래의 방법과 연관된 필름 응력 및 응력 관련 결함을 감소시킬 것인 제1 목적에 따른 프로세스 흐름을 제공하는 것이다.
일 실시예에 따르면, 제1 목적은 기판의 상부면 상에 제1(하부) 층 및 제2(상부) 층을 갖는 층의 하부 전극(BE) 스택을 먼저 성막함으로써 달성된다. 기판은 MTJ를 통한 전류를 제어하는 트랜지스터, 및 각각의 트랜지스터를 각각의 하부 전극 아래의 비트 라인과 접속하는 비아를 포함한다. 제1 및 제2 BE 층은 후속 패터닝 및 등방성 에칭 시퀀스가 T 형상 또는 언더컷 형상을 각각 갖는 복수의 하부 전극을 형성하도록 상이한 재료로 구성되고, 여기서 상부 BE 층은 하부 BE 층의 폭보다 큰 폭을 갖는다. 대안 실시예에서, 제2 BE 층은 MTJ 셀에서 최하층으로서 또한 기능하는 시드층으로 대체된다. 그 후, 선택적 절연층이 제1 BE 및 제2 BE(또는 시드) 층의 측면에 등각 성막된다(conformally deposited).
다음 단계에서, 시드층, 피닝층, 터널 배리어층, 자유층, 캡핑층 및 하드 마스크가 제2 BE 층 상에 순차적으로 성막되거나, 시드층이 없는 전술된 층들이 대안 실시예에서 시드층 상에 성막된다. 그 결과, MTJ 셀은 각각의 제2 BE 층(또는 각각의 시드층)에 자기 정렬되고, MTJ 층의 더미 스택이 제1 BE 층 주위에서 기판 상부면 상에 형성된다. 그러나, 하부 전극의 T 형상은 더미 MTJ 스택이 실제로 제1 BE 층과 접촉하는 것을 방지한다. MTJ 층의 성막 중에 자기 정렬 프로세스로 인해 MTJ 셀의 형상 및 크기를 결정하기 위해 어떠한 추가의 패터닝 프로세스도 필요하지 않다. 제2 BE 층 또는 시드층의 폭은 MTJ 셀의 임계 치수를 규정한다.
MTJ 층의 성막 중에 MTJ 측벽을 따라 전도성 재료의 축적이 존재하기 때문에, 경사 이온 빔 에칭(IBE)이 바람직하게는 MTJ 스택이 성막된 후에 수행되고, 전도성 재료가 측벽으로부터 트리밍되는 동안 기판을 회전하는 것을 포함한다. 다음에, 캡슐화층이라 또한 칭하는 유전체 재료가 인접 MTJ 셀 사이의 간극 및 각각의 제1 BE 층 측벽과 층의 주위 더미 MTJ 스택 사이의 간극을 충전하기 위해 성막된다. 각각의 MTJ 셀 상의 하드 마스크의 상부면과 동일 평면 상에 있는 캡슐화층 상에 상부면을 형성하기 위해 화학적 기계적 연마(CMP)가 채용될 수도 있다.
도 1은 MTJ 층 스택 상에 하드 마스크를 에칭하기 위해 패터닝된 포토레지스트 마스크를 사용하는 종래의 방법을 도시하고 있는 단면도이다.
도 2는 종래의 MTJ 제조 방법에 따라, 에칭 프로세스가 나머지 MTJ 층을 통해 하드 마스크 패턴을 전사한 후에 도 1의 MTJ 스택의 단면도이다.
도 3은 본 명세서에 설명된 실시예에 따라, 기판 상에 형성된 제1 및 제2 하부 전극(BE) 층을 도시하고 있는 단면도이다.
도 4 및 도 5는 본 개시내용의 실시예에 따라, 하드 마스크가 제2 BE 층 상에 성막되고 패터닝 프로세스 및 후속 에칭 단계가 T-형상을 형성하는 데 사용된 후에 도 3의 BE 층의 단면도이고, 여기서 제2 BE 층은 제1 BE 층보다 더 큰 폭을 갖는다.
도 6은 본 개시내용의 일 실시예에 따라, 하드 마스크가 제거되고 선택적 절연층이 제1 및 제2 BE 층의 측벽 상에 형성된 후에 도 5의 BE 층의 단면도이다.
도 7은 본 개시내용의 일 실시예에 따라, 하드 마스크가 제거되고 MTJ 층이 성막되고 제2 BE 층에 자기 정렬된 후에 도 5의 중간 구조물의 단면도이다.
도 8은 본 개시내용의 실시예에 따라, IBE가 MTJ 층의 측벽을 따른 전도성 잔류물을 제거하기 위해 채용된 후에 도 7의 MTJ의 단면도이다.
도 9는 전기 격리 목적으로 캡슐화층의 성막 후에 도 8의 MTJ 셀의 단면도이다.
도 10a는 본 개시내용의 실시예에 따라, CMP 프로세스가 캡슐화층의 상부면을 평탄화하기 위해 사용된 후에 도 9의 중간 MTJ 셀의 단면도이다.
도 10b는 절연층이 제2 BE 층의 측벽 및 하부면에 그리고 제1 BE 층의 측벽에 형성되어 있는 도 10a의 중간 MTJ 셀의 대안 실시예이다.
도 11은 본 개시내용의 실시예에 따라, 도 10a 또는 도 10b의 CMP 프로세스 후에 행 및 열의 어레이의 원형 형상을 갖는 복수의 MTJ 셀의 평면도이다.
도 12는 본 명세서에 설명된 실시예에 따라, 기판 상에 순차적으로 형성된 제1 BE 층 및 시드층을 도시하고 있는 단면도이다.
도 13 및 도 14는 본 개시내용의 제2 실시예에 따라, 하드 마스크가 제1 BE 층 상에 성막되고 패터닝 프로세스 및 후속 에칭 단계가 하부 전극을 T-형상으로 형성하는 데 사용된 후에 도 12의 구조물의 단면도이고, 여기서 시드층은 제1 BE 층보다 더 큰 폭을 갖는다.
도 15 내지 도 18a는 본 개시내용의 제2 실시예에 따라, 시드층이 제2 BE 층을 대체하는 것을 제외하고는, 도 7 내지 도 10a에서 이전에 도시되어 있는 프로세스를 도시하고 있는 단면도이다.
도 18b는 절연층이 시드층의 측벽 및 하부면에 그리고 제1 BE 층의 측벽에 형성되어 있는 도 18a의 MTJ 셀의 대안 실시예이다.
도 19는 도 18b의 MTJ 셀의 형성 중에 중간 단계의 단면도를 도시하고 있고, 여기서 유전체층은 MTJ 층을 성막하기 전에 패터닝된 하부 전극의 측벽 상에 형성된다.
본 개시내용은 하부 전극층 또는 아래에 놓인 시드층에 자기 정렬되어 이에 의해 MTJ 층 스택이 성막된 후에 패터닝 단계의 필요성을 회피하는 MTJ 셀의 형성 프로세스이다. 단지 하나의 MTJ 셀만이 단면도로 도면에 도시되어 있지만, 당 기술 분야의 숙련자는 복수의 MTJ가 통상적인 메모리 디바이스 패턴으로 형성된다는 것을 이해할 수 있을 것이다. 용어 "MTJ" 및 MTJ 셀"은 측벽에 의해 결정되는 임계 치수를 갖는 MTJ 층 스택을 지칭할 때 상호 교환 가능하게 사용되고, MRAM, STT-MRAM 내의, 또는 이에 한정되는 것은 아니지만 스핀 토크 발진기(spin torque oscillator: STO)를 포함하는 스핀트로닉 디바이스 내의 하부 전극 상에 형성된다.
도 10a를 참조하면, 본 개시내용의 제1 실시예에 따라, MTJ 측벽(47s)이 BE 측벽(36s)과 평면 표면을 형성하도록 제2 하부 전극(BE) 층(36)에 자기 정렬된 완성된 MTJ 셀(47)의 단면도가 도시되어 있다. 제2 BE 층은 제1 BE 층(35) 상에 형성되고, 제1 BE 층의 베이스(35b)의 폭(b)보다 큰 폭(w)을 갖는다. 예시적인 실시예에서, 제1 BE 층 상의 측벽(35s)은 실질적으로 수직이고, 그 상부면(35t)은 또한 폭(b)을 갖는다. 다른 실시예에서, 측벽(35s)은 상부면(35t)이 w보다 작지만 b보다 더 큰 폭을 갖도록 경사질 수도 있고, 여기서 베이스(35b)는 기판(10)에 인접한다. z-축은 두께 방향이고, MTJ 셀 내의 층의 평면에 수직이다. x-축 및 y-축 방향은 각각의 MTJ 층의 평면 내에 있다. 기판은 복수의 트랜지스터로 구성된 다층 구조물일 수도 있고, 여기서 각각의 트랜지스터는 비트 라인 및 비아(도시되어 있지 않음)를 통해 하부 전극 베이스에 접속된다.
MTJ 셀(47)은 제2 BE 층(36) 상에 순차적으로 형성된 시드층(41), 피닝 또는 기준층(42), 터널 배리어(43), 자유층(44), 캡핑층(45), 및 하드 마스크(46)를 포함한다. 피닝층 및 자유층의 각각은 바람직하게는 자화가 양의 또는 음의 z-축 방향으로 정렬되어 있는 PMA를 갖는다. 시드층은 하나 또는 복수의 서브층을 포함할 수도 있고, 위에 놓인 층 내에 평활하고 균일한 입자 구조물을 촉진하고, 바람직하게는 피닝층 내의 PMA를 향상시키기 위해 통상적으로 채용되는 NiCr, Ta, Ru, Ti, TaN, Cu, Mg 또는 다른 재료 중 하나 이상으로 제조된다. 측벽(36s, 47s)이 실질적으로 수직면을 형성하는 실시예에서, 제2 BE 층의 폭(w)은 본질적으로 위에 놓인 MTJ 층 내에서 유지된다.
피닝층(42)은 AP2/Ru/AP1으로 표현되는 합성 반평행(SyAP) 구성을 가질 수도 있는데, 여기서 Ru, Rh 또는 Ir로 제조된 반강자성 결합층이 예를 들어, AP2 자기층과 AP1 자기층(도시되어 있지 않음) 사이에 개재되어 있다. 외부 피닝층이라 또한 칭하는 AP2 층이 시드층(41) 상에 형성되고, 반면 AP1은 내부 피닝층이고 통상적으로 터널 배리어(43)와 접촉한다. AP1 및 AP2 층은 CoFe, CoFeB, Co 또는 이들의 조합으로 구성될 수도 있다. 다른 실시예에서, 기준층은(Co/Ni)n, (CoFe/Ni)n, (Co/NiFe)n, (Co/Pt)n, (Co/Pd)n 등과 같은 고유 PMA를 갖는 적층된 스택일 수도 있고, 여기서 n은 적층수이다. 더욱이, CoFeB 또는 Co와 같은 전이층이 적층된 스택의 최상층과 터널 배리어층 사이에 삽입될 수도 있다.
터널 배리어층(43)은 바람직하게는 MgO, TiOx, AlTiO, MgZnO, Al2O3, ZnO, ZrOx, HfOx 또는 MgTaO 중 하나인 금속 산화물이다. 더 바람직하게는, 특히 예를 들어 2개의 CoFeB 층 사이에 개재될 때, MgO가 최고 자기 저항비를 제공하기 때문에, MgO가 터널 배리어층으로서 선택된다.
자유층(44)은 Co, Fe, CoFe, 또는 B 및 Ni 중 하나 또는 모두와의 이들의 합금, 또는 전술한 조성물 중 하나 이상의 조합을 포함하는 다층 스택일 수도 있다. 다른 실시예에서, 자유층은 강자성으로 결합된 2개의 CoFe 또는 CoFeB 층 사이에 삽입된 Ta 또는 Mg와 같은 비자기 모멘트 희석층을 가질 수도 있다. 대안 실시예에서, 자유층은 FL1/Ru/FL2와 같은 SyAP 구성을 갖고, 여기서 FL1 및 FL2는 반강자성으로 결합된 2개의 자기층이거나, 또는 기준층 조성물에 대해 전술된 고유 PMA를 갖는 (Co/Ni)n과 같은 적층된 스택이다.
캡핑층(45)은 바람직하게는 MgO와 같은 금속 산화물 또는 자유층(44) 내의 PMA를 유도하거나 향상시키는 다른 금속 산화물이다. 하드 마스크(46)는 통상적으로 Ta, Ru, TaN, Ti, TiN 및 W 중 하나 이상으로 구성된다. MnPt를 포함하는 다른 하드 마스크 재료는 캡슐화층의 상부면(80t)과 동일 평면 상에 있는 상부면(46t)을 생성하는 화학 기계적 연마(chemical mechanical polish: CMP) 프로세스 중에 주위 캡슐화층에 비해 높은 에칭 저항을 제공하기 위해 선택될 수도 있다는 것이 이해되어야 한다.
MTJ 셀(47) 및 하부 전극층(35, 36)으로 구성된 메모리 디바이스는 하드 마스크층(46)의 상부면(46t)과 동일 평면 상에 있는 상부면(80t)을 갖는 캡슐화층(80)에 의해 인접한 MTJ 셀(도시되어 있지 않음)로부터 절연된다. 캡슐화층은 기판 상부면(10t)과 접촉하고, 또한 제1 BE 층을 둘러싸는 더미 MTJ 스택(49)으로부터 제1 BE 층(35)의 측벽(35s)을 분리한다. 더미 MTJ 스택은 MTJ 셀에 존재하는 동일한 층(41 내지 46)을 포함하지만, 메모리 디바이스 내의 다른 전도성 구성 요소에 대한 전기적 접속부가 존재하지 않기 때문에 비활성이다. 중요한 특징은 하부 전극이 실질적으로 T의 형상이라는 것이고, 여기서, b는 더미 MTJ의 측벽(49s)과 측벽(35s) 사이에 간극(g)을 제공하기 위해 w보다 상당히 작고 이에 의해 더미 MTJ 내의 임의의 금속 또는 합금층이 제1 BE 층과 접촉하여 그에 대한 전기적 접속을 설정하는 것을 방지한다.
캡슐화층(80)은 물리적 기상 증착(physical vapor deposition: PVD), 화학적 기상 증착(chemical vapor deposition: CVD), 플라즈마 향상 CVD(plasma enhanced CVD: PECVD), 이온 빔 증착(ion beam deposition: IBD) 또는 원자층 증착(atomic layer deposition: ALD)에 의해 성막되는 SiN, SiO2, SiON, MgO, Al2O3, AlN, BN, BON, BCN, SiC 등과 같은 금속 탄화물, 금속 질화물, 금속 산질화물 또는 금속 탄질화물 중 하나 이상인 유전성 재료로 구성된다. 몇몇 실시예에서, 캡슐화층은 측벽(47s, 49s, 35s, 36s)과 접촉하는 제1 서브층, 및 제1 서브층(도시되어 있지 않음) 상의 제2 서브층을 포함할 수도 있다.
도 10b는 도 10a의 모든 특징을 보유하는 대안 실시예를 도시하고 있고, 측벽(35s, 36s) 및 제2 BE 층의 하부면(36b) 상에 부가의 유전체층(37)을 포함한다. 유전체층은 바람직하게는 등각이고, 측벽(36s)에 근접한 측벽(37s)을 가지며, 하부 전극을 전기적으로 절연하는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 제조된다. 그 결과, MTJ(47)는 제1 실시예에서 w보다 큰 폭(w1)을 가지며, 여기서 w1은 제2 BE 층(36)의 폭에 의해 그리고 유전체층(37)의 두께에 의해 규정된다. 달리 말하면, MTJ 셀은 MTJ 측벽(47s)이 측벽(37s)과 동일 평면 상에 있도록 제2 BE 층 및 유전체층에 자기 정렬된다.
도 18a에 도시되어 있는 본 개시내용의 제2 실시예에 따르면, 도 10a의 MTJ 구조물은 제2 BE 층(36)을 시드층(41)으로 대체함으로써 변형된다. 달리 말하면, 시드층은 제1 BE 층의 상부면(35t)과 접촉하고, 제1 BE 층 베이스(35b)의 폭(b)보다 큰 폭(w)을 갖는다. 여기서, 전술된 위에 놓인 층(42 내지 46)은 시드층에 자기 정렬되고 시드층을 포함하는 MTJ 셀(47)을 형성한다. 하드 마스크(46)의 상부면(46t)과 동일 평면 상에 있는 상부면(80t)을 갖는 캡슐화층(80)을 포함하는 제1 실시예로부터의 다른 특징이 유지된다. 바람직하게는, 시드층은 제1 BE 층의 상부면(35t)과 접촉하고, 주위 더미 MTJ 스택(48)이 측벽(35s)에 접촉하는 것을 방지하기 위해 제1 BE 층과 T 형상을 형성한다. 더미 MTJ 스택은 더 이상 기판(10)의 상부면(10t)과 접촉하는 시드층을 갖지 않는다는 것을 주목하라. 대신에, 피닝층(42)은 층(42 내지 46)을 포함하고 측벽(48s)을 갖는 더미 MTJ 스택에서 최하층이다. MTJ 셀(47) 내의 시드층의 측벽(41s)은 위에 놓인 MTJ 층(42 내지 46)의 측면에서 측벽(47s1)과 동일 평면 상에 있다.
도 18b는 도 18a의 모든 특징을 보유하는 대안 실시예를 도시하고 있고, 측벽(35s, 41s) 및 시드층의 하부면(41b) 상에 부가의 유전체층(37)을 포함한다. 절연층은, 전술된 바와 같이, 바람직하게는 측벽(41s)에 근접한 측벽(37s)을 갖는 등각층이고, 제1 BE 층(35) 및 시드층(41)을 전기적으로 절연한다. 이 경우에, MTJ(47)는 제1 실시예에서 w보다 큰 폭(w1)을 가지며, 여기서 w1은 시드층의 폭에 의해 그리고 유전체층(37)의 두께에 의해 규정된다. 따라서, MTJ 셀은 측벽(37s)이 MTJ 측벽(47s1)과 동일 평면 상에 있도록 시드층 및 유전체층에 자기 정렬된다.
본 개시내용은 또한 도 10a 및 도 18a에 도시되어 있는 MTJ 셀을 제조하는 방법을 포함한다. 도 3 내지 도 9로서 도시되어 있는 도면의 제1 세트는 도 10a의 MTJ 셀(47)을 제조하는 데 사용되는 일련의 단계를 도시하고 있다. 방법은 MTJ 측벽에 대한 손상을 회피하면서 MTJ 자기 특성을 유지하는 자기 정렬된 MTJ 셀을 생성하기 위해 더 적은 수의 프로세스 단계가 요구된다는 점에서 종래 기술에 비해 유리한 것으로 고려된다. 이에 따라, MTJ 셀의 제조와 연관된 비용이 상당히 낮다.
도 3을 참조하면, 제1 BE 층(35) 및 제2 BE 층(36)은 기판(10) 상에 순차적으로 성막된다. 제1 BE 층은 두께(t1)를 갖고, Ta, TaN, Ti 또는 TiN으로부터 선택된다. 제2 BE 층은 두께(t2)를 갖고, 여기서 t2 < t1이고, 바람직하게는 Ni, NiCr, Ru 또는 NiFeCr 중 하나이다. 후속 처리 단계 중에 더미 MTJ의 상부 부분이 제2 BE 층(36)과 접촉하는 것을 방지하기 위해 t1이 더미 MTJ 스택(49)(도 10a)의 두께(t3)보다 큰 것이 중요하다.
도 4에서, 예를 들어 실리콘 산화물 또는 실리콘 산질화물로 제조된 하드 마스크(38) 및 포토레지스트층(50)이 제2 BE 층(36) 상에 순차적으로 형성된다. 포토레지스트층은 측벽(50s)을 생성하기 위해 종래의 포토리소그래피 프로세스로 패터닝된다. 패터닝된 층은 x-축 방향으로 폭(w)을 갖는다. 몇몇 실시예에서, 측벽은 치수(길이)(w)가 또한 y-축 방향으로 형성되도록 평면도(도시되어 있지 않음)로부터 원형 형상을 형성한다. 다른 실시예에서, 측벽은 y-축 방향의 길이가 x-축을 따른 폭과 동일하지 않은 실질적으로 타원형 형상을 갖는다. 제1 에칭 단계 중에, 예를 들어, 플루오로카본 가스 및 100 내지 1500 와트의 범위의 RF 전력을 포함하는 RIE가 포토레지스트층(마스크)에 의해 보호되지 않은 하드 마스크의 부분을 제거하여 이에 의해 측벽(50s)과 동일 평면 상에 있는 측벽(38s)을 형성하기 위해 채용된다. 제1 RIE는 제2 BE 층의 상부면(36t)에서 정지한다.
도 5를 참조하면, 포토레지스트층은 종래의 산소 플라즈마 스트립 프로세스에 의해 제거될 수도 있다. 다음에, 제2 RIE가 수행되고, CH3OH 또는 다른 산화제, 및 Ar과 같은 희가스로 구성되어 제2 BE 층의 부분을 선택적으로 제거하고 제1 BE 층(35)의 상부면에서 정지하여 측벽(38s)과 동일 평면 상에 있는 측벽(36s)을 생성할 수도 있다. 그 후, 등방성 에칭인 제3 RIE가 채용되어 하부 전극에 대한 T 형상 프로파일을 유리하게 형성한다. 바람직한 실시예에서, 제3 RIE는 플루오로카본 플라즈마를 포함하고, 하드 마스크를 제거하여 이에 의해 제2 BE 층의 상부면(36t)을 노출시킨다. 제2 BE 층 및 기판은, 제2 BE 층이 폭(w)을 유지하고 제3 RIE 단계가 기판 상부면(10t)에서 정지하도록 제1 BE 층보다 플루오로카본 플라즈마에 대해 실질적으로 더 저항성이 있다. 제1 BE 층(35)의 에칭 조건 및 조성에 따라, 제3 RIE는 경사진 측벽(35s)을 생성할 수도 있는데, 여기서 제1 BE 상부면(35t)에서의 폭은 베이스(35b)에서의 폭(b)보다 크지만 여전히 w보다 작다.
도 6을 참조하면, 선택적 유전체층(37)이 화학적 기상 증착(CVD) 방법에 의해 제1 BE 층 측벽(35s) 및 제2 BE 층 측벽(36s) 상에 등각 성막될 수도 있다. 유전체층은 SiO2, SiN, SiON, 또는 알루미나와 같은 다른 재료로 제조되고, 후속 단계에서 MTJ 층을 형성할 때 스퍼터링 성막되는 전도성 재료로부터 하부 전극 내의 양 층을 절연하는 기능을 한다. 스퍼터 에칭은 제2 BE 층(36)의 상부면(36t) 위로부터 선택적 유전체층을 제거하기 위해 채용될 수도 있다는 것을 주목하라.
도 7을 참조하면, MTJ 층(41 내지 46)은 다수의 타겟을 갖는 초고진공 DC 마그네트론 스퍼터 챔버 및 적어도 하나의 산화 챔버를 포함하는 DC 스퍼터링 성막 시스템에서 순차적으로 성막된다. 일반적으로, 스퍼터링 성막 프로세스는 아르곤과 같은 희가스 및 5×10-8 내지 5×10-9 torr의 베이스 압력을 포함한다. 터널 배리어층(43) 및 캡핑층(45)의 경우, 금속 산화물층을 형성하는 프로세스는 제1 금속층을 성막하는 단계, 및 자연 산화 프로세스를 수행하여 제1 금속층을 금속 산화물로 변환하는 단계를 포함할 수도 있다. 몇몇 실시예에서, 제2 금속층은 터널 배리어층을 형성하기 위해 금속 산화물층 상에 성막된다. 후속 어닐링 단계 중에, 제2 금속층은 금속 산화물층 및 다른 인접한 층으로부터 산소의 흡수에 의해 산화된다.
제2 BE 층(36) 상에 자기 정렬된 MTJ 셀(47)을 형성하는 프로세스는 또한 기판(10) 상에 제1 BE 층(35)을 둘러싸는 더미 MTJ 스택(49)의 형성을 야기한다. 따라서, 평면도(도시되어 있지 않음)로부터, 더미 MTJ 스택은 MTJ(47) 주위에 링 형상을 형성한다. 더미 MTJ 스택의 측벽(49s)과 제1 BE 층 측벽(35s) 사이에 간극(60)이 존재한다. 더욱이, MTJ 층(41 내지 46)으로부터의 재료로 구성되는 측벽 층(40)은 측벽(36s) 상에 그리고 각각의 MTJ 층 상의 측벽(41s 내지 46s)으로 구성된 측벽(47s) 상에 형성된다. 내부의 전도성 재료가 MTJ 셀에서 터널 배리어층(43) 주위에 단락 경로를 형성하는 경향이 있기 때문에, 측벽 층(40)은 제조 프로세스를 완료하기 전에 제거되어야 한다. 더미 MTJ 스택의 경사(49s)는 일반적으로 최상층(46)이 기판 상부면(10t)에서 시드층(41)보다 더 작은 폭을 갖도록 비수직이라는 것을 주목하라. 비수직 경사는 측벽 층(40)의 점진적인 축적의 결과이다. 측벽 층이 외향으로 성장함에 따라, 층(40) 바로 아래의 더미 MTJ의 부분 상에 스퍼터링된 재료의 성막을 방지하는 더 큰 그림자 효과(shadow effect)가 존재한다.
도 8을 참조하면, IBE가 수행되고, 여기서, 이온(71)은 측벽(36s, 47s)을 향해 90° 미만의 입사각으로 지향된다. 몇몇 실시예에서, 입사각은 IBE 중에 변할 수도 있다. 이 IBE 단계는 Ar, Kr, Ne 및 Xe 중 하나 이상인 희가스를 포함하고, MTJ 층 스택 및 기판이 형성되어 있는 작업편(웨이퍼)을 회전시킨다. 회전(70)은 일정한 원형 방향일 수도 있거나, 또는 스위핑 모션을 포함할 수도 있고, 웨이퍼는 제1 시간 기간 동안 제1 방향으로 회전되고, 이어서 제2 시간 기간 동안 반대 방향으로 이동된다. 더욱이, 산소가 측벽 층(40) 내의 금속 재료를 산화하기 위해 Ar에 첨가될 수도 있고, 이는 이어서 더 휘발성이 되고 감압 환경에서 더 쉽게 제거된다. 이에 따라, 측벽 층은 ≤ 200 eV와 같은 IBE 조건 및 오버에칭을 필요로 하지 않는 통상적으로 1분 미만의 프로세스 시간을 채용함으로써 측벽(36s, 47s)을 따라 MTJ 셀로부터 제거된다.
MTJ 측벽이 형성되는 종래의 MTJ 제조 방안에서의 IBE 프로세스는 일반적으로 수백 nm의 조합된 두께를 갖는 아래에 놓인 MTJ 층에 대한 하드 마스크의 에칭 선택도가 존재하지 않기 때문에 상당한 오버에칭 시간을 필요로 한다는 것을 주목하라. 예시적인 실시예에서, IBE 단계는 비교적 얇은 측벽 층(40)을 제거하기 위한 실질적으로 세정 단계이기 때문에 오버 에칭 조건이 필요하지 않다. 이에 따라, 감소된 IBE 프로세스 시간은 MTJ 측벽을 형성하기 위해 오버에칭 시간을 갖는 MTJ 에칭을 필요로 하는 종래의 방안과 비교하여 처리량을 개선시키는 다른 인자이다.
도 9를 참조하면, 캡슐화층(80)은 CVD, PVD 또는 PECVD 방법에 의해, 예를 들어 MTJ 셀(47), 더미 MTJ(49) 상에 그리고 기판 상부면(10t)의 노출된 부분 상에 성막된다. 성막 프로세스는 통상적으로 MTJ에서 자기 특성의 열화를 방지하기 위해 바람직하게는 ≤ 400℃인 상승된 온도를 수반한다. 캡슐화층은 하드 마스크(46)의 상부면(46t)을 커버하고, 제1 BE 층(35)과 더미 MTJ 스택(49) 사이의 간극(60)을 충전한다. 캡슐화 프로세스는 처리량을 향상시키기 위해 스퍼터링 성막 도구 내의 챔버에서 수행될 수도 있다.
그 후, 화학 기계적 연마(CMP) 프로세스가 수행되어 도 10a에 도시되어 있는 바와 같이 하드 마스크(46) 상의 상부면(46t)과 동일 평면 상에 있는 캡슐화층 상에 상부면(80t)을 형성할 수도 있다. 그 결과, 하드 마스크 상부면이 노출되어 후속 단계에서 위에 놓인 상부 전극과 접촉할 수도 있게 된다. 도 10b의 MTJ 구조물은 도 6의 패터닝된 하부 전극에서 시작하고 도 7 내지 도 9에 관하여 전술된 일련의 단계를 따름으로써 제조될 수도 있다는 것이 이해되어야 한다.
도 11을 참조하면, 본 개시내용의 프로세스 흐름에 의해 형성된 복수의 MTJ 셀(47)이 평면도로부터 도시되어 있다. MTJ 셀은 최종 MTJ 어레이 내에서 행 및 열로 정렬된다. MTJ 셀은 원형 형상을 갖고 도시되어 있지만, MTJ는 다른 실시예에서 타원형 형상 또는 심지어 다각형 형상을 가질 수도 있다. 일반적으로, 수백만개의 MTJ 셀이 메모리 어레이에 형성되지만, 도면을 단순화하기 위해 여기에는 단지 4개만이 도시되어 있다.
그 후, 당 기술 분야의 숙련자에 의해 이해되는 바와 같이, 복수의 평행한 전도성 라인(도시되어 있지 않음)으로 구성된 상부 전극층이 MTJ 셀(47) 및 캡슐화층(80) 상에 통상적인 방법에 의해 형성된다. 하나의 상부 전극 라인은 하드 마스크 상부면(46t)과 접촉한다. 상부 전극층 내의 전도성 라인은 바람직하게는 기판(10)에서 x-축 방향을 따라 전도성 (비트) 라인(도시되어 있지 않음)에 직교하는 y-축 방향을 따라 형성된다.
도 18a의 MTJ 셀(47)을 제조하기 위한 프로세스 순서가 도 12 내지 도 17에 도시되어 있고, 더 짧은 총 프로세스 시간이 요구되는 것을 제외하고는, 도 3 내지 도 5 및 도 7 내지 도 9의 시퀀스와 유사하다. 특히, 도 12에 도시되어 있는 바와 같은 주요 특징은, 하부 전극 폭을 규정하기 위한 패터닝 단계 전에 시드층(41)이 제1 BE 층(35) 상에 블랭킷 성막될 수도 있다는 것이다. 따라서, 본 실시예에서 하부 전극은 하부 제1 BE 층 및 상부 시드층으로 효과적으로 구성된다. 여기서, 시드층은 Ni, NiCr, Ru 또는 NiFeCr 중 하나 이상을 포함할 수도 있고, 반면 제1 BE 층은 Ta, TaN, Ti, TiN, 또는 측벽(35s)을 생성하는 후속 등방성 RIE 단계에서 시드층의 에칭 속도보다 실질적으로 큰 에칭 속도를 갖는 다른 재료일 수도 있다.
시드층은 이후의 자기 정렬 프로세스 단계에서 MTJ 층(42 내지 46)과 상이한 스퍼터링 성막 도구에서 또는 동일한 스퍼터링 성막 도구의 상이한 프로세스 챔버 내에서 유리하게 성막되기 때문에, 제1 실시예와 비교하여 처리량이 향상된다. 통상적으로, MTJ 층(41 내지 46)의 성막 시간은 총 프로세스 시간에 관하여 병목 구간(bottleneck)이다. 비용을 최소화하기 위해 동일한 수의 스퍼터링 성막 도구를 유지함으로써, 시드층(41)이 효과적으로 하부 전극의 부분이기 때문에 자기 정렬 프로세스에서 형성된 MTJ 스택이 이전 실시예에서보다 하나 적은 층을 갖기 때문에, MTJ 셀은 더 짧은 총 프로세스 시간으로 완료된다.
도 13을 참조하면, 전술된 하드 마스크(38) 및 포토레지스트층(50)이 시드층(41) 상에 순차적으로 형성된다. 포토레지스트층은 이어서 측벽(50s) 및 폭(w)을 갖는 포토레지스트 마스크를 제공하도록 패터닝된다. 예를 들어, 플루오로카본 및 100 내지 1500 와트의 RF 전력을 포함하는 제1 RIE 프로세스는 포토레지스트 마스크에 의해 보호되지 않은 하드 마스크의 노출된 영역을 제거하여 이에 의해 측벽(50s)과 동일 평면 상에 있는 측벽(38s)을 생성하기 위해 채용된다.
도 14를 참조하면, Ar 및 MeOH로 구성될 수도 있는 제2 RIE는 하드 마스크(38)에 의해 보호되지 않은 시드층(41)의 부분을 제거하여 측벽(38s)과 공동 평면 상에 있는 시드층 측벽(41s)을 형성하는 데 사용된다. 일반적으로, 포토레지스트층(50)은 제2 RIE 단계 전에 산소 플라즈마 스트립 프로세스로 제거된다. 그 후, 등방성 에칭인 제3 RIE가 채용되어 하부 전극에 대한 T 형상 프로파일을 유리하게 형성한다. 바람직한 실시예에서, 제3 RIE는 하드 마스크를 제거하여 상부면(411)을 노출시키는 플루오로카본 플라즈마를 포함한다. 시드층(기판)은, 시드층이 폭(w)을 유지하고 제3 RIE 단계가 기판 상부면(10t)에서 정지하도록 제1 BE 층보다 플루오로카본 플라즈마에 대해 실질적으로 더 저항성이 있다. 예시적인 실시예에서, 측벽(35s)은 실질적으로 수직 프로파일을 갖는다. 제1 BE 층(35)의 에칭 조건 및 조성에 따라, 제3 RIE는 경사진 측벽(35s)을 생성할 수도 있는데, 여기서 제1 BE 상부면(35t)에서의 폭은 w보다 작지만, 베이스(35b)에서의 b보다 크다.
도 15를 참조하면, MTJ 층(42 내지 46)은 시드층 상부면(411) 상에 스퍼터링 성막 도구에서 순차적으로 성막된다. 여기서, 전술된 MTJ 층은 제2 BE 층보다는 시드층(41)에 자기 정렬된다. 측벽(42s 내지 46s)은 동일 평면 상에 있고, 시드층 측벽(41s)과 동일 평면 상에 있는 측벽(47s1)으로서 집합적으로 도시되어 있다. 이전 실시예에서와 같이, MTJ 층(42 내지 46)으로부터의 재료로 구성된 측벽 층(40)은 일반적으로 측벽(41s, 47s1) 상에 형성된다. 더욱이, 측벽(48s)을 갖는 MTJ 층(42 내지 46)으로 구성된 더미 MTJ 스택(48)은 제1 BE 층(35) 주위에서 기판 상부면(10t) 상에 형성되고 간극(61)에 의해 측벽(35s)으로부터 분리된다. 본 실시예에서 제2 BE 층을 시드층(41)으로 대체하는 다른 장점은, 더미 MTJ 스택이 이전의 실시예에서의 더미 MTJ 스택의 t3보다 작은 두께(t4)를 갖는다는 것이다. 그 결과, BE 층이 두께(t1)를 유지하고, 모든 MTJ 층이 제1 실시예에서와 동일한 두께를 가질 때, 더미 MTJ의 상부면(48t)은 MTJ(47)에서 시드층(41)으로부터 더 먼 거리에 있다.
도 16에서, 측벽(47s1)에 대해 90° 미만의 입사각으로 지향된 이온(71)으로 구성된 IBE 단계, 및 기판(10)의 회전(70)이 측벽(40)을 제거하고 깨끗한 측벽(41s, 47s1)을 제공하기 위해 채용된다. 전술된 바와 같이, IBE는 오버에칭을 필요로 하지 않으며 통상적으로 180초 미만에 ≤ 200 eV의 전압으로 달성된다.
도 17에 관하여, 캡슐화층(80)은 MTJ 셀(47), 더미 MTJ(48) 및 기판(10)의 노출된 부분 상에 성막되어 이에 의해 간극(61)을 충전하고 인접한 MTJ 셀(도시되어 있지 않음)로부터 MTJ 셀을 절연한다. 하드 마스크 상부면(46t) 위의 캡슐화층의 상부면(80t2)은 일반적으로 더미 MTJ 스택(48) 위의 부분(80t1)보다 기판(10)으로부터 더 먼 거리에 있다. 다음 단계에서, CMP 프로세스가 상부면(46t)과 동일 평면 상에 있는 캡슐화층 상부면(80t)을 형성함으로써 하드 마스크(46)를 노출시키기 위해 사용될 수도 있다.
도 18b에 도시되어 있는 대안적인 MTJ 구조물은 도 14의 T 형상 하부 전극에서 시작하여, 이어서 도 19에 도시되어 있는 하부 전극 구조물을 제공하기 위해 CVD법에 의해 유전체층(37)을 등각 성막하는 프로세스 흐름을 사용하여 형성될 수도 있다. 다음에, 도 15 내지 도 17에 도시되어 있는 일련의 단계가 이어진다. 이 경우에, MTJ 층(42 내지 46)은 시드층(41) 및 층(37)에 자기 정렬되고, 측벽(41s) 상에 성막된 유전체층의 존재로 인해 시드층의 폭(w)보다 큰 폭(w1)을 갖는다.
도 10a 및 도 18a 각각에 도시되어 있는 제1 및 제2 실시예, 및 도 10b 및 도 18b의 대안 실시예의 다른 장점은, MTJ 층이 수 밀리미터에 걸쳐 블랭킷 성막된(연속적인) 필름으로서보다는, 통상적으로 100 nm 미만의 폭(w 또는 w1)을 각각 갖는 세그먼트화된 아일랜드에 성막된다는 것이다. 이에 따라, 필름 응력 및 응력 관련 결함은 종래의 MTJ 셀 제조 방법에 비교하여 상당히 감소된다.
본 개시 내용이 그 바람직한 실시예를 참조하여 구체적으로 도시되고 설명되었지만, 본 개시내용의 사상 및 범주를 벗어나지 않고 형태 및 상세의 다양한 변경이 이루어질 수도 있다는 것이 당 기술 분야의 숙련자에 의해 이해될 수 있을 것이다.

Claims (24)

  1. 메모리 구조물로서,
    (a) 기판과 접촉하는 제1 BE 층, 및 상기 제1 BE 층의 상부면에 인접한 제2 BE 층을 포함하는 하부 전극(bottom electrode; BE) - 상기 BE는, 상기 제1 BE 층이 측벽, 및 상기 제2 BE 층의 제2 폭보다 작은 제1 폭을 갖는 상부면을 갖는 T 형상의 형태이고, 상기 제2 BE 층은 상기 기판에 대하여 직교하여 정렬된 제2 측벽을 가짐 - ; 및
    (b) 상기 제2 BE 층의 상부면 상에 형성되고 상기 제2 폭 및 상기 제2 BE 측벽과 동일 평면 상에 있는 측벽을 갖는 자기 터널 접합(magnetic tunnel junction; MTJ) 층 스택 - 상기 MTJ 층 스택은 상기 하부 전극에 자기 정렬됨 -
    을 포함하는 메모리 구조물.
  2. 제1항에 있어서, 상기 MTJ 층 스택은 상기 제2 BE 층 상에 최하부 시드층, 피닝층과 자유층 사이에 형성된 터널 배리어층, 및 최상부 하드 마스크를 갖는 MTJ 셀인 것인 메모리 구조물.
  3. 제1항에 있어서, 상기 제2 BE 층은, 자유층과 피닝층 사이에 형성된 터널 배리어층, 및 최상부 하드 마스크를 포함하는 상기 MTJ 층 스택을 위한 시드층으로서 기능하고, 상기 MTJ 층 스택과 함께 MTJ 셀을 형성하는 것인 메모리 구조물.
  4. 제1항에 있어서, 상기 MTJ 층 스택 및 상기 BE로부터 전기적으로 격리되고, 상기 기판의 상부면 상에 형성되는, 더미 MTJ 층 스택을 더 포함하고, 상기 더미 MTJ 층 스택은 상기 더미 MTJ 층 스택의 측벽이 간극에 의해 상기 제1 BE 측벽으로부터 분리되도록 상기 제1 BE 층을 둘러싸는 것인 메모리 구조물.
  5. 제4항에 있어서, 상기 메모리 구조물은 상기 MTJ 층 스택을 인접한 MTJ 층 스택으로부터 절연하는 캡슐화층을 더 포함하고, 상기 캡슐화층은 상기 더미 MTJ 층 스택과 상기 제1 BE 층 사이의 간극을 충전하는 것인 메모리 구조물.
  6. 메모리 구조물로서,
    (a) 기판과 접촉하는 제1 BE 층, 및 상기 제1 BE 층의 상부면에 인접한 상부 제2 BE 층을 포함하는 하부 전극(bottom electrode; BE) - 상기 BE는, 상기 제1 BE 층이 측벽, 및 상기 제2 BE 층의 제2 폭보다 작은 제1 폭을 갖는 상부면을 갖는 T 형상의 형태이고, 상기 제2 BE 층은 상기 기판에 대하여 직교하여 정렬된 제2 측벽을 가짐 - ; 및
    (b) 상기 제2 BE 측벽 및 상기 제2 BE 층의 하부면 상에, 그리고 상기 제1 BE 층의 측벽 상에 등각 형성되고, 상기 기판에 대해 직교하여 정렬되는 상기 제2 BE 측벽과 근접한 제3 측벽을 갖는 유전체층; 및
    (c) 자기 터널 접합(magnetic tunnel junction; MTJ) 층 스택 상의 측벽이 상기 제3 측벽과 동일 평면 상에 있도록 상기 제2 BE 층과 상기 유전체층에 자기 정렬된 상기 MTJ 층 스택 - 상기 MTJ 층 스택 각각의 폭은 상기 제2 폭보다 큼 -
    을 포함하는 메모리 구조물.
  7. 자기 터널 접합(magnetic tunnel junction; MTJ) 셀을 형성하는 방법으로서,
    (a) 패터닝된 하부 전극(bottom electrode; BE)을 형성하는 단계 - 상기 BE는 기판의 상부면과 접촉하고 제1 폭(w1) 및 제1 측벽을 갖는 제1 BE 층, 및 상기 제1 BE 층의 상부면 상에 형성되는 제2 폭(w2)을 갖고(여기서, w2 > w1) 상기 기판에 대해 직교하여 정렬됨으로써 상기 패터닝된 하부 전극에 대해 T 형상을 형성하는 제2 측벽을 갖는 제2 BE 층을 가짐 - ;
    (b) MTJ 층 스택이 상기 제2 폭 및 상기 제2 BE 층의 제2 측벽과 동일 평면 상에 있는 측벽을 갖도록 상기 제2 BE 층에 자기 정렬된 MTJ 층 스택을 스퍼터링 성막하는 단계; 및
    (c) MTJ 측벽에 대해 90° 미만의 입사각을 갖는 이온을 포함한 이온 빔 에칭을 수행하고 상기 기판을 회전시킴으로써 상기 MTJ 측벽을 세정하는 단계
    를 포함하는 MTJ 셀 형성 방법.
  8. 제7항에 있어서, 상기 패터닝된 BE를 형성하는 단계는:
    (a) 상기 기판 상에 제1 BE 층, 제2 BE 층 및 하드 마스크를 순차적으로 성막하는 단계;
    (b) 상기 하드 마스크 상에 포토마스크를 형성하고, 그 후 상기 제2 BE 층의 상부면에서 정지하는 하드 마스크 측벽을 형성하기 위해 제1 에칭 프로세스를 수행하는 단계;
    (c) 제2 에칭 단계를 수행하여 상기 제1 BE 층의 상부면에서 정지하는 제2 BE 측벽을 형성하는 단계; 및
    (d) 등방성 프로세스인 제3 에칭을 수행하여 상기 제1 BE 층의 부분을 선택적으로 제거함으로써 상기 기판의 상부면을 노출시키고 제1 폭을 갖는 제1 BE 측벽을 형성하는 단계
    를 포함하는 것인 MTJ 셀 형성 방법.
  9. 자기 터널 접합(magnetic tunnel junction; MTJ) 셀을 형성하는 방법으로서,
    (a) 패터닝된 하부 전극(bottom electrode; BE)을 형성하는 단계 - 상기 BE는 기판의 상부면과 접촉하고 제1 폭(w1) 및 제1 측벽을 갖는 제1 BE 층, 및 제2 폭(w2)을 갖고 상기 제1 BE 층의 상부면 상에 형성되며(여기서, w2 > w1) 상기 기판에 대해 직교하여 정렬되는 제2 측벽을 갖는 제2 BE 층을 가짐 - ;
    (b) 상기 제2 측벽에 근접한 제3 측벽을 갖는 등각 유전체층을 상기 제1 및 제2 측벽 상에 형성하는 단계 - 상기 제3 측벽은 상기 기판에 대해 직교하여 정렬됨 - ;
    (c) 상기 제2 BE 층 상에 있는 MTJ 층 스택을 스퍼터링 성막하는 단계 - 상기 MTJ 층 스택은 상기 제2 BE 층 및 상기 유전체층에 자기 정렬되고, 상기 제3 측벽과 동일 평면 상에 있는 측벽을 가짐 - ; 및
    (d) MTJ 측벽에 대해 90° 미만의 입사각을 갖는 이온을 포함한 이온 빔 에칭을 수행하고 상기 기판을 회전시킴으로써 MTJ 측벽을 세정하는 단계를 포함하는 MTJ 셀 형성 방법.
  10. 제9항에 있어서, 상기 패터닝된 BE를 형성하는 단계는:
    (a) 상기 기판 상에 제1 BE 층, 제2 BE 층, 및 이어서 하드 마스크를 순차적으로 성막하는 단계;
    (b) 상기 하드 마스크 상에 포토마스크를 형성하고, 그 후 상기 제2 BE 층의 상부면에서 정지하는 하드 마스크 측벽을 형성하기 위해 제1 에칭을 수행하는 단계;
    (c) 제2 측벽을 형성하고 상기 제1 BE 층의 상부면에서 정지하는 제2 에칭 단계를 수행하는 단계; 및
    (d) 등방성 프로세스인 제3 에칭을 수행하여 상기 제1 BE 층의 부분을 선택적으로 제거함으로써 상기 기판의 상부면을 노출시키고 제1 폭을 갖는 제1 BE 측벽을 형성하는 단계를 포함하는 것인 MTJ 셀 형성 방법.
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