CN111373559A - 对来自图案化的磁穿隧结的侧壁材料的高温挥发 - Google Patents

对来自图案化的磁穿隧结的侧壁材料的高温挥发 Download PDF

Info

Publication number
CN111373559A
CN111373559A CN201880064467.9A CN201880064467A CN111373559A CN 111373559 A CN111373559 A CN 111373559A CN 201880064467 A CN201880064467 A CN 201880064467A CN 111373559 A CN111373559 A CN 111373559A
Authority
CN
China
Prior art keywords
layer
mtj
nano
pillar
pillars
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880064467.9A
Other languages
English (en)
Inventor
沙希·帕特尔
王郁仁
沈冬娜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111373559A publication Critical patent/CN111373559A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

公开用于形成及封装磁穿隧结(MTJ)纳米支柱的工艺流程，首先通过反应式离子蚀刻或离子束蚀刻图案化包括参考层(RL)、自由层(FL)、以及穿隧阻挡层(TB)的MTJ薄层，以形成MTJ侧壁。基板上的多个MTJ在工艺腔体中的位置上进行加热(退火)，以大致上将RL、FL、以及TB结晶为体心立方(bcc)结构，且在沉积封装层前不会自装置的边缘再结晶，进而确保RL与TB之间、以及FL与TB之间的晶格匹配。在不破坏真空的情况下，于与退火操作相同的位置沉积封装层，并优选地使用物理气相沉积以防止反应性物质伤害MTJ侧壁。磁阻比得到了改善，特别是对于临界尺寸低于70nm的MTJ。

Description

对来自图案化的磁穿隧结的侧壁材料的高温挥发
相关专利申请
本申请涉及申请于3/20/17，申请号15/463,113的美国申请案、申请于4/5/17，申请号15/479,572的美国申请案、以及申请于5/15/17，申请号15/595/484的案件编号HT17-005，由相同持有人所持有，且本文参考并入上述申请案的整体。
技术领域
本公开涉及一种改善存储器装置中的磁穿隧结(MTJ)的磁阻比的方法。特别涉及一种高温工艺，可在与被用于沉积被采用来填充相邻MTJ间的间隙的封装层相同的工艺腔体中执行，以自MTJ侧壁移除挥发性残留物以及使铁电电极结晶。
背景技术
垂直磁化的磁穿隧结(perpendicularly magnetized magnetic tunneljunction,p-MTJ)是一种主要的新兴技术，可用于嵌入式磁性随机存取存储器(magneticrandom access memory,MRAM)应用以及独立的MRAM应用。STT-MRAM(自旋转移矩MRAM)是一种p-MTJ技术，使用自旋转矩(spin-torque)来写入存储器位元，这由C.Slonezewski在J.Magn.Magn.Mater.V 159,L1-L7(1996)的「Current driven excitation of magneticmultilayers」中所描述。与现有的半导体存储器技术(例如：SRAM、DRAM、以及快闪存储器)相比，P-MTJ技术极具竞争力。
P-MTJ具有一种通用结构，其中绝缘的穿隧阻障(tunnel barrier)被夹在两个磁性层之间。其中一个磁性层被称为参考层(reference layer,RL)，且举例来说，当磁性层的平面是沿着x轴及y轴方向形成时，具有沿着(+y)方向固定在远离平面方向上的磁化。第二个磁化层被称为自由层(free layer,FL)，亦具有远离平面的磁化方向，其中磁化方向可自由地为沿着(+y)方向的平行(Pstate,P状态)或沿着(-y)方向的反平行(AP state,AP状态)。P状态的P状态电阻(Rp)与AP状态的AP状态电阻(Rap)之间的电阻上的差异，可用方程式(Rap-Rp)/Rp来描绘，其中方程式(Rap-Rp)/Rp亦被称为DRR或磁阻(magnetoresistive,MR)比。对p-MTJ装置而言，具有大DRR数值相当重要，因为此特性与存储器位元的读取容限(read margin)，或是与区分P状态与AP状态(0或1位元)的难易程度直接相关。
为了与高速嵌入式RAM技术竞争，必须以纳米支柱(nanopillar)的形式将图案化的p-MTJ制造成具有单位元(single bit)的高密度阵列，这些单位元可在低写入电流下以高速(<100ns)进行写入。通常沉积由介电材料制成的封装层(encapsulation layer)以填充相邻的p-MTJ纳米支柱之间的间隙，以使装置电性绝缘。为了达成低写入电流的目标，必须减少自由层中的总体积V，这通过减少p-MTJ的物理尺寸能最容易实现。当每个p-MTJ层的厚度在y轴方向上时，x轴及z轴尺寸的一者或两者可以减少。此外，可以减少自由层的厚度以减少总体积V。然而，随着物理尺寸的缩小，经由p-MTJ纳米支柱的「边缘」或侧壁区域的电流传导的效应变得更加明显。这些边缘区域特别重要，因为蚀刻、封装及退火工艺所损坏的晶体结构，可能会严重影响关键的装置特性，例如自由层矫顽力(coercivity,Hc)、DRR、以及电阻面积积(resistance-area product,RA product)。
对嵌入式MRAM设计而言，由于互补式金属氧化物半导体(Complementary MetalOxide Semiconductor,CMOS)后段(back-end-of-line,BEOL)工艺，p-MTJ装置要经历摄氏400度的退火多个小时。因此，封装层/p-MTJ界面的热稳定性非常重要，特别是对于临界尺寸(critical dimension,CD)接近100纳米(nm)或更小的装置。此外，期望能有一种用于蚀刻MTJ侧壁的工艺流程，其能实质上减少对具有大约45nm或更小的直径或临界尺寸(CD)的装置的侧壁损伤，其中装置电流的很大一部分在封装层/p-MTJ界面附近流动。此界面可通过在形成p-MTJ侧壁期间的蚀刻以及在封装层的沉积期间曝露于反应性物质而被修改。此外，在p-MTJ蚀刻及封装之间执行的任何工艺操作，都可能影响p-MTJ侧壁的完整性，以及构成p-MTJ纳米支柱的薄膜的晶体结构及化学组成，进而增强或降低整个p-MTJ位元性能。
为了使p-MTJ在与的竞争的存储器技术中更具竞争力，必须大幅改善DRR，同时在BEOL工艺期间保持其他关键装置的特性。
发明内容
本公开的一个目的是提供一种自p-MTJ蚀刻到形成邻接p-MTJ侧壁的封装层的工艺流程，该工艺流程可提高DRR，同时在包括MRAM及STT-MRAM的存储器装置中保持其他关键的p-MTJ特性。
本公开的第二目的是利用与具有接近100纳米或更小的临界尺寸的p-MTJ纳米支柱的制造相容的工具及方法，来执行第一目标的工艺流程。
根据一个优选的实施例，这些目的是通过一种工艺流程达成的。在该工艺流程中，对MTJ堆叠的薄层进行图案化，以形成多个MTJ纳米支柱，每个MTJ纳米支柱的侧壁都停止于基板(例如：底部电极)上，然后在不破坏真空的情况下，在工艺腔体中的相同位置处依序执行高温退火操作及封装操作。MTJ堆叠至少具有参考层、自由层、在自由层与参考层之间的穿隧阻障、以及可为硬掩模的最上层。在优选的实施例中，自由层(FL)及参考层(RL)各自包括与非晶MgO穿隧阻障邻接的非晶CoFeB层。退火包括小于1x10-7托的真空，以及在摄氏250度至350度之间的温度，且退火的持续时间足以使大部分的自由层、参考层、以及穿隧阻障在封装工艺填充相邻的MTJ侧壁之间的间隙之前，结晶化为晶格匹配结构。举例来说，由于RL与FL自穿隧阻障界面再结晶(recrystallization)，因此可在每个RL及FL中形成体心立方(bcc)晶体结构，以促进更大的DRR数值。在含有CoFeB的RL与FL，以及由MgO构成的穿隧阻障的优选实施例中，岩盐MgO层的(001)织构(texture)用作模板(template)，以使相邻的CoFeB层再结晶，进而在RL与穿隧阻障之间、以及穿隧阻障与FL晶体之间，形成相干的(coherent)界面。作为蚀刻之后与封装之前的退火操作的结果，MTJ纳米支柱中的晶体生长，不受随后沉积的封装层中晶体结构的影响，进而确保RL与穿隧阻障之间、以及FL与穿隧阻障之间的相干晶格结构。
在一些实施例中，退火及封装操作是在具有背面Ar气压的加热的静电夹盘(静电吸座)上执行的，以提升基板上的加热速率及均匀性。此处，退火操作可被认为是封装工艺的第一部分，因为退火及随后在MTJ侧壁上进行的介电层沉积都是在相同腔体内进行的，且没有中间步骤。在优选的实施例中，通过物理气相沉积(PVD)方法完成形成邻接MTJ侧壁的介电层的封装操作，以避免MTJ侧壁与PECVD或CVD方法所产生的反应性物质之间会趋向产生的对MTJ侧壁的伤害。封装温度可介于摄氏250至400度之间，且在封装之前的退火操作具有足够的持续时间，以在沉积封装层之前允许RL及FL的结晶，并改善穿隧阻障结晶度。
在一个实施例中，通过反应式离子蚀刻(RIE)图案化MTJ堆叠，其中反应式离子蚀刻利用覆盖的硬掩模图案保护MTJ堆叠未被曝露的部分。在RIE之后可能会进行溅镀蚀刻，以在退火操作之前移除MTJ侧壁的损坏部分。在替代性实施例中，采用离子束蚀刻(IBE)来将硬掩模中的图案转移穿过MTJ堆叠，以形成MTJ侧壁。
在一些实施例中，MTJ纳米支柱的封装包括第一操作，第一操作包括PVD以形成邻接MTJ侧壁支具有20至200埃厚度的第一封装层，且MTJ纳米支柱的封装包括第二沉积操作，以形成厚度可达2000埃的第二封装层，第二封装层完全填满相邻MTJ之间的间隙。第二沉积操作可包括CVD或PECVD，它们具有比PVD更好的间隙填充能力。一旦完成封装工艺，通常会执行化学机械研磨(CMP)工艺，以移除硬掩模上方的所有薄层，进而形成与周围的一或多个封装层共面的MTJ纳米支柱顶部表面。由俯视图来看，MTJ纳米支柱依列及行配置，例如呈圆形或椭圆形。
附图说明
图1是根据本公开实施例所示，光致抗蚀剂图案已被形成的多层的p-MTJ堆叠的截面图，且图1显示在一系列蚀刻期间用于经由下层BARC或DARC转移图案的离子。
图2是根据本公开实施例所示，图1的p-MTJ堆叠在蚀刻工艺经由最上面的硬掩模p-MTJ层转移图案后的截面图。
图3是根据本公开实施例所示，p-MTJ纳米支柱在蚀刻工艺经由剩余的p-MTJ堆叠转移硬掩模图案后的截面图。
图4是根据本公开实施例所示，图3的p-MTJ纳米支柱在对加热的静电夹盘执行退火操作后的截面图。
图5是图4的p-MTJ纳米支柱在后续于加热的静电夹盘上沉积封装层，以及平坦化以电性隔离p-MTJ纳米支柱与相邻的p-MTJ纳米支柱后的截面图。
图6是根据本公开实施例所示，具有环状外型并以列及行阵列呈现的多个p-MTJ纳米支柱的俯视图。
图7是根据本公开实施例所示的流程图，显示一系列用于形成及封装多个p-MTJ纳米支柱的操作。
图8是根据本公开其他实施例所示的流程图，显示一系列用于形成及封装多个p-MTJ纳米支柱的操作。
图9是磁阻比对p-MTJ尺寸的平面图，其将已用传统工艺流程进行反应式离子蚀刻及封装的p-MTJ，与根据图8中的工艺流程进行处理的p-MTJ进行比较。
图10是磁阻比对p-MTJ尺寸的平面图，其将已用传统工艺流程进行离子束蚀刻及封装的p-MTJ，与根据图7中的工艺流程进行处理的p-MTJ进行比较。
具体实施方式
本公开提供一种工艺流程，用于蚀刻MTJ堆叠的多个薄层以形成MTJ纳米支柱、执行高温退火、以及封装MTJ纳米支柱，使得与传统工艺流程相比，DRR得到了显著改善。尽管在附图中仅以横截面图显示一个MTJ纳米支柱，但本技术领域具通常知识者能够理解，在典型的存储器装置图案中，以列及行的阵列形式形成了多个MTJ纳米支柱。工艺被定义为包括一或多个操作的方法，且根据本公开的工艺流程论及两个或更多个连续的工艺。因此，形成MTJ纳米支柱的MTJ蚀刻工艺可包括多个蚀刻操作。此外，填充相邻的MTJ纳米支柱之间的间隙的封装工艺可包括多个操作，包括在工艺腔体中的单一位置(single station)处退火、以及沉积一或多个介电层。MTJ纳米支柱可被形成在包括MRAM及STT-MRAM的存储器装置中，亦可被形成在自旋电子装置中，例如自旋转矩振荡器(spin torque oscillator,STO)、磁传感器、以及生物传感器。
在有关的专利申请(序列号15/595,484)中，吾等公开了在MTJ蚀刻工艺与封装之间以摄氏50度至450度进行的挥发处理(volatilization treatment)，该挥发处理可用于自MTJ侧壁移除残留物。在挥发处理前，完成将非挥发性金属残留变为可挥发的形式的转变是一项更好的选择。现在吾等已经发现，在MTJ蚀刻之后将退火操作合并到封装工艺中可提供连续的工艺流程，而不会破坏封装工艺腔体中的真空，进而能够进一步改善MTJ纳米支柱的DRR。在不破坏真空的情况下，在相同工艺腔体中执行退火操作及封装操作相当关键，因为如此一来，可防止MTJ裸露的侧壁曝露于大气中所存在的反应性气体中，例如水及氧。
参照图1，从截面图显示了最终将成为MRAM或STT-MRAM中的MTJ纳米支柱的多个薄层组成的MTJ堆叠1。y轴垂直于MTJ堆叠中多个薄层的多个平面。在一个实施例中，存在基板10，该基板10是存储器装置中的底部电极。底部电极可为多层结构，且通常被嵌入介电层(未显示)中。应理解的是，本公开包括所有的MTJ配置，且不限于本文所示的MTJ堆叠。
MTJ堆叠1沉积在基板10上，且在范例性实施例中具有底部自旋阀(spin valve)构造，其中在基板上按顺序形成可选的种子层(seed layer)11、参考层12、穿隧阻挡层13、自由层14、以及硬掩模15。每个参考层及自由层优选地具有PMA(垂直磁化)，该PMA具有在y轴的正方向或负方向上排列的磁化(magnetization)。在其他实施例中，在上述MTJ堆叠中可包括至少一个附加层，例如在自由层与硬掩模之间的Hk(高k值)增强层，Hk增强层通过引入附加的FL/金属氧化物界面来增强自由层(FL)中的PMA。种子层可以由NiCr、Ta、Ru、Ti、TaN、Cu、Mg中的一或多者，或是通常用于促进上覆薄层中的光滑及均匀的晶粒结构的其他材料组成。
参考层12可具有由AP2/Ru/AP1所表示的合成反平行(synthetic anti-parallel,SyAP)配置。举例来说，其中由Ru、Rh、或Ir制成的反铁磁耦合层被夹在AP2磁性层与AP1磁性层(未显示)之间。AP2层(亦称为外钉扎层(pinned layer))被形成在种子层上，而AP1层则为内钉扎层且通常与穿隧阻障接触。AP1及AP2层可由CoFe、CoFeB、Co、或其组合所组成。在其他实施例中，参考层可为具有固有(inherent)PMA的叠层堆叠(laminated stack)例如(Co/Ni)n、(CoFe/Ni)n、(Co/NiFe)n、(Co/Pt)n、(Co/Pd)n等，其中n为叠层数量。此外，可在叠层堆叠的最上层与穿隧阻障之间插入过渡层(transitional layer)，例如CoFeB，以提供与穿隧阻障的CoFeB界面，进而增强MTJ堆叠1的DRR。
穿隧阻挡层13以金属氧化物为佳，金属氧化物为MgO、TiOx、AlTiO、MgZnO、Al2O3、ZnO、ZrOx、HfOx、MgAlO、或MgTaO中的一者。更好的选择是，选择MgO作为穿隧阻障，因为MgO提供最高的磁阻比(DRR)，举例来说，特别是在当夹设两个CoFeB层之间时。据信，由于晶格匹配的缘故，可使用CoFeB/MgO/CoFeB的RF/穿隧阻障/FL堆叠来达成高DRR，其中上述各薄层均生长为具有(001)方向的bcc结构，举例来说，当自非晶态的晶体生长不受偏向于不同晶体结构的因素干扰时。此外，DRR通过MgO穿隧阻障的公知的自旋滤波效应(spin filteringeffect)而得到增强。
自由层14可为Co、Fe、CoFe、或其与B及Ni的一者或两者的合金，或者可以是包含上述成分的组合的多层堆叠。在另一个实施例中，自由层可具有夹设于两个铁磁耦合的CoFe或CoFeB层之间的非磁矩稀释层(non-magnetic moment diluting layer)，例如Ta、W、Mo、Ti、Al、或Mg。在替代性实施例中，自由层具有诸如FL1/Ru/FL2的SyAP配置，其中FL1及FL2是两个反铁磁耦合的磁性层，或者是具有先前参照参考层的组成所描述的固有PMA的叠层堆叠。
硬掩模15亦称为覆盖层(capping layer)，且通常由Ta、Ru、TaN、Ti、TiN、以及W中的一或多者所组成。应理解的是，可选择包括MnPt在内的其他硬掩模材料，以便在形成具有终止于底部电极的侧壁的MTJ纳米支柱的蚀刻工艺期间，提供相对于下方的MTJ的薄层的高蚀刻选择性。MTJ堆叠中的所有薄层可在溅镀(sputter)系统的DC溅镀腔体中沉积，溅镀系统例如Anelva C-7100溅镀沉积系统，其包括具有多个标靶(target)的超高真空DC磁控溅镀腔体以及至少一个氧化腔体。一般而言，溅镀沉积工艺包括氩气溅镀气体，以及介于5x10-8到1x10-9托(torr)之间的基本压力。
一旦沉积了所有的薄层11-15(即种子层11、参考层12、穿隧阻挡层13、自由层14、以及硬掩模15)，便可使用常规工艺以对MTJ堆叠1进行图案化。根据本公开一个实施例，在硬掩模的顶部表面15t上依次涂布底部抗反射涂层(bottom antireflective coating,BARC)或介电质抗反射涂层(DARC)16以及光致抗蚀剂层17。具有顶部表面16t的BARC或DARC具有使光致抗蚀剂层的后续图案化曝光期间的光反射最小化的折射率，进而使得能够在光致抗蚀剂层中形成具有较少临界尺寸变化的更均匀的岛形(island shape)。接着，采用常规的图案化曝光及显影顺序，以在光致抗蚀剂层中形成包括多个岛的图案，其中每个岛具有侧壁20。如稍后由图6中的俯视图所示，所述岛是具有多个列(row)及行(column)的阵列。然而，为了简化附图，图1中仅示出了一个岛。每个岛具有临界尺寸w1，该临界尺寸w1在一些实施例中介于45nm与100nm之间，且在其他实施例中，可以接近30nm或更小，其对应于现有技术的存储器装置所需的临界尺寸。应注意的是，一些装置是呈圆形的，使得在x轴及z轴方向上都形成临界尺寸w1。然而，光致抗蚀剂层17所形成的岛自上而下的形状可为椭圆形或多边形，使得z轴尺寸不同于x轴尺寸。
在一个实施例中，用于图案化MTJ堆叠1的蚀刻工艺包括多个蚀刻操作。在初始的蚀刻操作30(或称为第一个蚀刻操作30)期间，使用具有惰性气体(Ar、Kr、Xe、或Ne中的一或多者)的离子束蚀刻(IBE)，穿过BARC或DARC层16来转移光致抗蚀剂层中的图案，进而在下方的薄层中再现光致抗蚀剂层17所形成的岛的形状。然而，第一个蚀刻操作可为包括氟碳化合物(fluorocarbon)或氯碳化合物(chlorocarbon)气体的RIE(代替IBE)，以经由BARC或DARC层16转移光致抗蚀剂层17中的岛的形状。因此，侧壁20被形成，且侧壁20自光致抗蚀剂层的顶部表面延伸到硬掩模15的顶部表面15t，且临界尺寸wl被复制在DARC或BARC层中。接着可通过公知的方法移除光致抗蚀剂层，或是在随后的蚀刻工艺中将其蚀刻掉。
参照图2，执行第二个蚀刻操作31以经由硬掩模15转移具有侧壁20及临界尺寸w1的岛的形状。在一些实施例中，可使用具有惰性气体的第二IBE，或基于第二氟碳化合物或氯碳化合物的RIE。然而，在其他实施例中，本公开预期蚀刻操作31所采用的条件与蚀刻操作30中所施加的条件基本相同，使得经由硬掩模的蚀刻转移可以是经由DARC或BARC层16的蚀刻转移的延续。换句话说，可以继续图1中的蚀刻操作30，直到停止在自由层的顶部表面14t上为止。如上所述，穿过硬掩模进行蚀刻很可能会移除任何残留的光致抗蚀剂层17，因为穿过后者的蚀刻速率通常比硬掩模的蚀刻速率为高，且一旦蚀刻操作30清理了曝露的DARC或BARC层16，则硬掩模实质上可以比剩余的光致抗蚀剂层还厚。
参照图3，本公开的蚀刻工艺继续进行到蚀刻操作32，蚀刻操作32有效地将硬掩模中岛的形状转移穿过所有的下方的MTJ薄层11-14(即种子层11、参考层12、穿隧阻挡层13、以及自由层14)，进而形成MTJ纳米支柱1a。蚀刻操作32可包括IBE条件或RIE条件，或RIE与IBE的组合，以下称之为RIBE。如此，IBE被认为包括由诸如Ar离子之类的惰性气体离子所代表的物理成分，而RIE则是基于包括通过施加RF电源以维持等离子体而产生的化学物种的离子的化学成分。此外，RIBE同时包含惰性气体及一或多种化学物质，包括甲醇、乙醇、NH3、以及CO，它们被送入蚀刻腔体，同时在通常接近室温的温度下以RF电源感应产生等离子体。优选地，在蚀刻操作32中，离子以沿y轴方向垂直于基板的顶部表面为方向，以避免可能使CD大幅降低到低于临界尺寸w1的水平分量。如此一来，侧壁20成为自硬掩模15的顶部表面15t延伸到底部电极的顶部表面10t的连续表面。
在一个较佳的实施例中，侧壁20基本上是垂直的，使得在所有MTJ薄层11-15(即种子层11、参考层12、穿隧阻挡层13、自由层14、以及硬掩模15)中，都建立了临界尺寸w1。然而，在其他实施例中，侧壁可能是非垂直的，使得薄层11-15(即种子层11、参考层12、穿隧阻挡层13、自由层14、以及硬掩模15)具有随着距顶部表面16t的距离增加而增加的宽度(大于临界尺寸w1)。在范例性实施例中，在蚀刻转移之后保留DARC或BARC层的厚度t。然而，取决于DARC或BARC层16的初始厚度与组成以及蚀刻条件，DARC或BARC层可能在蚀刻操作32期间被完全移除，进而露出硬掩模的顶部表面15t。因此，硬掩模15被有利地选择为相对下方的MTJ的薄层具有高蚀刻速率选择性，使得在蚀刻操作32之后，硬掩模能保留相当的厚度。当为蚀刻操作32选择IBE时，一定量的蚀刻残留物可能会沉积在侧壁20上形成涂层19。尽管RIE通常会最小化残留物在MTJ侧壁上的沉积，但RIE等离子体中产生的反应物质可能会腐蚀MTJ的薄层并倾向于损坏侧壁。IBE、RIE或RIBE的选择通常部分取决于MTJ薄层的组成，与硬掩模相比，MTJ的薄层的选择又决定了蚀刻速率。在一些案例中，可最佳化RIE及RIBE条件以最大程度地减少对侧壁的伤害，或是在执行后续操作之前，可在RIE之后进行溅镀清洗(sputter clean)操作以移除MTJ侧壁的损坏部分。
本公开的工艺流程包括在MTJ纳米支柱1a形成之后的封装工艺。根据一个实施例，将具有多个MTJ纳米支柱的基板自MTJ蚀刻工艺腔体中移除，曝露于大气中，并转移到可能位于不同主机(mainframe)中的第二工艺腔体中。然而，本公开还预期了这样的实施例，其中在高真空条件下在相同的真空系统中执行MTJ蚀刻及封装工艺，进而避免在MTJ蚀刻与封装之间曝露于大气中。
参照图4，本公开的封装工艺包括第一操作，其中具有MTJ纳米支柱阵列的基板被装载在可具有一或多个位置的工艺腔体中，且每个位置可具有静电夹盘(electrostaticchuck)，以在整个工艺中将基板固定在适当的位置。根据一个实施例，用于封装工艺的静电夹盘(未显示)被加热，并通过惰性气体(例如：Ar)进行背面压力控制，以提供更均匀的加热速率及整个基板上更均匀的加热，其中基板可具有300毫米(mm)或更大的直径。
如图3所示，作为蚀刻操作32的结果，在围绕MTJ纳米支柱的侧壁20上以及基板的顶部表面10t上，可能会形成残留物所形成的涂层19。根据图4，本公开的封装工艺的关键特征是退火操作，该退火操作是在如上所述的具有加热的静电夹盘的位置处执行。根据一个实施例，退火操作包括在室温(RT)下将晶圆加载到静电夹盘上，然后在第一时间段内使温度跃升到范围为摄氏250度至400度的温度t1，其中第一时间段为数分钟。此外，向工艺腔体施加真空以在其中提供小于1x10-7托的压力。因此，由于高温与高真空条件的结合，侧壁20上的残留物及任何水分被移除。举例来说，可经由蒸发移除由蚀刻工艺所产生的聚合物及化学残留物。
退火操作的一个关键态样是设置第一时间段及温度，以使MTJ纳米支柱1a中大部分的自由层、参考层、以及穿隧阻障结晶化为自由层及参考层的bcc结构，以及MgO穿隧阻障的岩盐晶体结构(rock salt crystal structure)，进而在RL与穿隧阻障之间以及FL与穿隧阻障之间形成相干晶体结构(coherent crystal structure)。否则，在退火之前沉积封装层将使封装层中的晶体结构或非晶特性能够影响相邻的MTJ薄层中的晶体生长。特别是，封装层的晶体结构可不同于bcc，并因此破坏FL、RL、以及穿隧阻障中的一或多者中被期望的晶体生长，并妨碍最佳DRR所需的晶格匹配(相干晶体结构)。
在一些实施例中，退火操作在处于温度t1的第一时间段之后紧接着继续进行第二时间段，或者通过自温度t1逐渐升高温度到温度t2，其中温度t2>t1，且温度t2接近摄氏400度但低于摄氏450度，以便在沉积封装层之前基本完成FL、RL、以及穿隧阻障的结晶化。在所有实施例中，另一个关键特征是在与退火操作相同的位置上，执行随后的封装层沉积。换句话说，在紧接第二时间段的第三时间段期间沉积封装层，或者，如果省略第二时间段，则在第一时间段的末尾开始沉积封装层。优选地，在将静电夹盘保持在第一时间段期间使用的相同温度(温度t1)的同时沉积封装层，或者，若是退火包括在第一时间段之后的第二时间段，则在将静电夹盘保持在温度t2的同时沉积封装层。在与退火操作相同的位置处沉积封装层，并在上述操作之间不破坏工艺腔体中的真空的一个好处，是在工艺流程中达成更高的产量。其次，MTJ的侧壁不会曝露于水蒸气、氧气、或其他在传统工艺流程中，易于在退火与封装操作之间与MTJ的薄层反应的气体。
如图5所示，封装工艺的下一步是沉积邻接侧壁20的封装层25。在范例性实施例中，封装层包括不止一层。举例来说，具有20至200埃(angstrom)的第一厚度d1的第一封装层25a，优选地以具有RF溅镀的物理沉积方法(PVD)在温度t1(或t2)下沉积，以避免来自化学气相沉积(chemical vapor deposition,CVD)或等离子体增强型化学气相沉积(plasmaenhanced CVD,PECVD)方法的反应性物质伤害MTJ的侧壁。接着，在第一封装层上沉积所具有的厚度为厚度d2且达2000埃的第二封装层25b。一般而言，CVD或PECVD方法被选来沉积封装层25b，因为已知这些技术在相邻的MTJ纳米支柱之间具有优异的间隙填充能力。第二封装层可在自摄氏250度至约400度下沉积，但优选地在低于摄氏450度的温度下沉积。之后，采用化学机械研磨(CMP)工艺以形成用于封装层的平坦顶部表面25t，顶部表面25t与MTJ的硬掩模的顶部表面15t共面。
第一封装层25a可为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO中的一者，或是上述材料的任何组合，其中Y+Z大于0。在替代实施例中，第一封装层包括B、Ge、BX、及GeX中的一或多者，其中X为下列的一者：O、N、B、C、Ge、Si、Al、P、Ga、In、Tl、Mg、Hf、Zr、Nb、V、Ti、Cr、Mo、W、Sr、以及Zn。如相关专利申请(序列号15/463,113)中所公开的，第一封装层的形成可包括多个步骤并产生多个薄层，例如B/BX或Ge/GeX堆叠。另外，在相关申请(序列号15/479,572)中，吾等公开了一种第一封装层的组成物，其为金属氮化物填充物中0.1至10重量百分比的金属氧化物。
第二封装层25b优选地为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO中的一者、或是上述材料的任何组合，其中Y+Z大于0。在替代性实施例中，第二封装层可为本技术领域中使用的另一种金属氧化物、金属碳化物、金属氮化物、金属氮氧化物、或金属碳氮化物。
参照图6，图6显示在本公开的工艺流程后，自俯视图所见的MTJ纳米支柱阵列。描绘了分别具有临界尺寸w1的额外的MTJ纳米支柱1b、1c、以及1d，以表明在存储器结构中形成的列及行的子集。因此，MTJ纳米支柱1a与MTJ纳米支柱1b被显示在相同的列中，而MTJ纳米支柱1c及1d则分别与MTJ纳米支柱1a及1b在相同的行中。如先前所述，MTJ纳米支柱被描绘为圆形，但在其他实施例中可具有椭圆形。一般而言，阵列中会形成数以百万计的MTJ纳米支柱，但此处仅显示四个MTJ纳米支柱以简化附图。
在CMP工艺之后，如本技术领域具通常知识者所理解的，通过传统方法在MTJ纳米支柱及封装层25上，形成由多条平行导线(未显示)组成的顶部电极层。第一顶部电极线路可接触MTJ纳米支柱1a、1c的顶部表面15t，而第二顶部电极线路可接触MTJ纳米支柱1b、1d的顶部表面15t。顶部电极层中的导线优选地沿z轴方向形成，并与底部电极层中沿x轴的导线正交。因此，底部电极线路10-1可接触MTJ纳米支柱1a及1b两者的底部表面，而第二底部电极线路10-2接触MTJ纳米支柱1c及1d的底部表面。
参照图7，图7提供用于本公开一个实施例的工艺流程的流程图，其中通过蚀刻工艺100将具有临界尺寸的图案形成在MTJ硬掩模层中，蚀刻工艺100包括上述蚀刻操作30或同时包括上述蚀刻操作30及31。在操作110中，根据蚀刻操作32(图3)对MTJ堆叠进行离子束蚀刻，以将图案转移穿过剩余的MTJ的薄层，进而形成多个MTJ纳米支柱。通过先前参照图4描述的退火的操作114，移除MTJ侧壁上的残留物。最后在操作120中，在MTJ纳米支柱周围形成封装层，以将MTJ纳米支柱彼此电性隔离。优选地，操作114及操作120在相同的位置处执行，因而不会破坏工艺腔体中的真空，如先前关于图5所述。
在图8中，描绘了本公开另一实施例的工艺流程的流程图，其中以代表反应式离子蚀刻的操作111取代离子束蚀刻来修改图7中的操作顺序，以在MTJ纳米支柱1a上形成侧壁20。接下来，在工艺腔体中执行溅镀蚀刻113，溅镀蚀刻113包括自诸如Ar的惰性气体所产生的等离子体。优选地，溅镀蚀刻移除MTJ侧壁的损伤部分而不会引起临界尺寸w1的明显收缩。随后，在相同工艺腔体中执行退火(操作114)及封装(操作120)。在较佳的实施例中，溅镀蚀刻113在包括封装工艺腔体的相同主机中完成。
吾等已经从实验结果证明了本公开的封装工艺的益处，其中实验制造了一系列具有各种直径(图6中的w1)的MTJ纳米支柱。每个MTJ纳米支柱均包括一个硬掩模，以及在CoFeB自由层与CoFeB参考层之间的MgO穿隧阻挡层。具有相同装置尺寸范围的第一组MTJ纳米支柱是通过反应式离子蚀刻(RIE)所制造的，其中包括以甲醇作为蚀刻气体。接着在等离子体洁净腔体中对第一组MTJ进行溅镀蚀刻，此工艺包括Ar气流、75瓦(Watt)晶圆偏压、以及0.52毫托(mTorr)的工作压力。第一组MTJ中的半数会自溅镀蚀刻腔体中被移除，并曝露在无尘室(clean room)的大气中，且接着在另一个工艺腔体中以产生参考样品A的工艺流程进行处理。具体来说，在室温下通过PVD方法溅镀沉积第一封装层，包括600瓦RF功率、1.5-2毫托的压力、Ar气体流、以及包含2重量百分比MgO的氮化硅靶材，以在MTJ纳米支柱的侧壁上产生200埃的厚度。之后，通过PECVD方法在摄氏400度下，在第一密封层上沉积具有氮化硅成分的2000埃厚的第二密封层，以填充相邻的MTJ纳米支柱之间的间隙。进行CMP，并接着以传统工艺在MTJ阵列上形成顶部电极层。
第一组MTJ的另一半以与参考样品A中相同的流程进行处理，不同之处在于，在溅镀清洗之后与沉积第一封装层之前插入了高温退火操作。在工艺腔体中，通过在200秒的时间内使退火位置上的静电夹盘自室温跃升到摄氏350度，并同时施加7.5托的背面Ar气压来进行退火。退火期间工艺腔体中的真空度为1x10-7托。随后，在将基板保持在相同的静电夹盘上的同时，如前所述但在摄氏350度的温度下通过PVD沉积2重量百分比MgO的氮化硅的第一封装层，以根据图8中的工艺流程产生样品C。之后，如前所述依序地形成第二封装层及顶部电极。
第二组MTJ纳米支柱的制备，是通过使用Ar气流以及200eV束能量的离子束蚀刻来蚀刻由硬掩模、CoFeB自由层、MgO穿隧阻障、以及CoFeB参考层所组成的MTJ堆叠。将第二组MTJ纳米支柱的一半转移到封装工艺腔体，在封装工艺腔体中，通过先前提到的样品A的工艺流程依次沉积第一封装层及第二封装层。进行CMP并形成顶部电极层之后，完成参考样品B。
以与参考样品B所示相同的流程处理第二组MTJ的另一半，不同之处在于，在离子束蚀刻之后与沉积第一封装层之前插入了高温退火操作。在工艺腔体中，通过在200秒的时间内使退火位置上的静电夹盘自室温跃升到摄氏350度，并同时施加7.5托的背面Ar气压来进行退火。退火期间工艺腔体中的真空度为1x10-7托。随后，在将基板保持在相同的静电夹盘上的同时，在摄氏350度的温度下通过PVD沉积2重量百分比MgO的氮化硅的第一封装层，以根据图7中的工艺流程产生样品D。之后，如前所述依序地形成第二封装层及顶部电极。
图9是磁阻比(DRR)对MTJ尺寸的平面图，其比较了参考样品A(曲线50)与样品C(曲线51)的结果。仅显示了自约70nm(曲线的左上方)至30nm(曲线的右下方)的MTJ纳米支柱尺寸。曲线50与曲线51在高于70nm的MTJ直径(临界尺寸)处基本上重叠。吾等发现，图8的工艺流程中所包括的封装工艺显著改善了DRR，而不会降低其他MTJ特性，例如矫顽力(Hc)或电阻面积积，特别是对于临界尺寸低于70nm的MTJ纳米支柱，其中低于70nm是现有存储器装置所要求的。
在图10中，有一个磁阻比(DRR)与MTJ尺寸的曲线图，将参考样品B(曲线52)与样品D(曲线53)的结果进行了比较。同样地，仅显示了自约70nm(曲线的左上方)至30nm(曲线的右下方)的MTJ纳米支柱尺寸。吾等发现，对于直径小于70nm的装置，图7的工艺流程中接续在离子束蚀刻后的封装工艺可显著提高DRR至大于0.2的程度。与参考样品B相比，样品D没有观察到其他MTJ特性的降低。
总而言之，本公开提供了一种工艺流程，用于在蚀刻后自MTJ侧壁移除不想要的残留物、结晶化关键的磁性层及穿隧阻障(包括CoFeB及MgO)、以及在包括退火及沉积一或多层封装层的封装工艺期间，防止反应性化学物质损害MTJ侧壁。该工艺流程对于临界尺寸低于70nm的存储器装置有效。此外，即使基板在CMOS BEOL制造期间曝露于接近摄氏400度的温度的多个小时之后，仍可保持本文所述的益处。
尽管已经参照本公开的优选实施例具体地显示及描述了本公开，但是本技术领域具通常知识者将能理解，在不脱离本公开的精神与范围的情况下，可以进行形式及细节上的各种改变。

Claims (20)

1.一种用于制造磁穿隧结(MTJ)纳米支柱的工艺流程，包括：
(a)提供一基板上的一多层MTJ堆叠，其中上述多层MTJ堆叠包括一参考层、一自由层、以及上述参考层与上述自由层之间的一穿隧阻挡层；
(b)以一反应式离子蚀刻及一离子束蚀刻中的一者或两者图案化上述多层MTJ堆叠，以形成多个MTJ纳米支柱，每个上述MTJ纳米支柱皆具有自上述MTJ纳米支柱的顶部表面延伸至上述基板的顶部表面的一侧壁，且其中相邻的上述MTJ纳米支柱由一间隙所分隔；
(c)在一第一工艺腔体中执行上述MTJ纳米支柱的上述侧壁的一溅镀清洁工艺，上述溅镀清洁工艺包括一钝气等离子体；以及
(d)执行一封装工艺，包括：
(1)一第一操作，在一第二工艺腔体的一第一位置处的一静电夹盘上加热上述基板，并对上述第二工艺腔体施加一真空，上述基板被以室温装载于上述静电夹盘上，且温度在一第一时间段期间跃升至范围为摄氏250度至摄氏400度的一第一温度(t1)，其中上述参考层、上述自由层、以及上述穿隧阻挡层的大部分结晶化为一体心立方结构；以及
(2)一第二操作，沉积包括一或多个介电层的一封装层，上述封装层毗邻上述MTJ纳米支柱的上述侧壁并填充相邻的上述MTJ纳米支柱之间的上述间隙，上述第二操作在上述第一操作之后执行，且在维持上述真空的同时以上述第一温度(t1)在一第二时间段期间于上述第一位置执行。
2.如权利要求1的工艺流程，其中毗邻于上述MTJ纳米支柱的上述侧壁的上述封装层，被以包括RF溅镀的一物理气相沉积工艺沉积。
3.如权利要求1的工艺流程，其中上述第二操作始于上述第一操作的尽头。
4.如权利要求1的工艺流程，其中上述MTJ纳米支柱具有小于约70纳米的一临界尺寸。
5.如权利要求1的工艺流程，其中上述真空小于约1x10-7托。
6.如权利要求1的工艺流程，其中上述封装层包括至少两层薄层，其中毗邻上述MTJ纳米支柱的上述侧壁的一第一薄层为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO、或是上述材料的任何组合，其中Y+Z大于0。
7.如权利要求6的工艺流程，其中上述第一薄层包括形成在一氮化硅填充物中的MgO，其中MgO为上述第一薄层的0.1至10重量百分比。
8.如权利要求1的工艺流程，其中上述封装层包括至少两层薄层，其中毗邻上述MTJ纳米支柱的上述侧壁的一第一薄层为下列的一或多者：B、Ge、BX、或GeX，其中X为下列的一者：O、N、B、C、Ge、Si、Al、P、Ga、In、Tl、Mg、Hf、Zr、Nb、V、Ti、Cr、Mo、W、Sr、以及Zn。
9.如权利要求1的工艺流程，其中上述封装层包括至少两层薄层，其中一第一薄层毗邻上述MTJ纳米支柱的上述侧壁，而形成在上述第一薄层上的一第二薄层为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO、或是上述材料的任何组合，其中Y+Z大于0。
10.如权利要求1的工艺流程，其中上述基板为一磁性随机存取存储器(MRAM)或一自旋转矩MRAM的一底部电极。
11.一种用于制造磁穿隧结(MTJ)纳米支柱的工艺流程，包括：
(a)提供一基板上的一多层MTJ堆叠，其中上述多层MTJ堆叠包括一参考层、一自由层、以及上述参考层与上述自由层之间的一穿隧阻挡层；
(b)以一反应式离子蚀刻及一离子束蚀刻中的一者或两者图案化上述多层MTJ堆叠，以形成多个MTJ纳米支柱，每个上述MTJ纳米支柱皆具有自上述MTJ纳米支柱的顶部表面延伸至上述基板的顶部表面的一侧壁，且其中相邻的上述MTJ纳米支柱由一间隙所分隔；以及
(c)执行一封装工艺，包括：
(1)一第一操作，在一封装工艺腔体的一第一位置处的一静电夹盘上加热上述基板，并对上述封装工艺腔体施加一真空，上述基板被以室温装载于上述静电夹盘上，且温度在一第一时间段期间跃升至范围为摄氏250度至摄氏400度的一第一温度(t1)，其中上述参考层、上述自由层、以及上述穿隧阻挡层的大部分结晶化为一体心立方结构；
(2)一第二操作，在一第二时间段期间于上述第一位置处将上述静电夹盘及上述基板跃升至一第二温度(t2)，其中上述第二温度(t2)大于上述第一温度(t1)，且上述第二温度(t2)接近摄氏400度但并未大于摄氏450度；
(3)一第三操作，沉积包括一或多个介电层的一封装层，上述封装层毗邻上述MTJ纳米支柱的上述侧壁并填充相邻的上述MTJ纳米支柱之间的上述间隙，上述第三操作在维持上述真空的同时以上述第二温度(t2)在一第三时间段期间于上述第一位置执行。
12.如权利要求11的工艺流程，其中上述第三操作始于上述第二操作的尽头。
13.如权利要求11的工艺流程，其中上述第二操作始于上述第一操作的尽头。
14.如权利要求11的工艺流程，其中上述MTJ纳米支柱具有小于约70纳米的一临界尺寸。
15.如权利要求11的工艺流程，其中上述真空小于约1x10-7托。
16.如权利要求11的工艺流程，其中上述封装层包括至少两层薄层，其中毗邻上述MTJ纳米支柱的上述侧壁的一第一薄层为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO、或是上述材料的任何组合，其中Y+Z大于0。
17.如权利要求16的工艺流程，其中上述第一薄层包括形成在一氮化硅填充物中的MgO，其中MgO为上述第一薄层的0.1至10重量百分比。
18.如权利要求11的工艺流程，其中上述封装层包括至少两层薄层，其中毗邻上述MTJ纳米支柱的上述侧壁的一第一薄层为下列的一或多者：B、Ge、BX、或GeX，其中X为下列的一者：O、N、B、C、Ge、Si、Al、P、Ga、In、Tl、Mg、Hf、Zr、Nb、V、Ti、Cr、Mo、W、Sr、以及Zn。
19.如权利要求11的工艺流程，其中上述封装层包括至少两层薄层，其中一第一薄层毗邻上述MTJ纳米支柱的上述侧壁，而形成在上述第一薄层上的一第二薄层为SiOYNZ、AlOYNZ、TiOYNZ、SiCYNZ、TaOYNZ、或MgO、或是上述材料的任何组合，其中Y+Z大于0。
20.如权利要求11的工艺流程，其中上述基板为一磁性随机存取存储器(MRAM)或一自旋转矩MRAM的一底部电极。
CN201880064467.9A 2017-10-10 2018-10-09 对来自图案化的磁穿隧结的侧壁材料的高温挥发 Pending CN111373559A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/728,839 US10038138B1 (en) 2017-10-10 2017-10-10 High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US15/728,839 2017-10-10
PCT/US2018/055042 WO2019074944A1 (en) 2017-10-10 2018-10-09 HIGH-TEMPERATURE VOLATILIZATION OF LATERAL WALL MATERIALS FROM MAGNETIC TUNNEL TUNNEL THROUGH PATTERNS

Publications (1)

Publication Number Publication Date
CN111373559A true CN111373559A (zh) 2020-07-03

Family

ID=62948615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880064467.9A Pending CN111373559A (zh) 2017-10-10 2018-10-09 对来自图案化的磁穿隧结的侧壁材料的高温挥发

Country Status (5)

Country Link
US (1) US10038138B1 (zh)
KR (1) KR102342469B1 (zh)
CN (1) CN111373559A (zh)
DE (1) DE112018005548T5 (zh)
WO (1) WO2019074944A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10520818B1 (en) 2018-09-18 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Critical dimension (CD) uniformity of photoresist island patterns using alternating phase shifting mask
US20200313076A1 (en) * 2019-03-27 2020-10-01 Intel Corporation Spin orbit memory devices with enhanced tunneling magnetoresistance ratio (tmr) and methods of fabrication

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635496B2 (en) 2001-10-12 2003-10-21 Infineon Technologies, Ag Plate-through hard mask for MRAM devices
US6806096B1 (en) 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
JP4111274B2 (ja) 2003-07-24 2008-07-02 キヤノンアネルバ株式会社 磁性材料のドライエッチング方法
US7598555B1 (en) 2003-08-22 2009-10-06 International Business Machines Corporation MgO tunnel barriers and method of formation
US7009266B2 (en) 2003-08-29 2006-03-07 Applied Spintronics Technology, Inc. Method and system for providing a magnetic element including passivation structures
US6984529B2 (en) 2003-09-10 2006-01-10 Infineon Technologies Ag Fabrication process for a magnetic tunnel junction device
US7001783B2 (en) 2004-06-15 2006-02-21 Infineon Technologies Ag Mask schemes for patterning magnetic tunnel junctions
US8450119B2 (en) 2006-03-17 2013-05-28 Magic Technologies, Inc. Magnetic tunnel junction patterning using Ta/TaN as hard mask
US9081669B2 (en) 2006-04-27 2015-07-14 Avalanche Technology, Inc. Hybrid non-volatile memory device
RU2390883C1 (ru) * 2006-09-13 2010-05-27 Кэнон АНЕЛВА Корпорейшн Способ изготовления элемента с магниторезистивным эффектом и многокамерное устройство для изготовления элемента с магниторезистивным эффектом
US7696551B2 (en) 2007-09-20 2010-04-13 Magic Technologies, Inc. Composite hard mask for the etching of nanometer size magnetic multilayer based device
JP4929108B2 (ja) 2007-09-25 2012-05-09 株式会社東芝 磁気ヘッドおよび磁気記録装置
US7978442B2 (en) 2007-10-03 2011-07-12 Tdk Corporation CPP device with a plurality of metal oxide templates in a confining current path (CCP) spacer
KR100943860B1 (ko) 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8125040B2 (en) 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US8482966B2 (en) 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
US8912012B2 (en) * 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
JP4903277B2 (ja) * 2010-01-26 2012-03-28 株式会社日立製作所 磁気抵抗効果素子、それを用いた磁気メモリセル及びランダムアクセスメモリ
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US8704547B2 (en) 2010-04-19 2014-04-22 Samsung Electronics Co., Ltd. Method and system for providing spin transfer based logic devices
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US8203389B1 (en) 2010-12-06 2012-06-19 Headway Technologies, Inc. Field tunable spin torque oscillator for RF signal generation
US8604886B2 (en) 2010-12-20 2013-12-10 Intel Corporation Spin torque oscillator having multiple fixed ferromagnetic layers or multiple free ferromagnetic layers
SG10201408211XA (en) 2011-05-20 2015-01-29 Agency Science Tech & Res Magnetoresistive device
US8462461B2 (en) 2011-07-05 2013-06-11 HGST Netherlands B.V. Spin-torque oscillator (STO) with magnetically damped free layer
US8634163B2 (en) 2011-07-27 2014-01-21 HGST Netherlands B.V. Dual reverse microwave assisted magnetic recording (MAMR) and systems thereof
US8582240B1 (en) 2012-08-29 2013-11-12 Headway Technologies, Inc. Magnetic recording assisted by spin torque oscillator with a radio frequency current bias
US9166154B2 (en) 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
US8981505B2 (en) * 2013-01-11 2015-03-17 Headway Technologies, Inc. Mg discontinuous insertion layer for improving MTJ shunt
US9275713B2 (en) 2013-01-17 2016-03-01 Yimin Guo Magnetoresistive element and method of manufacturing the same
US9166153B2 (en) * 2013-02-08 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and process to remove film from semiconductor devices
US9209386B2 (en) * 2013-09-06 2015-12-08 Makoto Nagamine Magneto-resistive element having a ferromagnetic layer containing boron
US9269894B2 (en) 2013-10-15 2016-02-23 Everspin Technologies, Inc. Isolation of magnetic layers during etch in a magnetoresistive device
US9564582B2 (en) * 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9281168B2 (en) 2014-06-06 2016-03-08 Everspin Technologies, Inc. Reducing switching variation in magnetoresistive devices
US9230571B1 (en) 2014-08-26 2016-01-05 Headway Technologies, Inc. MgO based perpendicular spin polarizer in microwave assisted magnetic recording (MAMR) applications
US9324937B1 (en) 2015-03-24 2016-04-26 International Business Machines Corporation Thermally assisted MRAM including magnetic tunnel junction and vacuum cavity
US9391266B1 (en) 2015-03-26 2016-07-12 International Business Machines Corporation Perpendicular magnetic anisotropy BCC multilayers
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9362490B1 (en) 2015-07-09 2016-06-07 Rongfu Xiao Method of patterning MTJ cell without sidewall damage
US9842988B2 (en) 2015-07-20 2017-12-12 Headway Technologies, Inc. Magnetic tunnel junction with low defect rate after high temperature anneal for magnetic device applications
US10516101B2 (en) * 2015-07-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Physical cleaning with in-situ dielectric encapsulation layer for spintronic device application
US20180033957A1 (en) * 2016-07-26 2018-02-01 Shanghai CiYu Information Technologies Co., LTD Method to make magnetic ramdom accesss memroy array with small footprint

Also Published As

Publication number Publication date
WO2019074944A1 (en) 2019-04-18
DE112018005548T5 (de) 2020-06-25
US10038138B1 (en) 2018-07-31
KR20200049865A (ko) 2020-05-08
KR102342469B1 (ko) 2021-12-27

Similar Documents

Publication Publication Date Title
US11316103B2 (en) Combined physical and chemical etch to reduce magnetic tunnel junction (MTJ) sidewall damage
US10043851B1 (en) Etch selectivity by introducing oxidants to noble gas during physical magnetic tunnel junction (MTJ) etching
KR102330561B1 (ko) 비에칭 자기 정렬 자석 터널 접합(mtj) 디바이스 구조물
KR102306518B1 (ko) 자기 터널 접합을 위한 보호용 패시베이션층
KR102353070B1 (ko) 무선 주파수(rf) 스퍼터링을 사용하는 자기 터널 접합(mtj) 디바이스용 유전체 캡슐화 층
US8736004B2 (en) Magnetic tunnel junction for MRAM applications
KR102381009B1 (ko) 고성능 자기저항 랜덤 액세스 메모리(mram) 디바이스를 위한 자유층 측벽 산화 및 스페이서 보조 자기 터널 접합부(mtj) 에칭
KR102222613B1 (ko) 모멘트 향상에 의한 자기 랜덤 액세스 메모리(mram)를 위한 개선된 자기 층
KR102400371B1 (ko) 자기터널접합(mtj) 에칭 중에 희가스의 유무에 관계 없이 산화제를 메탄올에 도입하는 것에 의한 mtj 성능 개선
US20200052196A1 (en) Avoiding Oxygen Plasma Damage During Hard Mask Etching in Magnetic Tunnel Junction (MTJ) Fabrication Process
TW202043512A (zh) MgO層的形成方法
KR102342469B1 (ko) 패터닝된 자기 터널 접합으로부터의 측벽 재료의 고온 휘발화
US20220246842A1 (en) Method for manufacturing a magnetic random-access memory device using post pillar formation annealing
JP6538590B2 (ja) 半導体構造での層の上面を保護する方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200703