KR102342469B1

KR102342469B1 - 패터닝된 자기 터널 접합으로부터의 측벽 재료의 고온 휘발화

Info

Publication number: KR102342469B1
Application number: KR1020207010787A
Authority: KR
Inventors: 사힐 파텔; 유-젠 왕; 동나 센
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2017-10-10
Filing date: 2018-10-09
Publication date: 2021-12-27
Also published as: WO2019074944A1; CN111373559A; US10038138B1; DE112018005548T5; KR20200049865A

Abstract

자기 터널 접합(MTJ) 나노기둥을 형성하고 밀봉하기 위한 공정 플로우가 개시되며, MTJ층 측벽을 형성하기 위해 기준층(RL), 자유층(FL), 및 터널 배리어층(TB)을 포함하는 MTJ층이 먼저 반응성 이온 에칭 또는 이온빔 에칭에 의해 패터닝된다. 기판 상의 복수의 MTJ는, 밀봉층이 퇴적되기 전에 디바이스의 에지부로부터의 재결정화 없이 RL, FL, 및 TB를 체심 입방(bcc) 구조로 실질적으로 결정화하여 RL과 TB 사이에 그리고 FL과 TB 사이에 격자 정합을 확보하기 위해, 공정 챔버 내의 스테이션에서 가열된다(어닐링된다). 밀봉층은 진공 파괴 없이, 그리고 바람직하게는 반응성 종이 MTJ 측벽을 공격하는 것을 막기 위해 물리적 기상 퇴적을 사용하여, 어닐링 단계와 동일한 스테이션에서 퇴적된다. 특히 임계 치수가 70 nm 미만인 MTJ에 있어서 자기저항비가 개선된다.

Description

패터닝된 자기 터널 접합으로부터의 측벽 재료의 고온 휘발화

<관련 특허 출원>

본원은 2017년 3월 20일에 출원한 미국 출원 일련 번호 15/463,113; 2017년 4월 5일에 출원한 미국 출원 일련 번호 15/479,572; 그리고 2017년 5월 15일에 출원한 도킷 # HT17-005, 미국 출원 일련 번호 15/594,484에 관한 것이며, 이들 모두는 공통 양수인에게 양도되었으며, 본 명세서에 전체적으로 참조로 포함된다.

<기술 분야>

본 개시내용은 메모리 디바이스 내의 자기 터널 접합(MTJ, magnetic tunnel junction)에 대한 자기저항비(magnetoresistive ratio)를 높이는 방법에 관한 것이며, 구체적으로는 인접한 MTJ들 사이의 갭을 충전하는데 채택되는 밀봉층(encapsulation layer)을 퇴적하기 위해 사용되는 동일한 공정 챔버에서 수행될 수 있는, MTJ 측벽으로부터 휘발성 잔류물을 제거하고 강자성 전극을 결정화하는 방법에 관한 것이다.

수직 자화 자기 터널 접합(p-MTJ, perpendicularly magnetized magnetic tunnel junction)은 임베디드 자기 랜덤 액세스 메모리(MRAM, magnetic random access memory) 애플리케이션에서 그리고 스탠드얼론 MRAM 애플리케이션에서 사용되는 주요 기술이다. STT-MRAM은 C. Slonezewski에 의한 "Current driven excitation of magnetic multilayers"[J. Magn. Magn. Mater. V 159, L1-L7 (1996)]에서 기재된 메모리 비트를 기록하기 위한 스핀토크를 사용한 p-MTJ 기술이다. p-MTJ 기술은 SRAM, DRAM 및 플래시 등의 기존의 반도체 메모리 기술과 대단히 경쟁적이다.

p-MTJ는 2개의 자성층 사이에 절연성 터널 배리어가 개재되어 있는 일반적 구조를 갖는다. 자성층 중 하나는 기준층이라고 칭해지며, 예컨대 그 자성층의 평면이 x축 방향과 z축 방향을 따라 형성될 때에 (+y) 방향을 따라 면외 방향으로 고정된 자화를 갖는다. 또한, 자유층이라 불리는 제2 자성층은 (+y) 방향으로 평행하거나(P 상태) (-y) 방향으로 역팽행한(AP 상태), 고정되지 않은 방향으로 면외 자화를 갖는다. P 상태(Rp)와 AP 상태(Rap) 간의 저항차는 DRR 또는 자기저항(MR, magnetoresistive)비라고도 알려진 수식 (Rap-Rp)/Rp을 갖는 것을 특징으로 할 수 있다. p-MTJ 디바이스가 큰 DRR 값을 갖는 것이 중요한데, 이 특성이 메모리 비트에 대한 판독 마진, 또는 P 상태와 AP 상태(0 또는 1 비트)를 식별하는 용이성에 직접 관련되기 때문이다.

고속 임베디드 RAM 기술과 경쟁하기 위해, 나노기둥(nanopillar)의 형태로 패터닝된 p-MTJ는 저 기록 전류(low writing current)에서 고속으로(<100 ns) 기록될 수 있는 단일 비트를 갖는 고밀도 어레이로 제조되어야만 한다. 유전체 재료로 이루어진 밀봉층은 통상, 디바이스를 전기적으로 절연시키기 위해 인접한 p-MTJ 나노기둥들 사이의 갭을 충전하도록 퇴적된다. 저 기록 전류라는 목표를 달성하려면, 자유층 내의 총 체적("V")이 저감되어야 하는데, 이것은 p-MTJ의 물리적 치수를 줄임으로써 가장 용이하게 달성된다. x축과 z축 중 한쪽 또는 양쪽의 치수는 각각의 p-MTJ층의 두께가 y축 방향일 때에 감소할 수 있다. 게다가, 자유층의 두께는 V를 수축시킬 정도로 감소할 수 있다. 그러나, 물리적 치수가 감소할 때에, p-MTJ 나노기둥의 "에지부" 또는 측벽 영역을 통과한 전류 전도성의 효과가 더욱 현저하게 된다. 이들 에지 영역은 에칭, 밀봉, 및 어닐링 공정에 의한 결정 구조 손상이 자유층 보자력(Hc), DRR, 및 저항-면적 곱(RA)과 같은 중요한 디바이스 특성에 크게 영향을 미칠 수 있기 때문에 특히 중요하다.

임베디드 MRAM 설계의 경우, p-MTJ 디바이스는 CMOS(Complementary Metal Oxide Semiconductor) BEOL(back-end-of-line) 공정으로 인해 수시간 동안 400℃의 어닐링이 처리된다. 이에, 밀봉층/p-MTJ 계면의 열안정성이 극도로 중요한데, 특히 임계 치수가 100 nm 미만에 근접한 디바이스의 경우가 그러하다. 또한, 디바이스 전류 중 상당부가 밀봉층/p-MTJ 계면 근처에서 흐를 경우 직경 또는 임계 치수(CD)가 대략 45 nm 미만인 디바이스에 대한 측벽 손상을 실질적으로 저감시키는, MTJ 측벽을 에칭하기 위한 공정 플로우(process flow)가 바람직하다. 이 계면은 p-MTJ 측벽을 형성하기 위한 에칭 중에, 그리고 밀봉층의 퇴적 중에 반응성 종에 노출됨으로써 개질될 수 있다. 더욱이, p-MTJ 에칭과 밀봉 사이에서 수행된 임의의 공정 단계는 p-MTJ 측벽의 무결성뿐만 아니라, p-MTJ 나노기둥을 구성하는 막의 결정 구조 및 화학적 조성에 영향을 미칠 수 있어 전체 p-MTJ 비트 성능을 강화시키거나 저화시킬 수 있다.

경쟁적인 메모리 기술보다 p-MTJ가 더 경쟁력이 있을려면, BEOL 처리 시에 기타 중요한 디바이스 특성들을 유지하면서 DRR이 실질적으로 개선되어야 한다.

본 개시내용의 목적 하나는 MRAM 및 STT-MRAM를 포함한 메모리 디바이스의 기타 중요한 p-MTJ 특성을 유지하면서 DRR를 강화시키는, p-MTJ 측벽에 인접한 밀봉층의 형성을 통한 p-MTJ 에칭으로부터의 공정 플로우를 제공하는 것이다.

본 개시내용의 제2 목적은 100 nm 미만에 근접한 임계 치수를 가진 p-MTJ 나노기둥의 제조와 호환 가능한 툴 및 방법으로 제1 목적의 공정 플로우를 수행하는 것이다.

양호한 실시형태에 따르면, 이들 목적은 각각 하부 전극과 같은 기판 상에서 정지하는 측벽을 가진 복수의 MTJ 나노기둥을 형성하도록 MTJ 층 스택을 패터닝한 다음에, 진공 파괴 없이 공정 챔버 내의 동일한 스테이션에서 고온 어닐링 단계 및 밀봉 단계를 순차적으로 수행하는, 공정 플로우로 달성된다. MTJ 층 스택은 적어도 기준층, 자유층, 자유층과 기준층 사이의 터널 배리어, 및 하드 마스크일 수 있는 최상층을 갖는다. 양호한 실시형태에서, 자유층(FL) 및 기준층(RL) 각각은 비정질 MgO 터널 배리어에 인접한 비정질 CoFeB층을 포함한다. 어닐은 1 x 10^-7 Torr 미만의 진공과 250℃와 350℃ 사이의 온도를 포함하고, 밀봉 공정이 인접한 MTJ 측벽들 사이의 갭을 충전하기 전에 자유층, 기준층, 및 터널 배리어의 상당 부분이 격자 정합 구조로 결정화될 수 있도록 충분한 지속시간을 가질 수 있다. 예를 들어, 더 큰 DRR 값을 도모하기 위해 터널 배리어 계면으로부터 Rl과 Fl의 재결정화로 인해 체심 입방(bcc, body centered cubic) 결정 구조가 Rl과 FL 각각에 형성될 수 있다. RL과 FL가 CoFeB를 함유하고 터널 배리어가 MgO를 포함하는 양호한 실시형태에서, 암염 MgO층의 (001) 텍스처는 RL과 터널 배리어 사이에 그리고 터널 배리어와 FL 결정 사이에 코히어런트 계면을 형성하기 위한 템플릿으로서 작용한다. 에칭 후에 그리고 밀봉 전에 이러한 어닐링 단계를 행한 결과로서, MTJ 나노기둥에서의 결정 성장이 후속 퇴적되는 밀봉층 내의 결정 구조의 영향을 받지 않고, 이에 따라 Rl과 터널 배리어 사이에서 그리고 Fl과 터널 배리어 사이에서 코히어런트 격자 구조를 확보한다.

일부 실시형태에서, 어닐링 및 밀봉 단계는 기판에서의 가열 속도 및 균일성을 높이기 위해 배면 Ar 가스압을 가진 가열된 정전 척 상에서 행해진다. 여기서, 어닐링 단계는 어닐링 및 MTJ 상에서의 후속 유전체층 퇴적 둘 다가 개재 단계 없이 동일한 챔버에서 수행되기 때문에 밀봉 공정의 제1 부분으로 간주될 수 있다. 양호한 실시형태에서, MTJ 측벽에 인접한 유전체층을 형성하기 위한 밀봉층은 PECVD 또는 CVD 방법에 의해 생성되는 반응성 종에 의해 발생하는 경향이 있는 MTJ 측벽에 대한 공격을 피하기 위해 물리적 기상 퇴적(PVD)으로 완성된다. 밀봉 온도는 250℃ 내지 400℃일 수 있고, 밀봉 전의 어닐링 단계는 밀봉층이 퇴적되기 전에 RL과 FL의 결정화를 가능하게 하고 터널 배리어 결정성을 높이도록 충분한 지속시간을 갖는다.

일 실시형태에서, MTJ 층 스택은 MTJ 층 스택의 미노출 부분을 보호하기 위하여 상부의 하드 마스크 패턴을 사용하여 반응성 이온 에칭(RIE, reactive ion etch)에 의해 패터닝된다. 어닐 단계 이전에 MTJ 측벽의 손상된 부분을 제거하기 위해 RIE 다음에 스퍼터 에칭이 이어질 수 있다. 대안의 실시형태에서는, MTJ 층 스택을 통해 하드 마스크 내의 패턴을 전사하여 MTJ 측벽을 형성하기 위해 이온빔 에칭(IBE, ion beam etch)이 채택된다.

일부 실시형태에서, MTJ 나노기둥의 밀봉은, MTJ 측벽에 인접한 20 내지 200 옹스트롬의 두께를 가진 제1 밀봉층을 형성하기 위한 PVD를 포함한 제1 단계와, 인접한 MTJ들 사이의 갭을 완전히 충전하는 최대 2000 옹스트롬의 두께를 가진 제2 밀봉층을 형성하기 위한 제2 퇴적 단계를 포함한다. 제2 퇴적 단계는 PVD보다 갭충전성(gap filling capability)이 우수한 CVD 또는 PECVD를 포함할 수 있다. 밀봉 공정이 종료되면, 하드 마스크 위의 모든 층을 제거하고 그에 따라 주변의 하나 이상의 밀봉층과 동일 평면 상에 있는 MTJ 나노기둥을 형성하기 위해 일반적으로 화학적 기계 연마(CMP, chemical mechanical polish)가 수행된다. 평면도에서, MTJ는 열과 행로 구성되며, 예컨대 원형 또는 타원형으로 보인다.

도 1은 포토레지스트 패턴이 형성되어 있는 p-MTJ 층 스택의 단면도로서, 본 개시내용의 일 실시형태에 따른 에칭 시퀀스 동안 하부의 BARC 또는 DARC를 통해 패턴을 전사하는데 사용되는 이온을 보여준다.
도 2는 본 개시내용의 일 실시형태에 따른 최상부 하드 마스크 p-MTJ층을 통해 에칭 공정이 패턴을 전사한 후의 도 1의 p-MTJ 스택의 단면도이다.
도 3은 본 개시내용의 일 실시형태에 따른 잔여 p-MTJ 스택을 통해 에칭 공정이 하드 마스크 패턴을 전사한 후의 p-MTJ 나노기둥의 단면도이다.
도 4는 본 개시내용의 일 실시형태에 따른, 가열된 정전 척 상에서 어닐링 단계가 수행된 후의 도 3의 p-MTJ 스택의 단면도이다.
도 5는 가열된 정전 척 상에 밀봉층을 퇴적하고 p-MTJ 나노기둥을 인접한 MTJ 나노기둥으로부터 전기적으로 격리시키도록 평탄화한 다음의 도 4의 p-MTJ 나노기둥의 단면도이다.
도 6은 본 개시내용의 일 실시형태에 따른 행과 열의 어레이로 원형 형상을 가진 복수의 p-MTJ 나노기둥의 평면도이다.
도 7은 본 개시내용의 일 실시형태에 따른 복수의 p-MTJ 나노기둥을 형성하고 밀봉하는 단계들의 시퀀스를 보여주는 흐름도이다.
도 8은 본 개시내용의 다른 실시형태에 따른 복수의 p-MTJ 나노기둥을 형성하고 밀봉하는 단계들의 시퀀스를 보여주는 흐름도이다.
도 9는 반응성 이온 에칭되고 종래의 공정으로 밀봉된 p-MTJ를 도 8의 공정 플로우에 따라 처리된 p-MTJ와 비교한 자기저항비 대 p-MTJ 사이즈의 플롯이다.
도 10은 이온 빔 에칭되고 종래의 공정으로 밀봉된 p-MTJ를 도 7의 공정 플로우에 따라 처리된 p-MTJ와 비교한 자기저항비 대 p-MTJ 사이즈의 플롯이다.

본 개시내용은 MTJ 나노기둥을 형성하도록 MTJ 층 스택을 에칭하고, 고온 어닐링을 수행하며, 종래의 공정 플로우와 비교해서 DRR가 실질적으로 높아지도록 MTJ 나노기둥을 밀봉하기 위한 공정 플로우를 개시한다. 도면에서는 단 하나의 MTJ 나노기둥이 단면도로 도시되지만, 당업자라면 통상의 메모리 디바이스 패턴에서는 복수의 MTJ 나노기둥이 행과 열의 어레이로 형성되는 것을 이해할 것이다. 공정은 하나 이상의 단계를 포함하는 방법으로서 규정되며, 본 개시내용에 따른 공정 플로우는 연속되는 2개 이상의 공정을 가리킨다. 이에, MTJ 나노기둥을 형성하기 위한 MTJ 에칭 공정은 다수의 에칭 공정을 포함할 수도 있다. 또한, 인접한 MTJ 나노기둥들 사이의 갭을 충전하는 밀봉 공정은 어닐링하는 것과, 공정 챔버 내의 단일 스테이션에서 하나 이상의 층을 퇴적하는 것을 포함한 복수의 단계를 포함할 수 있다. MTJ 나노기둥은 MRAM 및 STT-MRAM를 포함한 메모리 디바이스에 또는 스핀 토크 오실레이터(STO), 자기 센서 및 바이오센서와 같은 스핀트로닉 디바이스(spintronic device)에 형성될 수 있다.

관련된 특허 출원 일련번호 15/595,484에 있어서, MTJ 에칭 공정과 밀봉 사이에서 50℃ 내지 450℃의 휘발화 처리가 MTJ 측벽으로부터 잔류물을 제거하는데 유용한 것을 발견하였다. 화학적 처리에 의한, 비휘발성 금속 잔류물의 휘발성 형태로의 개질은 휘발화 처리 이전에 달성되는 것이 바람직하였다. 이제, 어닐링 단계를 MTJ 에칭에 이어지는 밀봉 공정에 통합하면 밀봉 공정 챔버에서 진공을 파괴하지 않고 연속 공정 플로우를 제공하고, 그에 따라 MTJ 나노기둥에 대한 DRR의 추가 개선을 가능하게 하는 것을 발견하였다. 진공 파괴 없이 어닐링 단계와 밀봉 단계를 동일한 공정 챔버에서 수행하는 것은, 분위기 속에 존재하는 물과 산소 등의 반응성 가스에 무방비 상태의(naked) MTJ 측벽이 노출되는 것을 막을 수 있기 때문에, 중요하다.

도 1을 참조하면, MRAM 또는 STT-MRAM에서 최종적으로 MTJ 나노기둥이 될 MTJ 층 스택(1)이 단면도로 도시된다. y축은 MTJ 층 스택의 평면에 수직이다. 일 실시형태에서 메모리 디바이스 내의 하부 전극인 기판(10)이 있다. 하부 전극은 다층 구조일 수 있고 통상 유전체층(도시 생략) 내에 매립되어 있다. 본 개시내용은 모든 MTJ 구성을 망라하며 여기에 도시하는 MTJ 층 스택에 한정되지 않음이 이해될 것이다.

MTJ 층 스택(1)이 기판(10) 상에 퇴적되며 예시적인 실시형태에서 하부 스핀 밸브 구성을 가지며, 이 하부 스핀 밸브 구성에 있어서, 선택적 시드층(11), 기준층(12), 터널 배리어(13), 자유층(14), 및 하드 마스크(15)가 기판 상에 순차적으로 형성된다. 기준층과 자유층 각각은 포지티브 또는 네거티브 y축 방향으로 정렬된 자화를 가진 PMA를 구비하는 것이 바람직하다. 다른 실시형태에서, 추가 FL/금속 산화물 계면을 도입함으로써 자유층 내의 PMA를 강화시키는, 자유층과 하드 마스크 사이의 Hk 강화층과 같은, 적어도 하나의 추가층이 전술한 MTJ 층 스택에 포함될 수도 있다. 시드층은 NiCr, Ta, Ru, Ti, TaN, Cu, Mg, 또는 상부층에서의 매끄럽고 균일한 결정 구조를 도모하기 위해 통상 채택되는 기타 재료 중 하나 이상을 포함할 수 있다.

기준층(12)은 AP2/Ru/AP1으로 표현되는 합성 역평행(SyAP, synthetic anti-parallel) 구성을 가질 수 있는데, 여기서 예컨대 Ru, Rh, 또는 Ir로 이루어진 반강자성 결합층이 AP2 자성층과 AP1 자성층(도시 생략) 사이에 개재되어 있다. 외부 고정층(outer pinned layer)이라고도 칭해지는 AP2층은 시드층 상에 형성되고, AP1은 내부 핀층이며 통상 터널 배리어와 접촉한다. AP1과 AP2은 CoFe, CoFeB, Co, 또는 이들의 조합을 포함할 수 있다. 다른 실시형태에서, 기준층은 (Co/Ni)_n, (CoFe/Ni)_n, (Co/NiFe)_n, (Co/Pt)_n, (Co/Pd)_n 등과 같은 고유 PMA를 가진 적층 스택일 수 있고, 여기서 n은 적층 수이다. 또한, CoFeB와 같은 전이층이 적층 스택 내의 최상층과 터널 배리어층 사이에 삽입되어 터널 배리어층과의 CoFeB 계면을 제공함으로써 MTJ(1)에 대한 DRR를 강화시킬 수 있다.

터널 배리어층(13)은 MgO, TiOx, AlTiO, MgZnO, Al₂O₃, ZnO, ZrOx, HfOx, MgAlO, 또는 MgTaO 중 하나인 금속 산화물인 것이 바람직하다. MgO이 터널 배리어층으로서 선택되는 것이 더 바람직한데 그 이유는 MgO는 특히 예컨대 2개의 CoFeB층 사이에 개재될 때에 최고의 자기저항비(DRR)를 제공하기 때문이다. 높은 DRR은 격자 정합 때문에 CoFeB/MgO/CoFeB Rf/터널 배리어/FL 스택에 의해 달성되는데, 여기서 전술한 층 각각은 예컨대 비정질 상태로부터의 결정 성장이 상이한 결정 구조를 더 선호하는 요인에 의해 방해되지 않을 때에, (001) 배향을 가진 bcc 구조를 성장시킬 수 있다. 또한, DRR은 잘 알려져 있는 MgO 터널 배리어의 스핀 필터링 효과에 의해 강화된다.

자유층(14)은 B와 Ni 중 하나 또는 둘 다, 또는 전술한 조성의 조합을 포함하는 다층 스택을 가진, Co, Fe, CoFe, 또는 이들의 합금일 수 있다. 다른 실시형태에서, 자유층은 강자성으로 결합되어 있는 2개의 CoFe 또는 CoFeB 층 사이에 삽입된 Ta, W, Mo, Ti, Al, 또는 Mg과 같은 비자성 모멘트 희석층을 구비할 수 있다. 대안의 실시형태에서, 자유층은, FL1/Ru/FL2과 같은 SyAP 구성을 갖거나―여기서 FL1과 FL2은 반강자성으로 결합되어 있음―, 또는 기준층 조성에 대해 전술한 고유의 PMA를 구비한 적층된 스택이다.

하드 마스크(15)는 캐핑층이라고도 칭해지며, 통상 Ta, Ru, TaN, Ti, TiN, 및 W 중 하나 이상을 포함한다. 하부 전극 상에서 정지하는 측벽을 가진 MTJ 나노기둥을 형성하는 에칭 공정 중에 하부의 MTJ층에 대해 높은 에칭 선택성을 제공하기 위해 MnPt를 포함한 다른 하드 마스크 재료가 선택될 수도 있음이 이해되어야 할 것이다. MTJ 스택 내의 모든 층은, 다중 타겟을 갖는 초고 진공 DC 마그네트론 스퍼터 챔버를 포함하는 Anelva C-7100 스퍼터 퇴적 시스템과 같은 스퍼터링 시스템의 DC 스퍼터링 챔버에서 퇴적될 수 있다. 통상, 스퍼터 퇴적 공정은 Ar 스퍼터 가스 및 5 x 10^-8과 1 x 10^-9 torr 사이의 기본 압력을 포함한다.

층(11-15) 전체가 퇴적되면, 종래의 공정을 사용하여 MTJ 층 스택(1)을 패터닝한다. 본 개시내용의 일 실시형태에 따르면, 하부 반사방지 코팅(BARC, bottom antireflective coating) 또는 유전체 반사방지 코팅(DARC, dielectric antireflective coating) 층(16), 및 포토레지스트 층(17)이 하드 마스크의 상부 표면(15t) 상에 순차적으로 코팅된다. 상부 표면(16t)을 가진 BARC 또는 DARC는 포토레지스트층의 후속의 패턴 방식 노출 중에 광의 반사를 최소화하는 굴절률을 가지며 그에 따라 포토레지스트층에 형성될 CD 편차가 적은 보다 균일한 아일랜드 형상을 가능하게 한다. 다음으로, 각각 측벽(20)을 가진 복수의 아일랜드를 포함하는 패턴을 포토레지스트층에 형성하기 위해 종래의 패턴 방식 노출 및 현상제 시퀀스가 채택된다. 이후에 도 6의 평면도에서 설명하겠지만, 아일랜드는 복수의 행과 열을 가진 어레이로 되어 있다. 그러나, 도면을 단순화하기 위해 도 1에는 단 하나의 아일랜드만 도시된다. 각각의 아일랜드는 일부 실시형태에서는 45 nm 내지 100 nm인 임계 치수(w1)를 갖고, 다른 실시형태에서는 최신의 메모리 디바이스에서 요구되는 CD에 해당하는 30 nm 미만에 접근할 수도 있다. 일부 디바이스는 원형이라서 w1이 x축 및 y측 방향 양쪽에 형성되는 것을 알아야 한다. 그러나, 아일랜드(17)의 평면 형상은 타원이나 다각형이라서 z축 치수가 x축 치수와 상이할 수도 있다.

일 실시형태에서, MTJ 층 스택(1)을 패터닝하는데 채택된 에칭 공정은 복수의 에칭 단계를 포함한다. 최초의 에칭 단계(30) 동안에는, Ar, Kr, Xe, 또는 Ne 중 하나 이상인 희가스에 의한 IBE를 사용해서, BARC 또는 DARC 층(16)을 통해 포토레지스트층 내의 패턴을 전사하여 하부층에 아일랜드(17)의 형상을 재생성한다. 그러나, 제1 에칭 단계는 BARC 또는 DARC 층(16)을 통해 포토레지스트층(17) 내의 아일랜드 형상을 전사하기 위해 플루오로카본 또는 클로로카본 가스를 포함하는 RIE(IBE 대신에)일 수도 있다. 따라서, 측벽(20)이 형성되고 포토레지스트층의 상부 표면으로부터 하드 마스크(15)의 상부 표면(15t)까지 연장되며, CD(w1)가 DARC 또는 BARC 층에 복제된다. 그런 다음 포토레지스트층은 잘 알려진 방법으로 제거될 수도 또는 후속 에칭 공정 중에 에칭되어 버릴 수도 있다.

도 2를 참조하면, 하드 마스크(15)를 통해 측벽(20)과 CD(w1)를 가진 아일랜드 형상을 전사하기 위해 제2 에칭 단계가 수행된다. 일부 실시형태에서는, 희가스에 의한 제2 IBE 또는 제2 플루오로카본 또는 클로로카본 기반의 RIE가 사용될 수 있다. 그러나, 다른 실시형태에서, 본 개시내용은 에칭 단계(31)에 채택되는 조건이 에칭 단계(30)에 적용된 것과 본질적으로 같아서 하드 마스크를 통한 에칭 전사가 DARC 또는 BARC 층(16)을 통한 에칭 전사의 연속일 수 있음을 기대한다. 다시 말해, 도 1에서의 에칭 단계(30)는 자유층의 상부 표면(14t) 상에서 정지할 때까지 연속될 수 있다. 전술한 바와 같이, 하드 마스크를 통한 에칭은 임의의 잔류한 포토레지스트층(17)을 제거할 가능성이 있는데, 후자를 통한 에칭 레이트가 하드 마스크를 통한 에칭 레이트에 비해 일반적으로 높고, 하드 마스크는 에칭 단계(30)가 노출된 DARC 또는 BARC 층(16)을 없앤다면 잔류 포토레지스트층보다 실질적으로 더 두꺼울 수 있기 때문이다.

도 3을 참조하면, 본 개시내용의 에칭 공정은 하부의 MTJ층(11-14) 전부를 통해 하드 마스크 내의 아일랜드 형상을 실제로 전사하여 MTJ 나노기둥(1a)을 형성하는 에칭 단계(32)에서 계속된다. 에칭 단계(32)는 IBE 조건 또는 RIE 조건을, 또는 이하에서 RIBE로 칭해지는 RIE와 IBE의 조합을 포함할 수 있다. 따라서, IBE는 Ar 이온과 같은 희가스로 대표되는 물리적 성분을 포함하는 것으로 간주되고, RIE는 RF 전력을 인가하여 플라즈마를 지속시킴으로써 생성되는 화학종의 이온을 포함하는 화학적 성분을 기반으로 한다. 또한, RIBE은 대개 실온에 근접한 온도에서 RF 전력에 의해 플라즈마가 유도되는 동안에 에칭 챔버에 공급되는, 메탄올, 에탄올, NH₃, 및 CO를 포함한 하나 이상의 화학물과 희가스 둘 다를 포함한다. 바람직하게는, 에칭 단계(32)에서의 이온은 CD를 w1 미만으로 상당히 감소시킬 수 있는 수평 성분을 피하기 위해 y축 방향을 따라 기판의 상부 표면에 수직으로 지향된다. 그 결과, 측벽(20)은 하드 마스크(15)의 상부 표면(15t)으로부터 하부 전극의 상부 표면(10t)까지 연장되는 연속 표면이다.

양호한 실시형태에서, 측벽(20)이 실질적으로 수직이라서 CD(w1)가 모든 MTJ층(11-15)에서 확립된다. 그러나, 다른 실시형태에서는 측벽이 비수직일 수 있고 그래서 층(11-15)은 상부 표면(16t)과의 거리가 증가함에 따라 증가하는 폭(w1보다 큼)을 갖는다. 예시적인 실시형태에서, DARC 또는 BARC 층의 두께(t)는 에칭 전사 후에 유지된다. 그러나, 층(16)의 최초 두께 및 조성, 그리고 에칭 조건에 따라, DARC 또는 BARC 층은 하드 마스크 상부 표면(15t)이 노출되도록 에칭 단계(32) 중에 완전히 제거될 수도 있다. 따라서, 하드 마스크의 실질 두께가 에칭 단계(32) 후에 남아 있도록 하부 MTJ층에 대해 높은 에칭 레이트 선택성을 갖는 하드 마스크(15)가 선택되는 것이 유리하다. IBE가 에칭 단계(32)에서 선택될 때에 소정 양의 에칭 잔류물이 퇴적되어 측벽(20) 상에 코팅(19)을 형성할 수 있다. 일반적으로 RIE가 MTJ 측벽 상에서의 잔류물의 퇴적을 최소화하더라도, RIE 플라즈마에서 생성되는 반응성 종이 MTJ층을 공격할 수 있고 측벽을 손상시키는 경향이 있을 수 있다. IBE, RIE, 또는 RIBE의 선택은 보통 MTJ층의 조성에 부분적으로 의존하는데, 이 조성이 결국 하드 마스크와 비교해서 선택적으로 에칭 레이트를 결정하는 것이다. 경우에 따라, RIE 및 RIBE 조건은 측벽 손상을 최소화하기에 최적될 수 있거나 또는 후속 단계가 수행되기 전에 MTJ 측벽의 손상된 부분을 제거하기 위해 스퍼터 세정 단계가 RIE에 이어질 수 있다.

본 개시내용의 공정 플로우는 MTJ 나노기둥(1a)의 형성에 이어서 밀봉 공정을 포함한다. 일 실시형태에 따르면, 복수의 MTJ 나노기둥을 가진 기판이 MTJ 에칭 공정 챔버로부터 제거되고, 분위기에 노출된 다음, 상이한 메인프레임에 속할 수 있는 제2 공정 챔버로 반송된다. 그러나, 본 개시내용은 MTJ 에칭과 밀봉 사이에 분위기에의 노출을 피하도록 고진공 조건 하에서 동일한 진공 시스템에서 MTJ 에칭과 밀봉 공정이 수행되는 실시형태도 기대한다.

도 4를 참조하면, 본 개시내용의 밀봉 공정은 MTJ 나노기둥 어레이가 공정 챔버 내에 적치되는 제1 단계를 포함하며, 이 공정 챔버는 복수의 스테이션 중 하나를 구비할 수 있고, 각 스테이션은 공정의 지속시간 동안에 기판을 제자리에 유지시키는 정전 척을 구비할 수 있다. 일 실시형태에 따르면, 밀봉 공정에 채택되는 정전 척(도시 생략)은 가열되고 300 mm 이상의 직경을 가질 수 있는 기판에 걸쳐 보다 균일한 가열 속도 및 보다 균일한 가열을 제공하기 위해 Ar와 같은 불활성 가스에 의한 배면 압력 제어 기능을 갖는다.

도 3에 나타내는 바와 같이, 에칭 공정(32)의 결과로서 MTJ 나노기둥을 둘러싸는 기판의 상부 표면(10t) 및 측벽(20) 상에 잔류물(19)이 형성될 수 있다. 도 4에 따르면, 본 개시내용의 밀봉 공정의 주요 특징은 전술한 바와 같이 가열된 정전 척과 한 스테이션에서 이루어지는 어닐링 단계이다. 일 실시형태에 따르면, 어닐링 단계는 실온(RT)에서 정전 척 상에 웨이퍼를 적치한 다음에, 수 분인 제1 시기간 동안 온도를 250℃ 내지 400℃의 범위의 온도(t1)로 승온시키는 것을 포함한다. 게다가, 1 x 10^-7 Torr 미만의 압력을 제공하도록 공정 챔버에 진공이 적용된다. 따라서, 측벽(20) 상의 잔류물 및 임의의 수분이 고온 및 고진공 조건의 조합으로 제거된다. 예를 들어, 에칭 공정에서 야기되는 화학 잔류물 및 폴리머가 증발을 통해 제거될 수 있다.

어닐링 단계의 결정적인 양태는, MTJ 나노기둥(1a) 내의 자유층, 기준층, 및 터널 배리어의 상당 부분이 자유층 및 기준층의 경우 bcc 구조로 그리고 MgO 터널 배리어의 경우 암염 결정 구조로 결정화되고, 그에 따라 RL과 터널 배리어 사이에 그리고 FL과 터널 배리어 사이에 코히어런트 결정 구조를 형성하도록, 제1 시기간 및 온도를 설정하고 있다. 다르게는, 어닐링 전에 밀봉층을 퇴적하는 것은 밀봉층 내의 결정 구조 또는 비정질 특성이 인접한 MTJ층들 내의 결정 성장에 영향을 미치게 할 수 있다. 구체적으로, 밀봉층의 결정 구조는 bcc와는 상이하며 그에 따라 FL, RL, 및 터널 배리어 중 하나 이상에서의 원하는 결정 성장을 방해하고, 최적의 DRR에 필요한 격자 정합(코히어런트 결정 구조)을 막을 수 있다.

일부 실시형태에서, 어닐링 단계는 밀봉층을 퇴적하기 전에 FL, RL, 및 터널 배리어 결정화를 실질적으로 완성하기 위해, 온도(t1)에서 또는 t1에서 온도(t2)―여기서 t2 > t1, 400℃에 근접하지만 450℃ 미만임―로 승온해서 제1 시기간 직후의 제2 시기간 동안 지속된다. 모든 실시형태에서, 다른 결정적인 특징은 어닐링 단계와 동일한 스테이션에서 후속의 밀봉층 퇴적을 수행하는 것이다. 다시 말해, 밀봉층은 제2 시기간 직후인 제3 시기간 동안 퇴적되거나, 제2 시기간이 생략된다면 제1 시기간의 종료 시에 시작된다. 바람직하게는, 밀봉층은, 제1 시기간 동안 사용된 동일한 온도(t1)에서 또는 어닐링이 제1 시기간 후에 제2 시기간을 포함한다면 온도(t2)에서 정전 척을 유지하는 동안에 퇴적된다. 어닐링 단계와 동일한 스테이션에서 밀봉층을 퇴적하고 전술한 단계들 사이에서 공정 챔버 내의 진공을 파괴하지 않는 것의 한가지 이점은 공정 플로우에서 더 높은 수율을 달성한다는 것이다. 둘째, 종래의 공정 플로우 중에 어닐링 및 밀봉 단계 사이에서 MTJ층과 반응하는 경향이 있는 수증기, 산소, 또는 기타 가스에 MTJ 측벽이 노출되지 않는다는 것이다.

도 5에 도시하는 바와 같이, 밀봉 공정에 있어서의 다음 단계는 측벽(20)에 인접한 밀봉층(25)의 퇴적이다. 예시적인 실시형태에서, 밀봉층은 복수의 층을 포함한다. 예를 들어, 제1 두께(d1)가 20 내지 200 옹스트롬인 제1 밀봉층(25a)은 화학적 기상 퇴적(CVD) 또는 플라즈마 강화 CVD(PECVD) 방법으로부터의 반응성 종이 MTJ 측벽을 공격하는 것을 피하기 위해 RF 스퍼터링을 사용한 물리적 퇴적 방법(PVD)에 의해 온도(t1)(또는 t2)에서 퇴적되는 것이 바람직하다. 그런 다음 두께(d2)가 최대 2000 옹스트롬인 제2 밀봉층(25b)이 제1 밀봉층 상에 퇴적된다. 대개, CVD 또는 PECVD 방법은 이들 기술이 인접한 MTJ 나노기둥들 간에 우수한 갭충전성을 제공하는 것으로 알려져 있기 때문에 층(25b)을 퇴적하는데 선택된다. 제2 밀봉층은 250℃ 내지 최대 약 400℃, 그러나 바람직하게는 450℃ 미만의 온도로 퇴적될 수 있다. 이후, MTJ 하드 마스크의 상부 표면(15t)과 동일 표면에 있는 밀봉층에 대한 평면형 상부 표면(25t)을 형성하기 위해 화학적 기계 연마 공정이 채택된다.

제1 밀봉층(25a)은 SiO_YN_Z, AlO_YN_Z, TiO_YN_Z, SiC_YN_Z, TaO_YN_Z, 또는 MgO 중 하나, 또는 전술한 재료들의 임의의 조합일 수 있으며, 여기서 y + z > 0이다. 대안의 실시형태에서, 제1 밀봉층은 B, Ge, BX, 및 GeX 중 하나 이상을 포함하며, 여기서 X는 O, N, B, C, Ge, Si, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이다. 관련 특허 출원 일련번호 15/463,113에 개시된 바와 같이, 제1 밀봉층의 형성은 복수의 단계를 포함하고, B/BX 또는 Ge/GeX 스택과 같은 복수의 층을 생성할 수 있다. 또한, 관련 출원 일련번호 15/479,572에서는 금속 질화물 매트릭스 내의 금속 산화물이 0.1 내지 10 중량 %인 제1 밀봉층 조성을 개시하였다.

제2 밀봉층(25b)은 SiO_YN_Z, AlO_YN_Z, TiO_YN_Z, SiC_YN_Z, TaO_YN_Z, 또는 MgO 중 하나, 또는 전술한 재료들의 임의의 조합인 것이 바람직하며, 여기서 y + z > 0이다. 대안의 실시형태에서, 제2 밀봉층은 해당 기술에서 사용되는 또 다른 금속 산화물, 금속 탄화물, 금속 질화물, 금속 산질화물, 또는 금속 탄질화물(carbonitride)일 수도 있다.

도 6을 참조하면, 본 개시내용의 공정 플로우를 따르는, 평면도의 MTJ 나노기둥 어레이가 도시된다. 각각 임계 치수가 w1인 추가 MTJ 나노기둥(1b, 1c, 및 1d)이 메모리 구조에 형성된 행과 열의 서브세트를 나타내는 것으로 도시되고 있다. 이에, MTJ 나노기둥(1a)은 MTJ 나노기둥(1b)과 동일한 행에 있는 것으로, MTJ 나노기둥(1c, 1d)은 각각 MTJ 나노기둥(1a 및 1b)과 동일한 열에 있는 것으로 도시된다. 전술한 바와 같이, MTJ 나노기둥은 원형인 것으로 도시되고 있지만, 다른 실시형태에서는 타원형을 가질 수도 있다. 일반적으로, 수백만 개의 MTJ 나노기둥이 어레이로 형성되지만 도면의 간결성을 위해 여기에는 4개만 도시하고 있다.

CMP 공정에 이어서, 복수의 전도성 라인(도시 생략)을 포함하는 상부 전극층이 당업자라면 알고 있는 대로 종래의 방법에 의해 MTJ 나노기둥 및 밀봉층(25) 상에 형성된다. 제1 상부 전극 라인이 MTJ 나노기둥(1a, 1c)의 상부 표면(15t)과 접촉할 수 있고, 제2 상부 전극 라인이 MTJ 나노기둥(1b, 1d)의 상부 표면(15t)과 접촉할 수 있다. 상부 전극층 내의 전도성 라인은 하부 전극층의 x축 방향을 따라 전도성 라인에 직교하는 z축 방향을 따라 형성되는 것이 바람직하다. 이에, 하부 전극 라인(10)은 양쪽 MTJ 나노기둥(1a 및 1b)의 하부 표면과 접촉할 수 있고, 제2 하부 전극 라인(10-1)은 MTJ 나노기둥(1c 및 1d)의 하부 전극과 접촉할 수 있다.

도 7을 참조하면, 전술한 단계 30 또는 양 단계 30, 31을 포함하는 에칭 공정(100)에 의해 CD를 가진 패턴이 MTJ 하드 마스크층에 형성되는 본 개시내용의 일 실시형태의 공정 플로우에 대한 흐름도가 제공된다. 단계 110에서, 잔여 MTJ층을 통해 패턴을 전사하여 복수의 MTJ 나노기둥을 형성하기 위해 단계 32(도 3)에 따라 MTJ 층 스택이 이온빔 에칭된다. MTJ 측벽 상의 잔류물은 도 4와 관련하여 전술한 어닐링 단계 411에서 제거된다. 마지막으로, MTJ 나노기둥들을 서로 전기적으로 격리시키기 위해 MTJ 나노기둥들 주위에 밀봉층이 형성된다. 바람직하게는 도 5와 관련하여 전술한 바와 같이 공정 챔버에서 진공을 파괴하지 않고서 동일한 스테이션에서 단계 114 및 120이 수행된다.

도 8에서, MTJ 나노기둥(1a) 상에 측벽(20)을 형성하기 위해 이온빔 에칭을, 반응성 이온 에칭을 나타내는 단계 111로 대체함으로써 도 7의 단계들의 시퀀스가 변경되는, 본 개시내용의 다른 실시형태의 공정 플로우에 대한 흐름도가 도시되고 있다. 다음으로, 공정 챔버에서 스퍼터 에칭(113)이 수행되고 이 에칭은 Ar과 같은 희가스로부터 생성된 플라즈마를 포함한다. 바람직하게는, 스퍼터 에칭은 CD(w1)의 상당한 수축을 일으키지 않고서 MTJ 측벽의 손상된 부분을 제거한다. 후속하여, 어닐링 단계(114)와 밀봉(120)이 동일한 공정 챔버에서 수행된다. 양호한 실시형태에서, 스퍼터 에칭(113)은 밀봉 공정 챔버를 포함하는 동일한 메인프레임에서 이루어진다.

본 개시내용의 밀봉 공정의 이점은 다양한 직경(도 6에서 w1)을 가진 일련의 MTJ 나노기둥이 제조되는 실험으로부터 입증되었다. 각각의 MTJ 나노기둥은 하드 마스크와, CoFeB 자유층과 CoFeB 기준층 사이의 MgO 터널 배리어층을 포함하였다. 에칭 가스로서 메탄올을 포함하는 반응성 이온 에칭(RIE)에 의해, 동일한 범위의 디바이스 사이즈를 가진 제1 세트의 MTJ 나노기둥을 제조하였다. 그런 다음 제1 MTJ 나노기둥 세트는 Ar 가스류(gas flow), 75 와트 웨이퍼 바이어스, 및 작업 압력 0.52 mTorr를 포함하는 공정으로 플라즈마 에칭 챔버에서 스퍼터 에칭되었다. 제1 세트의 MTJ 중 절반은 스퍼터 에칭 챔버로부터 제거되고, 클린룸 내의 분위기에 노출된 다음, 참조 샘플 A를 형성하는 공정 플로우로 또 다른 공정 챔버에서 처리되었다. 구체적으로, 600 와트 RF 전력, 1.5-2 mTorr 압력, Ar 가스류, 2 중량% MgO을 함유하는 실리콘 질화물 타겟을 포함하는 PVD 방법에 의해 제1 밀봉층이 퇴적되어 MTJ 나노기둥 측벽 상에 200 옹스트롬 두께를 형성하였다. 이후, 제2 실리콘 조성을 가진 2000 옹스트롬 두께의 제2 밀봉층이 400℃에서 PECVD에 의해 제1 밀봉층 상에 퇴적되어 인접한 MTJ 나노기둥들 사이의 갭을 충전하였다. CMP가 수행된 다음 상부 전극층이 종래의 공정에 의해 MTJ 어레이 상에 형성되었다.

제1 세트의 MTJ 중 다른 절반은 고온 어닐링 단계가 스퍼터 세정 후 그리고 제1 밀봉층의 퇴적 전에 삽입되는 점을 제외하면 참조 샘플 A과 동일한 플로우로 처리되었다. 어닐링 스테이션에서 7.5 Torr의 배면 Ar 가스압을 인가하면서 200초의 기간 동안 실온에서 350℃로 승온함으로써 공정 챔버에서 어닐링이 수행되었다. 어닐링 중에 공정 챔버 내의 진공은 1 x 10^-7 Torr였다. 후속하여, 동일한 정전 척 상에 기판을 유지하면서, 도 8의 공정 플로우에 따라, 종전대로 그러나 350℃의 온도에서 실리콘 질화물-2 중량% MgO의 제1 밀봉층이 퇴적되어 샘플 C를 형성하였다. 이후, 전술한 바와 같이, 제2 밀봉층과 상부 전극이 순차로 형성되었다.

하드 마스크, CoFeB 자유층, MgO 터널 배리어, 및 CoFeB 기준층을 포함하는 MTJ 층 스택을 Ar 가스류 및 200 eV 빔 에너지를 사용한 이온빔 에칭으로 에칭함으로써 제1 세트의 MTJ 나노기둥이 형성되었다. 제2 세트의 MTJ 나노기둥 중 절반은 샘플 A와 관련하여 전술한 공정 플로우에 의해 제1 및 제2 밀봉층이 순차로 퇴적되는 밀봉 공정 챔버로 반송되었다. CMP 및 상부 전극층의 형성 후에, 참조 샘플 B가 완성되었다.

제2 세트의 MTJ 중 다른 절반은 고온 어닐링 단계가 이온빔 에칭 후 그리고 제1 밀봉층의 퇴적 전에 삽입되는 점을 제외하면 참조 샘플 B에 대해 나타낸 것과 동일한 플로우로 처리되었다. 어닐링 스테이션에서 7.5 Torr의 배면 Ar 가스압을 인가하면서 200초의 기간 동안 실온에서 350℃로 승온함으로써 공정 챔버에서 어닐링이 수행되었다. 어닐링 중에 공정 챔버 내의 진공은 1 x 10^-7 Torr였다. 후속하여, 동일한 정전 척 상에 기판을 유지하면서, 도 7의 공정 플로우에 따라, 350℃의 온도에서 PVD에 의해 실리콘 질화물-2 중량% MgO의 제1 밀봉층이 퇴적되어 샘플 D를 형성하였다. 이후, 전술한 바와 같이, 제2 밀봉층과 상부 전극이 순차로 형성되었다.

도 9는 참조 샘플 A(곡선 50)의 결과와 참조 샘플 C(곡선 51)의 결과를 비교한 자기저항비(DRR) 대 MTJ 사이즈의 플롯이다. 약 70 nm부터(곡선의 상부 좌측) 30 nm까지(곡선의 하부 우측) 감소하는 MTJ 나노기둥 사이즈만 나타낸다. 곡선(50, 51)은 70 nm 이상의 MTJ 직경(CD)에서 사실상 겹친다. 도 8의 공정 플로우에 포함된 밀봉 공정은 특히 해당 기술의 메모리 디바이스의 상태에 요구되는, 70 nm 미만의 CD를 가진 MTJ 나노기둥에 있어서 Hc, 또는 RA곱과 같은 기타 MTJ 특성을 열화시키지 않고서 DRR를 유의미하게 개선시키는 것을 볼 수 있다.

도 10에는 참조 샘플 C(곡선 52)의 결과와 참조 샘플 D(곡선 53)의 결과를 비교한 자기저항비(DRR) 대 MTJ 사이즈의 플롯이 있다. 이 경우에도, 약 70 nm부터(곡선의 상부 좌측) 30 nm까지(곡선의 하부 우측) 감소하는 MTJ 나노기둥 사이즈만 나타낸다. 도 7의 공정 플로우에서 이온빔 에칭에 이어지는 밀봉 공정은 직경 70 nm 미만의 디바이스의 경우, > 0.2의 유의미한 DRR 개선을 제공하는 것을 알 수 있다. 샘플 D 대 참조 샘플 B에서 기타 MTJ 특성의 열화는 관찰되지 않았다.

정리하면, 본 개시내용은 에칭에 이어지는 MTJ 측벽으로부터의 원하지 않는 잔류물의 제거, CoFeB 및 MgO를 포함한 결정적 자성층 및 터널 배리어의 결정화, 및 어닐링 및 하나 이상의 밀봉층의 퇴적을 포함하는 밀봉 공정 동안에 반응성 화학종이 MTJ 측벽을 공격하는 것의 방지를 위한 공정 플로우를 제공한다. 공정 플로우는 임계 치수 70 nm 미만의 메모리 디바이스에 효과적이다. 더욱이, 여기에 설명하는 이점은 기판을 CMOS BEOL 제조 중에 400℃에 근접한 온도에 노출하는 수시간 후에도 유지된다.

본 개시내용은 바람직한 실시형태를 참조하여 구체적으로 도시되고 설명되었지만, 당업자는 본 개시내용의 사상 및 범위를 벗어나지 않고서 형태 및 세부사항에 있어서 다양한 변경이 이루어질 수 있음을 이해할 것이다.

Claims

자기 터널 접합(MTJ, magnetic tunnel junction) 나노기둥(nanopillar)을 제조하기 위한 공정 플로우(process flow)에 있어서,
(a) 기판 상에 MTJ 층 스택을 제공하는 단계로서, 상기 MTJ 층 스택은 기준층, 자유층, 및 상기 기준층과 상기 자유층 사이의 터널 배리어층을 포함하는 것인, 상기 MTJ 층 스택을 제공하는 단계와,
(b) 각각 측벽을 갖는 복수의 MTJ 나노기둥을 형성하기 위해 반응성 이온 에칭(RIE, reactive ion etch) 및 이온빔 에칭(IBE, ion beam etch) 중 하나로 또는 둘 다로 상기 MTJ 층 스택을 패터닝하는 단계로서, 상기 측벽은 상기 MTJ 나노기둥의 상부 표면으로부터 상기 기판의 상부 표면까지 연장되며, 인접한 MTJ 나노기둥들은 갭에 의해 분리되는 것인, 상기 MTJ 층 스택을 패터닝하는 단계와,
(c) 제1 공정 챔버에서 상기 MTJ 나노기둥 측벽에 대해 희가스의 플라즈마를 포함하는 스퍼터 세정 에칭을 수행하는 단계와,
(d) 밀봉 공정(encapsulation process)을 수행하는 단계
를 포함하고,
상기 밀봉 공정은,
(1) 제2 공정 챔버 내의 제1 스테이션에서 정전 척 상의 상기 기판을 가열하고, 진공을 적용하는 제1 단계로서, 상기 기판은 실온에서 상기 척 상에 적치되고, 제1 시기간 동안 250℃ 내지 400℃의 제1 온도(t1)로 승온되며, 상기 기준층, 자유층, 및 터널 배리어층의 상당 부분이 체심 입방(bcc, body centered cubic) 구조로 결정화되는 것인, 상기 제1 단계와,
(2) 상기 MTJ 측벽에 인접하고 인접한 MTJ 나노기둥들 사이의 갭을 충전하는, 하나 이상의 유전체층을 포함하는 밀봉층을 퇴적하는 제2 단계를 포함하며, 상기 제2 단계는 상기 제1 단계 이후에, 상기 제1 스테이션에서 진공을 유지하면서 상기 제1 온도(t1)로 제2 시기간 동안 수행되는, 공정 플로우.
제1항에 있어서, 상기 MTJ 측벽에 인접한 밀봉층은 RF 스퍼터링을 포함한 물리적 기상 퇴적 공정으로 퇴적되는, 공정 플로우.
제1항에 있어서, 상기 제2 단계는 상기 제1 단계의 종료 시에 시작되는, 공정 플로우.
제1항에 있어서, 상기 MTJ 나노기둥은 70 nm 미만의 임계 치수를 갖는, 공정 플로우.
제1항에 있어서, 상기 진공은 1 x 10^-7Torr 미만인, 공정 플로우.
제1항에 있어서, 상기 밀봉층은, 상기 MTJ 측벽에 인접한 제1 층이 SiO_YN_Z, AlO_YN_Z, TiO_YN_Z, SiC_YN_Z, TaO_YN_Z, 또는 MgO, 또는 전술한 재료들의 임의의 조합인 적어도 2개 층을 포함하고, 여기서 y + z > 0인, 공정 플로우.
제1항에 있어서, 상기 밀봉층은, 상기 MTJ 측벽에 인접한 제1 층이 B, Ge, BX, 또는 GeX 중 하나 이상인 적어도 2개 층을 포함하며, 여기서 X는 O, N, B, C, Ge, Si, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나인, 공정 플로우.
제1항에 있어서, 상기 밀봉층은, 제1 층이 상기 MTJ 측벽에 인접하고, 상기 제1 층 상에 형성되는 제2 층이 SiO_YN_Z, AlO_YN_Z, TiO_YN_Z, SiC_YN_Z, TaO_YN_Z, 또는 MgO, 또는 전술한 재료들의 임의의 조합인 적어도 2개 층을 포함하고, 여기서 y + z > 0인, 공정 플로우.
제1항에 있어서, 상기 기판은 마그네틱 랜덤 액세스 메모리(MRAM) 또는 스핀 토크 MRAM 내의 하부 전극인, 공정 플로우.
자기 터널 접합(MTJ) 나노기둥을 제조하기 위한 공정 플로우에 있어서,
(a) 기판 상에 MTJ 층 스택을 제공하는 단계로서, 상기 MTJ 층 스택은 기준층, 자유층, 및 상기 기준층과 상기 자유층 사이의 터널 배리어층을 포함하는 것인, 상기 MTJ 층 스택을 제공하는 단계와,
(b) 각각 측벽을 갖는 복수의 MTJ 나노기둥을 형성하기 위해 반응성 이온 에칭(RIE) 및 이온빔 에칭(IBE) 중 하나로 또는 둘 다로 상기 MTJ 층 스택을 패터닝하는 단계로서, 상기 측벽은 상기 MTJ 나노기둥의 상부 표면으로부터 상기 기판의 상부 표면까지 연장되며, 인접한 MTJ 나노기둥들은 갭에 의해 분리되는 것인, 상기 MTJ 층 스택을 패터닝하는 단계와,
(c) 밀봉 공정을 수행하는 단계
를 포함하고,
상기 밀봉 공정은,
(1) 밀봉 공정 챔버 내의 제1 스테이션에서 정전 척 상의 상기 기판을 가열하고, 진공을 적용하는 제1 단계로서, 상기 기판은 실온에서 상기 척 상에 적치되고, 제1 시기간 동안 250℃ 내지 400℃의 제1 온도(t1)로 승온되며, 상기 기준층, 자유층, 및 터널 배리어층의 상당 부분이 체심 입방(bcc) 구조로 결정화되는 것인, 상기 제1 단계와,
(2) 제2 시기간 동안 상기 제1 스테이션에서 상기 척과 기판을 제2 온도(t2)로 승온하는 제2 단계로서, 여기서 t2 > t1이고, t2는 400℃에 근접하지만 450℃보다 크지 않은, 상기 제2 단계와,
(3) 상기 MTJ 측벽에 인접하고 인접한 MTJ 나노기둥들 사이의 갭을 충전하는, 하나 이상의 유전체층을 포함하는 밀봉층을 퇴적하는 제3 단계를 포함하며, 상기 제3 단계는 상기 제1 스테이션에서 진공을 유지하면서 상기 제2 온도(t2)로 제3 시기간 동안 수행되는, 공정 플로우.
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