WO2006085367A1 - 半導体装置の製造方法 - Google Patents

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WO2006085367A1
WO2006085367A1 PCT/JP2005/001950 JP2005001950W WO2006085367A1 WO 2006085367 A1 WO2006085367 A1 WO 2006085367A1 JP 2005001950 W JP2005001950 W JP 2005001950W WO 2006085367 A1 WO2006085367 A1 WO 2006085367A1
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Masahiro Kobayashi
Akira Satoh
Kunihiro Suzuki
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Fujitsu Limited
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    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device having an oxide film containing aluminum and a method for manufacturing the same.
  • an EEPROM, a flash EEPROM, or the like that stores information by accumulating electric charge in a floating gate is generally known. Since these nonvolatile semiconductor memory devices have a floating gate for storing information in addition to a control gate functioning as a word line, two conductive layers are required to form a memory cell transistor.
  • a nonvolatile semiconductor memory device in which a memory cell transistor is configured by a single-layer gate using an insulating film as a charge storage layer! RU
  • the stored charge cannot move freely in the charge storage layer, so that local charge storage is possible.
  • 2-bit operation non-volatile semiconductor memory devices that can locally hold charges at the source and drain ends have also been developed.
  • a charge storage layer for example, SiO 2 / Si
  • Patent Document 1 JP 2004-186252 A
  • the gate insulating film of the memory cell transistor is configured by the above-described charge storage layer having charge storage capability, while the gate insulating of the peripheral circuit transistor for driving the memory cell transistor.
  • the film must be composed of a normal insulating film. Therefore, in the peripheral circuit area, the charge storage layer for the memory cell transistor is removed. After that, it is necessary to form a gate insulating film for the peripheral transistor again.
  • the characteristics of the peripheral circuit transistor are deteriorated.
  • the force that can be considered to suppress substrate damage by using wet etching Al O is caused by strong acid such as hydrofluoric acid.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device, which can selectively remove an oxide film containing aluminum from a semiconductor substrate and can improve device characteristics and manufacturing yield. It is in.
  • a step of forming a first insulating film over a semiconductor substrate having a first region and a second region, and aluminum over the first insulating film A step of forming a second insulating film made of an oxide containing material, a step of selectively implanting inert ions into the second insulating film in the first region, and the first region And a step of selectively removing the second insulating film by wet etching.
  • a method for manufacturing a semiconductor device is provided.
  • ion implantation is performed on an oxide film containing aluminum and ion implantation damage is introduced into the film. Therefore, the oxide film containing aluminum is applied to the semiconductor substrate. It can be selectively removed. Therefore, damage to the underlying semiconductor substrate due to the removal of the oxide film containing aluminum can be suppressed or reduced.
  • FIG. 1 is a process sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the invention.
  • FIG. 2 is a graph showing the results of simulation of the distribution of argon atoms in the substrate.
  • FIG. 3 is a graph showing the relationship between the film thickness of the alumina film Z silicon oxide film and the etching time.
  • FIG. 4 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 6 is a process sectional view showing the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 7 is a process sectional view showing the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 1 is a process cross-sectional view illustrating the method for manufacturing a semiconductor device according to the present embodiment
  • FIG. 2 is a graph illustrating the results of a simulation of the distribution of argon atoms in the substrate
  • FIG. It is a graph which shows the relationship between the film thickness of a coating film, and etching time.
  • a silicon oxide film 12 of, eg, a 7 nm-thickness is formed on the silicon substrate 10 by, eg, thermal oxidation.
  • the silicon oxide film 12 is formed by performing a thermal oxidation at 800-900 ° C. in a dry acid atmosphere.
  • the silicon oxide film 12 may be formed by a method other than the thermal oxidation method.
  • the silicon oxide film 12 may be another silicon oxide insulating film such as a silicon oxynitride film.
  • an alumina (Al 2 O 3) film 14 having a thickness of, for example, lOnm is formed on the silicon oxide film 12 by, eg, atomic layer CVD.
  • A1 (CH) is used as a raw material solution, and 3
  • A1 (CH 2) and ozone (O 2) are alternately supplied onto a substrate heated to 00 ° C to form an alumina film 1
  • the alumina film 14 may be formed by MOCVD method or PVD method.
  • a silicon oxide film 16 having a thickness of, for example, lOnm is formed on the alumina film 14 by, eg, LPCVD.
  • the deposition chamber pressure is 133Pa
  • the substrate temperature is 800 ° C
  • SiH is a silicon oxide film 16 having a thickness of, for example, lOnm.
  • HTO high temperature acid film
  • the silicon oxide film 16 may be formed by CVD, MOCVD, or plasma CVD using a TEOS source! /.
  • heat treatment is performed at, for example, 600 to 1000 ° C in a nitrogen atmosphere.
  • the film quality of the silicon oxide film 12, the alumina film 14, and the silicon oxide film 16 becomes dense, and good electrical characteristics can be obtained.
  • the alumina film 14 is in a polycrystalline state. This heat treatment may be performed every time the silicon oxide film 12, the alumina film 14, and the silicon oxide film 16 are formed. It may be performed only once.
  • a predetermined region (for example, a peripheral circuit region) of the silicon oxide film 16 is exposed on the silicon oxide film 16 by photolithography, and another region (for example, a memory cell region) is exposed.
  • An overlying photoresist film 18 is formed (FIG. 1 (a)).
  • the silicon oxide film 16 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the silicon oxide film 16 in a region not covered with the photoresist film 18 is etched. Remove. At this time, the alumina film 14 is not etched because it has etching resistance to the hydrofluoric acid aqueous solution. Note that the silicon oxide film 16 may be removed by dry etching.
  • ion implantation is performed on the alumina film 14 in a region not covered with the photoresist film 18 (FIG. 1B).
  • ion implantation is performed with argon (Ar) ions at an acceleration energy of lkeV and a dose of 1 ⁇ 10 15 cm ⁇ 2 .
  • the ion implantation into the alumina film 14 is performed in order to break the bond between aluminum atoms and oxygen atoms in the alumina film 14.
  • the ion implantation condition is set to an acceleration energy and a dose so that almost the entire aluminum film 14 is in an amorphous state.
  • the acceleration energy is appropriately set so that high concentration (for example, IX 10 19 cm ⁇ 3 or more) of implanted ions does not reach the silicon substrate 10 so that ion implantation damage is not introduced into the silicon substrate 10.
  • the implanted ion species is not particularly limited, but an inert ion that has little influence on the electrical characteristics and the like, for example, argon (Ar), thalibutone (Kr), xenon (Xe), etc. is desirable.
  • the dose required to make the alumina film 14 amorphous varies depending on the implanted ion species. In other words, the heavier the atomic mass of the ion species, the more amorphous it is possible with a small dose. For example, in the case of argon ions, a dose amount of about 1 ⁇ 10 15 cm ⁇ 2 is required to make the alumina film 14 amorphous. Also, the higher the acceleration energy, the broader the distribution of implanted ions in the substrate, so the higher the acceleration energy, the more generally the dose required for amorphization.
  • Figure 2 shows the result of Monte Carlo simulation of the distribution of argon atoms in the substrate when argon ions are ion-implanted into an alumina film with a thickness of 10 nm at a dose of 1 X 10 15 cm- 2. It is a graph which shows.
  • the implanted argon atoms are localized on the surface side of the alumina film 14.
  • the acceleration energy is increased to 3 keV, argon atoms are distributed throughout the alumina film 14, and the skirt reaches the silicon oxide film 12. If the acceleration energy is further increased to 5 keV and lOkeV, the distribution of argon atoms becomes deeper. From the results in Fig. 2, it can be seen that when argon is used as the implanted ion species, an acceleration energy of about 3 keV or more is required to make an alumina film of lOnm thickness amorphous.
  • the alumina film 14 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the alumina film 14 in a region that is not covered by the photoresist film 18 is removed.
  • Figure 1 (c) In the region of the alumina film 14 that is covered with the photoresist film 18, ion implantation damage due to argon ion implantation is introduced, and at least a part of the bond between aluminum atoms and oxygen atoms is broken. Due to this ion implantation damage, the alumina film 14 that could not be etched before the ion implantation can be etched.
  • FIG. 3 is a graph showing the relationship between the film thickness and the etching time of the alumina film Z silicon Sani ⁇ in the ion injected sample argon ions at a dose of 1 X 10 15 cm- 2.
  • the position where the film thickness is about 47 nm corresponds to the interface between the alumina film 14 and the silicon oxide film 12.
  • the etching time increases as the etching time increases.
  • the alumina film 14 is completely removed in about 15 minutes, and the silicon oxide film 12 is completely removed in about 70 minutes.
  • the acceleration energy is 5 keV
  • the etching rate is faster, and the alumina film 14 is completely removed in about 10 minutes, and the silicon oxide film 12 is completely removed in about 30 minutes. Yes.
  • the silicon oxide film 12 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the silicon oxide film 12 in a region not covered with the photoresist film 18 is etched.
  • alumina film 14 and the silicon oxide film 12 may be continuously etched in the same chemical solution tank.
  • the silicon oxide film 12 is sandwiched by a cleaning process.
  • ion implantation is performed in the alumina film, and ion implantation damage is introduced into the film, so that the aluminum film is obtained by wet etching using a hydrofluoric acid aqueous solution.
  • the na film can be etched. Therefore, the alumina film can be removed with a high selection ratio with respect to the underlying silicon substrate, and the introduction of damage to the silicon substrate accompanying the removal of the alumina film can be reduced.
  • a method for fabricating a semiconductor device according to the second embodiment of the present invention will be described with reference to FIG.
  • the same components as those in the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 1 to 3 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 4 is a process sectional view showing the method for manufacturing the semiconductor device according to the present embodiment.
  • a silicon oxide film 12 having a thickness of 7 nm, for example, An lOnm alumina film 14 and, for example, a lOnm silicon oxide film 16 are formed.
  • a photoresist film 18 exposing a predetermined region (for example, a peripheral circuit region) of the silicon oxide film 16 is formed on the silicon oxide film 16 by photolithography (FIG. 4A). )
  • the silicon oxide film 16 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the silicon oxide film 16 in a region not covered with the photoresist film 18 is etched. Remove. At this time, since the alumina film 14 has etching resistance to the hydrofluoric acid aqueous solution, it is not etched! /.
  • ion implantation is performed on the alumina film 14 and the silicon oxide film 12 in the region not covered with the photoresist film 18 (FIG. 4B).
  • argon ions are implanted with an acceleration energy of 4 keV and a dose of 3 ⁇ 10 15 cm- 2 .
  • Ion implantation into the alumina film 14 and the silicon oxide film 12 is mainly performed to break the bond between aluminum atoms and oxygen atoms in the alumina film 14.
  • the ion implantation conditions are set to an acceleration energy and a dose so that almost the entire alumina film 14 becomes amorphous.
  • the acceleration energy is appropriately set so that the high concentration implanted ions do not reach the silicon substrate 10 so that the ion implantation damage is not introduced into the silicon substrate 10.
  • the alumina film 14 and the silicon oxide film 12 are etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the alumina film in a region not covered with the photoresist film 18 is obtained. 14 and the silicon oxide film 12 are removed (FIG. 4 (c)).
  • the ion implantation is performed also in the silicon oxide film 12 in the method for manufacturing the semiconductor device according to the present embodiment, ion implantation damage is also introduced into the silicon oxide film 12. Yes. Therefore, the etching rate of the silicon oxide film 12 can be increased.
  • the wet etching of the silicon oxide film 16 covered with the photoresist proceeds with the hydrofluoric acid aqueous solution.
  • the photoresist film 18 covering the memory cell portion and the distance between the memory cell region and the peripheral transistor region should be appropriately designed in advance.
  • ion implantation is performed in the alumina film, and ion implantation damage is introduced into the film, so that the alumina film is etched by wet etching using a hydrofluoric acid aqueous solution. can do. Therefore, the alumina film can be removed with a high selection ratio with respect to the underlying silicon substrate, and the introduction of damage to the silicon substrate accompanying the removal of the alumina film can be reduced.
  • a semiconductor device manufacturing method according to the third embodiment of the present invention will be described with reference to FIG.
  • the same components as those in the semiconductor device manufacturing method according to the first and second embodiments shown in FIGS. 1 to 4 are denoted by the same reference numerals, and the description thereof is omitted or simplified.
  • FIG. 5 is a process sectional view showing the method for manufacturing the semiconductor device according to the present embodiment.
  • a silicon oxide film 12 having a thickness of 7 nm, for example, An lOnm alumina film 14 and, for example, a lOnm silicon oxide film 16 are formed.
  • a photoresist film 18 exposing a predetermined region (for example, a peripheral circuit region) of the silicon oxide film 16 is formed on the silicon oxide film 16 by photolithography.
  • ion implantation is performed on the silicon oxide film 16, the alumina film 14, and the silicon oxide film 12 in regions not covered with the photoresist film 18 (FIG. 5 ( a)).
  • argon ions are implanted with an acceleration energy of 7 keV and a dose of 1 ⁇ 10 16 cm ⁇ 2 .
  • Ion implantation into the silicon oxide film 16, the alumina film 14, and the silicon oxide film 12 is mainly performed to break bonds between aluminum atoms and oxygen atoms in the alumina film 14. It is.
  • the ion implantation conditions are set to an acceleration energy and a dose so that almost the entire alumina film 14 is in an amorphous state. Further, the acceleration energy is appropriately set so that the high concentration implanted ions do not reach the silicon substrate 10 so that the ion implantation damage is not introduced into the silicon substrate 10.
  • the silicon oxide film 16, the alumina film 14, and the silicon oxide film 12 are etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 18 as a mask, and the photoresist film
  • the silicon oxide film 16, the alumina film 14 and the silicon oxide film 12 in the region not covered with 18 are removed (FIG. 5B).
  • ion implantation damage due to argon ion implantation is introduced, and the bond between aluminum atoms and oxygen atoms is cut at least partially. . Due to this ion implantation damage, the alumina film 14 that could not be etched before the ion implantation can be etched.
  • the ion implantation is also performed in the silicon oxide films 12 and 16 in the method for manufacturing the semiconductor device according to the present embodiment, ion implantation damage is also introduced into the silicon oxide films 12 and 16. ing. Therefore, the etching rate of the silicon oxide films 12 and 16 can be increased.
  • the wet etching of the silicon oxide film 16 covered with the photoresist proceeds with the hydrofluoric acid aqueous solution.
  • the photoresist film 18 covering the memory cell portion and the distance between the memory cell region and the peripheral transistor region should be appropriately designed in advance.
  • ion implantation is performed in the alumina film, and ion implantation damage is introduced into the film. Therefore, the alumina film is etched by wet etching using a hydrofluoric acid aqueous solution. can do. Therefore, the alumina film can be removed with a high selection ratio with respect to the underlying silicon substrate, and the introduction of damage to the silicon substrate accompanying the removal of the alumina film can be reduced.
  • FIGS. 1 to 5 A semiconductor device manufacturing method according to the fourth embodiment of the present invention will be described with reference to FIGS.
  • the same components as those in the semiconductor device manufacturing method according to the first to third embodiments shown in FIGS. 1 to 5 are denoted by the same reference numerals, and the description thereof will be omitted or simplified.
  • 6 and 7 are process cross-sectional views illustrating the semiconductor device manufacturing method according to the present embodiment.
  • an element isolation film 22 that defines an element region is formed on the silicon substrate 20 by, for example, STI (Shallow Trench Isolation) method (FIG. 6A).
  • STI Shallow Trench Isolation
  • FIGS. 6 and 7 the region on the left side of the central element isolation film 22 is a memory cell region, and the area on the right side of the central element isolation film 22 is a peripheral circuit region.
  • a silicon oxide film having a thickness of, for example, 7 nm is formed on the silicon substrate 20 on which the element isolation film 22 has been formed by, eg, thermal oxidation.
  • a tunnel insulating film 24 made of a silicon oxide film is formed.
  • the silicon oxide film constituting the tunnel insulating film 24 is formed, for example, by performing thermal oxidation at 1000 ° C. in a dry acid atmosphere.
  • the tunnel insulating film 24 may be formed by a method other than the thermal oxidation method as long as the film thickness is 2 to 10 nm.
  • an alumina film of, eg, a 10 nm-thickness is deposited on the tunnel insulating film 24 by, eg, atomic layer CVD.
  • the trap insulating film 26 made of an alumina film is formed.
  • the alumina film constituting the trap insulating film 26 is made of, for example, A1 (CH 3) as a raw material solution.
  • the trap insulating film 26 may be formed by MOCVD method or PVD method as long as it has a thickness of 40 nm.
  • a silicon oxide film having a thickness of, for example, lOnm is formed on the trap insulating film 26 by, eg, LPCVD.
  • a top insulating film 28 made of a silicon oxide film is formed (FIG. 6B).
  • the silicon oxide film constituting the top insulating film 28 is formed, for example, by reacting SiH and NO at a deposition chamber pressure of 133 Pa and a substrate temperature of 800 ° C. Top
  • the insulating film 28 may be formed to a thickness of 3 to 20 nm by a CVD method using a TEOS source, a MOC VD method, or a plasma CVD method.
  • heat treatment is performed at 600 to 1000 ° C in a nitrogen atmosphere, for example.
  • the film quality of the tunnel insulating film 24, the trap insulating film 26, and the top insulating film 28 becomes dense, and good electrical characteristics can be obtained.
  • This heat treatment may be performed every time the tunnel insulating film 24, the trap insulating film 26, and the top insulating film 28 are formed, or may be performed only once after all the films are formed.
  • a photoresist film 30 that exposes the peripheral circuit region and covers the memory cell region is formed on the top insulating film 28 by photolithography.
  • the top insulating film 28 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 30 as a mask, and the top insulating film 28 in the peripheral circuit region is selectively removed.
  • the trap insulating film 26 made of an alumina film has etching resistance to the hydrofluoric acid aqueous solution, it is not etched.
  • ion implantation is performed on the trap insulating film 26 in the peripheral circuit region using the photoresist film 30 as a mask (FIG. 6C).
  • argon (Ar) ions are implanted with an acceleration energy of IkeV and a dose of 1 ⁇ 10 15 cm ⁇ 2 .
  • the ion implantation conditions are preferably set as appropriate according to the thickness of the trap insulating film 26.
  • the trap insulating film 26 is etched by wet etching using, for example, a hydrofluoric acid aqueous solution, using the photoresist film 30 as a mask, and the trap insulating film 26 in the peripheral circuit region is removed.
  • ion implantation damage due to argon ion implantation is introduced, and the bond between aluminum atoms and oxygen atoms is cut at least partially. Due to this ion implantation damage, the trap insulating film 26 that could not be etched before the ion implantation can be etched.
  • a photoresist film is formed by wet etching using, for example, a hydrofluoric acid aqueous solution.
  • Tunnel insulating film 24 is etched using 30 as a mask, and the tunnel insulating film in the peripheral circuit region is etched.
  • the photoresist film 30 is removed by, for example, ashing.
  • the silicon substrate 20 is thermally oxidized by, for example, a thermal oxidation method, and a gate insulating film 32 of, eg, a 1.5 nm-thickness is formed on the silicon substrate 20 in the peripheral circuit region (FIG. 7). (b)).
  • a polysilicon film having a thickness of 50 to 200 nm, for example, is deposited by, eg, CVD.
  • the polysilicon film is patterned by photolithography and dry etching, and the gate electrode 34 of the memory cell transistor formed on the top insulating film 28 and the peripheral circuit transistor formed on the gate insulating film 32
  • the gate electrode 36 is formed.
  • ion implantation is performed using the gate electrodes 34 and 36 as masks, whereby source Z drain regions 38 and 40 are formed in the silicon substrate 20 on both sides of the gate electrodes 34 and 36, respectively.
  • the charge storage layer having the SiO 2 layer structure is provided in the memory cell region.
  • a memory cell transistor is formed, and a peripheral circuit transistor having a gate insulating film made of a silicon oxide film is formed in the peripheral circuit region (FIG. 7 (c)).
  • ion implantation is performed in the trap insulating film made of alumina, and ion implantation damage is introduced into the V film, so that trapping is performed by wet etching using a hydrofluoric acid aqueous solution.
  • the insulating film can be easily etched. Therefore, since the trap insulating film can be removed with a high selection ratio with respect to the underlying silicon substrate, damage to the silicon substrate in the peripheral circuit region when removing the trap insulating film can be reduced. As a result, it is possible to manufacture a semiconductor device with good characteristics and improve the manufacturing yield.
  • the laminated insulating film including the alumina (Al 2 O 3) film is used as the silicon substrate.
  • the present invention shows the force of etching selectively with respect to the present invention.
  • the present invention can be widely applied to the case where a laminated insulating film including an oxide film is selectively etched with respect to a silicon substrate.
  • AlO, AlHfO, AlZrO, AlTaO, AlTiO As the aluminum-containing oxide film, AlO, AlHfO, AlZrO, AlTaO, AlTiO,
  • All the insulating materials are mixed crystals containing an alumina component, and have etching characteristics similar to those of alumina. Therefore, even when these insulating materials are used instead of the alumina film in the above embodiment, the effects of the present invention can be achieved.
  • the laminated film of SiO 2 / Al 2 O 3 / SiO 2 is a silicon-based film.
  • the present invention can be similarly applied to the case where etching is selectively performed on the silicon substrate.
  • argon ion implantation is performed on the silicon oxide film 16, the alumina film 14, and the silicon oxide film 12. Only in the silicon oxide film 16 and the alumina film 14, ions are ionized. Let's do an injection.
  • a non-conductive layer having a charge storage layer having a SiO 2 / Al 2 O 3 / SiO structure is used.
  • the method of manufacturing a semiconductor device according to the first embodiment is applied to the method of manufacturing a volatile semiconductor memory device
  • the method of manufacturing a semiconductor device according to the second or third embodiment may be applied.
  • the semiconductor device and the method for manufacturing the same according to the present invention enables the oxide film containing aluminum to be selectively removed from the silicon substrate, and the oxide film containing aluminum. This is useful for improving device characteristics and manufacturing yield of a semiconductor device having a non-volatile semiconductor memory device using, for example, an oxide film containing aluminum as a charge storage layer.

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Abstract

　第１の領域及び第２の領域を有する半導体基板１０上に絶縁膜１２を形成する工程と、絶縁膜１２上にアルミニウムを含む酸化物材料よりなる絶縁膜１４を形成する工程と、第１の領域の絶縁膜１４に不活性イオンを選択的にイオン注入する工程と、第１の領域の絶縁膜１４をウェットエッチングにより選択的に除去する工程とを有する。これにより、下地の半導体基板１０に対して高い選択比で絶縁膜１４を除去することができ、絶縁膜１４の除去に伴う半導体基板１０へのダメージの導入を低減することができる。  

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に係り、特にアルミニウムを含有する酸ィ匕物膜 を有する半導体装置及びその製造方法に関する。
背景技術
[0002] 書き換え可能な不揮発性半導体記憶装置としては、フローティングゲートに電荷を 蓄積することにより情報を記憶する、 EEPROMやフラッシュ EEPROMなどが一般に 知られている。これら不揮発性半導体記憶装置は、ワード線として機能するコントロー ルゲートの他に情報を記憶するフローティングゲートを有するため、メモリセルトランジ スタを構成するためには 2層の導電層が必要とされる。
[0003] 一方、より簡単な構造で且つ高集積化が容易な構造として、絶縁膜を電荷蓄積層 に用いて単層ゲートによりメモリセルトランジスタを構成する不揮発性半導体記憶装 置が提案されて!、る。電荷蓄積層を絶縁膜により構成する上記不揮発性半導体記 憶装置では、蓄積電荷が電荷蓄積層中を自由に動けないため、局所的な電荷蓄積 が可能である。このような特性を生かし、ソース端及びドレイン端にそれぞれ局所的 に電荷保持が可能な 2ビット動作の不揮発性半導体記憶装置も開発されている。
[0004] このような不揮発性半導体記憶装置としては、電荷蓄積層として、例えば SiO /Si
2
N/SiOの積層構造や、 SiO ZA1 O /SiOの積層構造を用いたものが提案され
2 2 2 3 2
ている（例えば、特許文献 1を参照)。
特許文献 1：特開 2004-186252号公報
発明の開示
発明が解決しょうとする課題
[0005] 上述の不揮発性半導体記憶装置を構成する場合、メモリセルトランジスタのゲート 絶縁膜は電荷蓄積能を有する上述の電荷蓄積層により構成する一方、これを駆動 するための周辺回路トランジスタのゲート絶縁膜は通常の絶縁膜により構成する必要 がある。このため、周辺回路領域では、メモリセルトランジスタ用の電荷蓄積層を除去 した後、周辺トランジスタ用のゲート絶縁膜を再度形成する必要がある。
[0006] し力しながら、例えば SiO SiOの積層構造を有する電荷蓄積層を用い
2 ZA1 O /
2 3 2
た不揮発性半導体記憶装置では、周辺回路領域の電荷蓄積層を除去することが困 難であった。
[0007] Al Oのドライエッチングには、 CF、 Ar、 CHF等のガスが用いられる力 これらガ
2 3 4 3
スを用いたドライエッチングでは SiOや Siに対する十分な選択比を確保することがで
2
きない。このため、 Al O除去後の基板にはエッチングダメージが導入されてしまい、
2 3
ひいては周辺回路トランジスタの特性劣化を招来する。また、ウエットエッチングを用 いれば基板ダメージを抑制できるとも考えられる力 Al Oは弗酸等の強酸によって
2 3
も除去することができな力つた。
[0008] このように、従来は、 SiOや Siに対する十分な選択比をもって Al Oを除去する技
2 2 3
術が確立されておらず、 SiO /Al O /SiOの積層構造を有する電荷蓄積層を用
2 2 3 2
いた不揮発性半導体記憶装置を実用化することが困難であった。
[0009] 本発明の目的は、アルミニウムを含む酸化物膜を半導体基板に対して選択的に除 去することを可能とし、装置特性や製造歩留まりを向上しうる半導体装置の製造方法 を提供することにある。
課題を解決するための手段
[0010] 本発明の一観点によれば、第 1の領域及び第 2の領域を有する半導体基板上に、 第 1の絶縁膜を形成する工程と、前記第 1の絶縁膜上に、アルミニウムを含む酸ィ匕物 材料よりなる第 2の絶縁膜を形成する工程と、前記第 1の領域の前記第 2の絶縁膜に 不活性イオンを選択的にイオン注入する工程と、前記第 1の領域の前記第 2の絶縁 膜をウエットエッチングにより選択的に除去する工程とを有することを特徴とする半導 体装置の製造方法が提供される。
発明の効果
[0011] 本発明によれば、アルミニウムを含む酸ィ匕物膜にイオン注入を行!、膜中にイオン注 入ダメージを導入するので、アルミニウムを含む酸ィ匕物膜を半導体基板に対して選 択的に除去することができる。したがって、アルミニウムを含む酸ィ匕物膜の除去に伴う 下地半導体基板へのダメージを抑制或いは低減することができ、半導体装置の装置
O
特性や製造歩留まりを向上することができる。
図 〇面の簡単な説明
012] [図 1]本発明の第 1実施形態による半導体装置の製造方法を示す工程断面図である
[図 2]基板中におけるアルゴン原子の分布をシミュレーションにより求めた結果を示す グラフである。
[図 3]アルミナ膜 Zシリコン酸ィ匕膜の膜厚とエッチング時間との関係を示すグラフであ る。
[図 4]本発明の第 2実施形態による半導体装置の製造方法を示す工程断面図である [図 5]本発明の第 3実施形態による半導体装置の製造方法を示す工程断面図である
[図 6]本発明の第 4実施形態による半導体装置の製造方法を示す工程断面図 (その
1)である。
[図 7]本発明の第 4実施形態による半導体装置の製造方法を示す工程断面図 (その
2)である。
符号の説明
"シリコン基板
12, 16· ··シリコン酸ィ匕膜
14· · ·アルミナ膜
18· · ·フォトレジスト膜
20· "シリコン基板
22· 素子分離膜
24· "トンネル絶縁膜
26· ··トラップ絶縁膜
28· トップ絶縁膜
30· · ·フォトレジスト膜
32· ··ゲート絶縁膜 34, 36· ··ゲート電極
38, 40· ··ソース Zドレイン領域
発明を実施するための最良の形態
[0014] [第 1実施形態]
本発明の第 1実施形態による半導体装置の製造方法について図 1乃至図 3を用い て説明する。
[0015] 図 1は本実施形態による半導体装置の製造方法を示す工程断面図、図 2は基板中 におけるアルゴン原子の分布をシミュレーションにより求めた結果を示すグラフ、図 3 はアルミナ膜 Zシリコン酸ィ匕膜の膜厚とエッチング時間との関係を示すグラフである。
[0016] まず、シリコン基板 10上に、例えば熱酸化法により、例えば膜厚 7nmのシリコン酸 化膜 12を形成する。例えば、ドライ酸ィ匕雰囲気中で 800— 900°Cの熱酸ィ匕を行うこと により、シリコン酸ィ匕膜 12を形成する。なお、シリコン酸ィ匕膜 12は、熱酸化法以外の 方法で形成してもよい。また、シリコン酸ィ匕膜 12は、シリコン窒化酸化膜等の他の酸 化シリコン系絶縁膜であってもよい。
[0017] 次いで、シリコン酸ィ匕膜 12上に、例えば原子層 CVD法により、例えば膜厚 lOnm のアルミナ (Al O )膜 14を形成する。例えば、原料溶液として A1 (CH ) を使用し、 3
2 3 3 3
00°Cに加熱した基板上に A1 (CH ) とオゾン (O )とを交互に供給して、アルミナ膜 1
3 3 3
4を形成する。なお、アルミナ膜 14は、 MOCVD法や PVD法により形成してもよい。
[0018] 次いで、アルミナ膜 14上に、例えば LPCVD法により、例えば膜厚 lOnmのシリコン 酸化膜 16を形成する。例えば、成膜室圧力を 133Pa、基板温度を 800°Cとし、 SiH
4 と N Oとを反応させることにより、シリコン酸ィ匕膜 (HTO :高温酸ィ匕膜） 16を形成する。
2
なお、シリコン酸化膜 16は、 TEOSソースを用いた CVD法、 MOCVD法、プラズマ CVD法により形成してもよ!/、。
[0019] 次いで、例えば窒素雰囲気中で、例えば 600— 1000°Cの熱処理を行う。この熱処 理により、シリコン酸ィ匕膜 12、アルミナ膜 14及びシリコン酸ィ匕膜 16の膜質が緻密にな り、良好な電気特性を得ることができる。この熱処理後において、アルミナ膜 14は多 結晶状態である。なお、この熱処理は、シリコン酸ィ匕膜 12、アルミナ膜 14及びシリコ ン酸化膜 16のそれぞれを形成する毎に実施してもよぐ総ての膜を形成した後に 1 回だけ実施してもよい。
[0020] 次いで、シリコン酸ィ匕膜 16上に、フォトリソグラフィにより、シリコン酸ィ匕膜 16の所定 の領域 (例えば、周辺回路領域)を露出し、他の領域 (例えば、メモリセル領域)を覆う フォトレジスト膜 18を形成する（図 1 (a) )。
[0021] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてシリコン酸化膜 16をエッチングし、フォトレジスト膜 18により覆われて いない領域のシリコン酸ィ匕膜 16を除去する。このとき、アルミナ膜 14は、弗酸系水溶 液に対するエッチング耐性を有しているため、エッチングされない。なお、シリコン酸 化膜 16は、ドライエッチングにより除去してもよい。
[0022] 次いで、フォトレジスト膜 18をマスクとして、フォトレジスト膜 18により覆われていない 領域のアルミナ膜 14にイオン注入を行う（図 1 (b) )。例えば、アルゴン (Ar)イオンを 、加速エネルギーを lkeV、ドーズ量を 1 X 1015cm— 2として、イオン注入を行う。
[0023] アルミナ膜 14へのイオン注入は、アルミナ膜 14におけるアルミニウム原子と酸素原 子との結合を切断するために行うものである。この目的のもと、イオン注入条件は、ァ ルミナ膜 14のほぼ全体がアモルファス状態になる程度の加速エネルギー及びドーズ 量に設定する。また、加速エネルギーは、イオン注入ダメージがシリコン基板 10内に 導入されないように、高濃度 (例えば I X 1019cm— 3程度以上)の注入イオンがシリコン 基板 10に達しないように適宜設定する。注入イオン種は、特に限定されないが、電 気特性その他に与える影響が少ない不活性イオン、例えば、アルゴン (Ar)、タリブト ン (Kr)、キセノン (Xe)等が望ま 、。
[0024] アルミナ膜 14をアモルファス化するに必要なドーズ量は、注入イオン種に応じて変 化する。すなわち、イオン種の原子質量が重いほど、少ないドーズ量でのァモルファ ス化が可能である。例えばアルゴンイオンの場合、アルミナ膜 14のアモルファス化に は 1 X 1015cm— 2程度のドーズ量が必要である。また、加速エネルギーが高くなるほど 基板中における注入イオンの分布がブロードになるため、加速エネルギーが高いほ どにアモルファス化に必要となるドーズ量は一般に増加する。したがって、アルミナ膜 14をアモルファス化するためのイオン注入条件は、注入イオン種やアルミナ膜 14の 膜厚等に応じて適宜設定することが望ましい。 [0025] 図 2は、アルゴンイオンを 1 X 1015cm— 2のドーズ量で膜厚 10nmのアルミナ膜にィ オン注入したときの基板中におけるアルゴン原子の分布をモンテカルロシミュレーシ ヨンにより求めた結果を示すグラフである。
[0026] 図 2に示すように、加速エネルギーが IkeVの場合には、注入したアルゴン原子は アルミナ膜 14の表面側に局在する。加速エネルギーを 3keVに増加すると、アルゴン 原子はアルミナ膜 14の全体に分布するようになり、裾部分はシリコン酸ィ匕膜 12中に 達している。加速エネルギーを更に増加して 5keV、 lOkeVとすると、アルゴン原子 の分布は更に深くなる。図 2の結果から、注入イオン種にアルゴンを用いる場合、膜 厚 lOnmのアルミナ膜をアモルファス化するためには、約 3keV以上の加速エネルギ 一が必要であることが判る。
[0027] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてアルミナ膜 14をエッチングし、フォトレジスト膜 18により覆われてい な 、領域のアルミナ膜 14を除去する（図 1 (c) )。フォトレジスト膜 18により覆われて ヽ な!ヽアルミナ膜 14の領域には、アルゴンイオン注入によるイオン注入ダメージが導入 されており、アルミニウム原子と酸素原子との結合が少なくとも一部切断されている。 このイオン注入ダメージにより、イオン注入前にはエッチングできなかったアルミナ膜 14のエッチングを行うことができる。
[0028] 図 3は、アルゴンイオンを 1 X 1015cm— 2のドーズ量でイオン注入した試料における アルミナ膜 Zシリコン酸ィ匕膜の膜厚とエッチング時間との関係を示すグラフである。な お、膜厚約 47nmの位置が、アルミナ膜 14とシリコン酸ィ匕膜 12との界面に相当して いる。
[0029] 図 3に示すように、加速エネルギーが IkeVの場合、エッチング初期に数 nmのアル ミナ膜がエッチングされている力 その後のエッチングはほとんど進行していない。加 速エネルギーが Ike Vの場合、図 2に示すように、注入したアルゴン原子はアルミナ 膜の表面側にしか分布していない。このため、アルミナ膜深部のアルミニウム原子と 酸素原子との結合が十分に切断されておらず、表面側のアルミナ膜のみが除去され たものと考えられる。
[0030] 一方、加速エネルギーが 3keVの場合には、エッチング時間の増加とともにエッチ ング膜厚は増加しており、約 15minでアルミナ膜 14が完全に除去され、約 70minで シリコン酸ィ匕膜 12が完全に除去されている。
[0031] また、加速エネルギーが 5keVの場合には、エッチング速度はより早くなり、約 lOmi nでアルミナ膜 14が完全に除去され、約 30minでシリコン酸ィ匕膜 12が完全に除去さ れている。
[0032] このように、膜厚 lOnm程度のアルミナ膜をウエットエッチングするためには、 3keV 以上の加速エネルギーでアルゴンイオン注入を行うことが有効であることが確認され た。
[0033] 図 3の結果から、 3keVの加速エネルギーでアルゴンイオン注入を行った場合、ァ ルミナ膜のエッチングレートは約 0. 78nmZminであり、シリコン酸化膜のエッチング レートは約 1. 78nmZminであった。すなわち、アルミナ膜のシリコン酸ィ匕膜に対す るエッチング選択比は約 0. 44であった。また、 5keVの加速エネルギーでアルゴンィ オン注入を行った場合、アルミナ膜のエッチングレートは約 2. 09nmZminであり、 シリコン酸化膜のエッチングレートは約 3. 6nmZminであった。すなわち、アルミナ 膜のシリコン酸ィ匕膜に対するエッチング選択比は約 0. 58であった。
[0034] イオン注入によりアルミナ膜 14のウエットエッチングが可能となるメカニズムについて は明らかではな!/、が、アルミナ膜 14に導入されたイオン注入ダメージを介してシリコ ン酸ィ匕膜 12との界面にエッチング液が染み込み、界面におけるエッチングの進行に 伴ってアルミナ膜 14が除去されて 、るものと考えられる。
[0035] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてシリコン酸化膜 12をエッチングし、フォトレジスト膜 18により覆われて いない領域のシリコン酸ィ匕膜 12を除去する（図 l (d) )。この際、アルミナ膜 14及びシ リコン酸ィ匕膜 12は、同一の薬液槽内で連続してエッチングしても良いが、アルミナ膜 14のエッチング後に洗浄工程を挟んでシリコン酸ィ匕膜 12をエッチングするなど、ァ ルミナ膜 14とシリコン酸ィ匕膜とを別々にエッチングすることにより、アルミニウム原子に よるシリコン基板 10の汚染を抑制することができる。
[0036] このように、本実施形態によれば、アルミナ膜にイオン注入を行 ヽ膜中にイオン注 入ダメージを導入するので、弗酸系の水溶液を用いたウエットエッチングによりアルミ ナ膜をエッチングすることができる。したがって、下地のシリコン基板に対して高い選 択比でアルミナ膜を除去することができ、アルミナ膜の除去に伴うシリコン基板へのダ メージの導入を低減することができる。
[0037] [第 2実施形態]
本発明の第 2実施形態による半導体装置の製造方法について図 4を用いて説明す る。なお、図 1乃至図 3に示す第 1実施形態による半導体装置の製造方法と同様の 構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0038] 図 4は本実施形態による半導体装置の製造方法を示す工程断面図である。
[0039] まず、例えば図 1 (a)に示す第 1実施形態による半導体装置の製造方法と同様にし て、シリコン基板 10上に、例えば膜厚 7nmのシリコン酸ィ匕膜 12と、例えば膜厚 lOnm のアルミナ膜 14と、例えば膜厚 lOnmのシリコン酸ィ匕膜 16とを形成する。
[0040] 次いで、シリコン酸ィ匕膜 16上に、フォトリソグラフィにより、シリコン酸ィ匕膜 16の所定 の領域 (例えば、周辺回路領域)を露出するフォトレジスト膜 18を形成する（図 4 (a) )
[0041] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてシリコン酸化膜 16をエッチングし、フォトレジスト膜 18により覆われて いない領域のシリコン酸ィ匕膜 16を除去する。このとき、アルミナ膜 14は、弗酸系水溶 液に対するエッチング耐性を有して 、るため、エッチングされな!/、。
[0042] 次いで、フォトレジスト膜 18をマスクとして、フォトレジスト膜 18により覆われていない 領域のアルミナ膜 14及びシリコン酸ィ匕膜 12にイオン注入を行う（図 4 (b) )。例えば、 アルゴンイオンを、加速エネルギーを 4keV、ドーズ量を 3 X 1015cm— 2として、イオン 注入を行う。
[0043] アルミナ膜 14及びシリコン酸ィ匕膜 12へのイオン注入は、主として、アルミナ膜 14に おけるアルミニウム原子と酸素原子との結合を切断するために行うものである。この目 的のもと、イオン注入条件は、アルミナ膜 14のほぼ全体がアモルファス状態になる程 度の加速エネルギー及びドーズ量に設定する。また、加速エネルギーは、イオン注 入ダメージがシリコン基板 10内に導入されないように、高濃度の注入イオンがシリコ ン基板 10に達しな 、ように適宜設定する。 [0044] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてアルミナ膜 14及びシリコン酸化膜 12をエッチングし、フォトレジスト 膜 18により覆われていない領域のアルミナ膜 14及びシリコン酸ィ匕膜 12を除去する（ 図 4 (c) )。
[0045] フォトレジスト膜 18により覆われていないアルミナ膜 14の領域には、アルゴンイオン 注入によるイオン注入ダメージが導入されており、アルミニウム原子と酸素原子との結 合が少なくとも一部切断されている。このイオン注入ダメージにより、イオン注入前に はエッチングできなかったアルミナ膜 14のエッチングを行うことができる。
[0046] また、本実施形態による半導体装置の製造方法ではシリコン酸ィ匕膜 12中にもィォ ン注入を行っていることから、シリコン酸ィ匕膜 12にもイオン注入ダメージが導入されて いる。したがって、シリコン酸化膜 12のエッチングレートを高めることができる。
[0047] なお、本方法でウエットエッチングした場合、フォトレジストで覆われたシリコン酸化 膜 16は弗酸系水溶液によりウエットエッチングが進んでしまう。これを回避するために 、予めメモリセル部を覆うフォトレジスト膜 18、ならびにメモリセル領域と周辺トランジス タ領域の距離を適宜設計すればよ!ヽ。
[0048] このように、本実施形態によれば、アルミナ膜にイオン注入を行 ヽ膜中にイオン注 入ダメージを導入するので、弗酸系の水溶液を用いたウエットエッチングによりアルミ ナ膜をエッチングすることができる。したがって、下地のシリコン基板に対して高い選 択比でアルミナ膜を除去することができ、アルミナ膜の除去に伴うシリコン基板へのダ メージの導入を低減することができる。
[0049] [第 3実施形態]
本発明の第 3実施形態による半導体装置の製造方法について図 5を用いて説明す る。なお、図 1乃至図 4に示す第 1及び第 2実施形態による半導体装置の製造方法と 同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0050] 図 5は本実施形態による半導体装置の製造方法を示す工程断面図である。
[0051] まず、例えば図 1 (a)に示す第 1実施形態による半導体装置の製造方法と同様にし て、シリコン基板 10上に、例えば膜厚 7nmのシリコン酸ィ匕膜 12と、例えば膜厚 lOnm のアルミナ膜 14と、例えば膜厚 lOnmのシリコン酸ィ匕膜 16とを形成する。 [0052] 次いで、シリコン酸ィ匕膜 16上に、フォトリソグラフィにより、シリコン酸ィ匕膜 16の所定 の領域 (例えば、周辺回路領域)を露出するフォトレジスト膜 18を形成する。
[0053] 次いで、フォトレジスト膜 18をマスクとして、フォトレジスト膜 18により覆われていない 領域のシリコン酸ィ匕膜 16、アルミナ膜 14及びシリコン酸ィ匕膜 12にイオン注入を行う（ 図 5 (a) )。例えば、アルゴンイオンを、加速エネルギーを 7keV、ドーズ量を 1 X 1016c m— 2として、イオン注入を行う。
[0054] シリコン酸ィ匕膜 16、アルミナ膜 14及びシリコン酸ィ匕膜 12へのイオン注入は、主とし て、アルミナ膜 14におけるアルミニウム原子と酸素原子との結合を切断するために行 うものである。この目的のもと、イオン注入条件は、アルミナ膜 14のほぼ全体がァモル ファス状態になる程度の加速エネルギー及びドーズ量に設定する。また、加速エネ ルギ一は、イオン注入ダメージがシリコン基板 10内に導入されないように、高濃度の 注入イオンがシリコン基板 10に達しな ヽように適宜設定する。
[0055] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 18をマスクとしてシリコン酸ィ匕膜 16、アルミナ膜 14及びシリコン酸ィ匕膜 12をエツチン グし、フォトレジスト膜 18により覆われていない領域のシリコン酸ィ匕膜 16、アルミナ膜 14及びシリコン酸ィ匕膜 12を除去する（図 5 (b) )。
[0056] フォトレジスト膜 18により覆われていないアルミナ膜 14の領域には、アルゴンイオン 注入によるイオン注入ダメージが導入されており、アルミニウム原子と酸素原子との結 合が少なくとも一部切断されている。このイオン注入ダメージにより、イオン注入前に はエッチングできなかったアルミナ膜 14のエッチングを行うことができる。
[0057] また、本実施形態による半導体装置の製造方法ではシリコン酸化膜 12, 16中にも イオン注入を行っていることから、シリコン酸ィ匕膜 12, 16にもイオン注入ダメージが導 入されている。したがって、シリコン酸化膜 12, 16のエッチングレートを高めることが できる。
[0058] なお、本方法でウエットエッチングした場合、フォトレジストで覆われたシリコン酸化 膜 16は弗酸系水溶液によりウエットエッチングが進んでしまう。これを回避するために 、予めメモリセル部を覆うフォトレジスト膜 18、ならびにメモリセル領域と周辺トランジス タ領域の距離を適宜設計すればよ!ヽ。 [0059] このように、本実施形態によれば、アルミナ膜にイオン注入を行 ヽ膜中にイオン注 入ダメージを導入するので、弗酸系の水溶液を用いたウエットエッチングによりアルミ ナ膜をエッチングすることができる。したがって、下地のシリコン基板に対して高い選 択比でアルミナ膜を除去することができ、アルミナ膜の除去に伴うシリコン基板へのダ メージの導入を低減することができる。
[0060] [第 4実施形態]
本発明の第 4実施形態による半導体装置の製造方法について図 6及び図 7を用い て説明する。なお、図 1乃至図 5に示す第 1乃至第 3実施形態による半導体装置の製 造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0061] 図 6及び図 7は本実施形態による半導体装置の製造方法を示す工程断面図である
[0062] 本実施形態では、不揮発性半導体記憶装置の製造方法に第 1実施形態による半 導体装置の製造方法を適用した場合を説明する。
[0063] まず、シリコン基板 20上〖こ、例えば STI (Shallow Trench Isolation )法〖こより、素子 領域を画定する素子分離膜 22を形成する（図 6 (a) )。なお、図 6及び図 7において、 中央の素子分離膜 22よりも左側の領域はメモリセル領域であり、中央の素子分離膜 22よりも右側の領域は周辺回路領域であるものとする。
[0064] 次いで、素子分離膜 22が形成されたシリコン基板 20上に、例えば熱酸化法により 、例えば膜厚 7nmのシリコン酸ィ匕膜を形成する。これにより、シリコン酸ィ匕膜よりなるト ンネル絶縁膜 24を形成する。トンネル絶縁膜 24を構成するシリコン酸ィ匕膜は、例え ばドライ酸ィ匕雰囲気中で 1000°Cの熱酸ィ匕を行うことにより形成する。トンネル絶縁膜 24は、 2— 10nmの膜厚とすればよぐ熱酸ィ匕法以外の方法で形成してもよい。
[0065] 次いで、トンネル絶縁膜 24上に、例えば原子層 CVD法により、例えば膜厚 10nm のアルミナ膜を堆積する。これにより、アルミナ膜よりなるトラップ絶縁膜 26を形成す る。トラップ絶縁膜 26を構成するアルミナ膜は、例えば、原料溶液として A1 (CH ) を
3 3 使用し、 300°Cに加熱した基板上に A1 (CH ) とオゾン (O )とを交互に供給すること
3 3 3
により形成する。トラップ絶縁膜 26は、 1一 40nmの膜厚とすればよぐ MOCVD法 や PVD法により形成してもよ ヽ。 [0066] 次いで、トラップ絶縁膜 26上に、例えば LPCVD法により、例えば膜厚 lOnmのシリ コン酸化膜を形成する。これにより、シリコン酸ィ匕膜よりなるトップ絶縁膜 28を形成す る（図 6 (b) )。トップ絶縁膜 28を構成するシリコン酸ィ匕膜は、例えば、成膜室圧力を 1 33Pa、基板温度を 800°Cとし、 SiHと N Oとを反応させることにより形成する。トップ
4 2
絶縁膜 28は、 3— 20nmの膜厚とすればよぐ TEOSソースを用いた CVD法、 MOC VD法、プラズマ CVD法により形成してもよい。
[0067] 次いで、例えば窒素雰囲気中で、例えば 600— 1000°Cの熱処理を行う。この熱処 理により、トンネル絶縁膜 24、トラップ絶縁膜 26及びトップ絶縁膜 28の膜質が緻密に なり、良好な電気特性を得ることができる。この熱処理は、トンネル絶縁膜 24、トラッ プ絶縁膜 26及びトップ絶縁膜 28のそれぞれを形成する毎に実施してもよぐ総ての 膜を形成した後に 1回だけ実施してもよ ヽ。
[0068] 次いで、トップ絶縁膜 28上に、フォトリソグラフィにより、周辺回路領域を露出しメモ リセル領域を覆うフォトレジスト膜 30を形成する。
[0069] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 30をマスクとしてトップ絶縁膜 28をエッチングし、周辺回路領域のトップ絶縁膜 28を 選択的に除去する。このとき、アルミナ膜よりなるトラップ絶縁膜 26は、弗酸系水溶液 に対するエッチング耐性を有して 、るため、エッチングされな 、。
[0070] 次いで、フォトレジスト膜 30をマスクとして、周辺回路領域のトラップ絶縁膜 26にィ オン注入を行う（図 6 (c) )。例えば、アルゴン (Ar)イオンを、加速エネルギーを IkeV 、ドーズ量を 1 X 1015cm— 2として、イオン注入を行う。このイオン注入により、アルミナ 膜よりなるトラップ絶縁膜 26のほぼ全体がアモルファス状態になる。なお、イオン注入 の条件は、トラップ絶縁膜 26の膜厚に応じて適宜設定することが望ましい。
[0071] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜 30をマスクとしてトラップ絶縁膜 26をエッチングし、周辺回路領域のトラップ絶縁膜 2 6を除去する。周辺回路領域のトラップ絶縁膜 26には、アルゴンイオン注入によるィ オン注入ダメージが導入されており、アルミニウム原子と酸素原子との結合が少なくと も一部切断されている。このイオン注入ダメージにより、イオン注入前にはエッチング できな力つたトラップ絶縁膜 26のエッチングを行うことができる。 [0072] 次いで、例えば弗酸系の水溶液を用いたウエットエッチングにより、フォトレジスト膜
30をマスクとしてトンネル絶縁膜 24をエッチングし、周辺回路領域のトンネル絶縁膜
24を除去する（図 7 (a) )。
[0073] 次いで、フォトレジスト膜 30を、例えばアツシングにより除去する。
[0074] 次いで、例えば熱酸ィ匕法によりシリコン基板 20を熱酸ィ匕し、周辺回路領域のシリコ ン基板 20上に、例えば膜厚 1. 5nmのゲート絶縁膜 32を形成する（図 7 (b) )。
[0075] 次いで、例えば CVD法により、例えば膜厚 50— 200nmのポリシリコン膜を堆積す る。
[0076] 次いで、フォトリソグラフィ及びドライエッチングによりポリシリコン膜をパターユングし 、トップ絶縁膜 28上に形成されたメモリセルトランジスタのゲート電極 34と、ゲート絶 縁膜 32上に形成された周辺回路トランジスタのゲート電極 36とを形成する。
[0077] 次いで、ゲート電極 34, 36をマスクとしてイオン注入を行うことにより、ゲート電極 34 , 36の両側のシリコン基板 20中に、ソース Zドレイン領域 38, 40をそれぞれ形成す る。
[0078] こうして、メモリセル領域に、 SiO 層構造の電荷蓄積層を有す
2 ZA1 O /SiOの積
2 3 2
るメモリセルトランジスタを形成し、周辺回路領域に、シリコン酸ィ匕膜よりなるゲート絶 縁膜を有する周辺回路トランジスタを形成する（図 7 (c) )。
[0079] このように、本実施形態によれば、アルミナよりなるトラップ絶縁膜にイオン注入を行 Vヽ膜中にイオン注入ダメージを導入するので、弗酸系の水溶液を用いたウエットエツ チングによりトラップ絶縁膜を容易にエッチングすることができる。したがって、下地の シリコン基板に対して高い選択比でトラップ絶縁膜を除去することができるため、トラッ プ絶縁膜の除去の際に周辺回路領域のシリコン基板に与えるダメージを低減するこ とができる。これにより、特性の良好な半導体装置の製造が可能になるとともに、製造 歩留まりを向上することができる。
[0080] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0081] 例えば、上記実施形態では、アルミナ (Al O )膜を含む積層絶縁膜をシリコン基板
2 3
に対して選択的にエッチングする場合を示した力 本発明は、アルミニウムを含有す る酸ィ匕物膜を含む積層絶縁膜をシリコン基板に対して選択的にエッチングする場合 に広く適用することができる。
[0082] アルミニウム含有酸化物膜としては、 Al O、 AlHfO、 AlZrO、 AlTaO、 AlTiO、
2 3
若しくはこれらの化合物、又はこれらの化合物シリケート等が挙げられる。いずれの絶 縁材料もアルミナ成分を含む混晶であり、アルミナに近似したエッチング特性を有し ている。したがって、これら絶縁材料を上記実施形態におけるアルミナ膜の代わりに 用いた場合にも、本発明の効果を奏することができる。
[0083] また、上記第 1及び第 2実施形態では、 SiO /Al O /SiOの積層膜をシリコン基
2 2 3 2
板に対して選択的にエッチングする場合を示した力 Al O /SiOの積層膜をシリコ
2 3 2
ン基板に対して選択的にエッチングする場合においても、本発明を同様に適用する ことができる。
[0084] また、上記第 3実施形態では、シリコン酸ィ匕膜 16、アルミナ膜 14及びシリコン酸ィ匕 膜 12にアルゴンイオン注入を行った力 シリコン酸ィ匕膜 16及びアルミナ膜 14にのみ イオン注入を行うようにしてもょ 、。
[0085] また、上記第 4実施形態では、 SiO /Al O /SiO構造の電荷蓄積層を有する不
2 2 3 2
揮発性半導体記憶装置の製造方法に第 1実施形態による半導体装置の製造方法を 適用した場合を示したが、第 2又は第 3実施形態による半導体装置の製造方法を適 用してちょい。
産業上の利用可能性
[0086] 本発明による半導体装置及びその製造方法は、アルミニウムを含有する酸ィ匕物膜 をシリコン基板に対して選択的に除去することを可能とするものであり、アルミニウムを 含有する酸化物膜を有する半導体装置、例えばアルミニウムを含有する酸化物膜を 電荷蓄積層に用いた不揮発性半導体記憶装置の装置特性や製造歩留まりを向上 するために有用である。

Claims

請求の範囲
[1] 第 1の領域及び第 2の領域を有する半導体基板上に、第 1の絶縁膜を形成するェ 程と、
前記第 1の絶縁膜上に、アルミニウムを含む酸ィ匕物材料よりなる第 2の絶縁膜を形 成する工程と、
前記第 1の領域の前記第 2の絶縁膜に不活性イオンを選択的にイオン注入するェ 程と、
前記第 1の領域の前記第 2の絶縁膜をウエットエッチングにより選択的に除去する 工程と
を有することを特徴とする半導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法にお!、て、
前記不活性イオンをイオン注入する工程では、前記第 1の絶縁膜及び前記第 2の 絶縁膜に前記不活性イオンを注入する
ことを特徴とする半導体装置の製造方法。
[3] 請求項 1又は 2記載の半導体装置の製造方法において、
前記第 2の絶縁膜を形成する工程の後に、前記第 2の絶縁膜上に第 3の絶縁膜を 形成する工程と、
前記第 1の領域の前記第 3の絶縁膜を選択的に除去する工程とを更に有する ことを特徴とする半導体装置の製造方法。
[4] 請求項 1又は 2記載の半導体装置の製造方法において、
前記第 2の絶縁膜を形成する工程の後に、前記第 2の絶縁膜上に第 3の絶縁膜を 形成する工程を更に有し、
前記不活性イオンをイオン注入する工程では、前記第 3の絶縁膜上から前記第 2の 絶縁膜に前記不活性イオンを注入する
ことを特徴とする半導体装置の製造方法。
[5] 請求項 1乃至 4のいずれか 1項に記載の半導体装置の製造方法において、
前記第 2の絶縁膜を除去する工程の後に、前記第 1の領域の前記第 1の絶縁膜を ウエットエッチングにより選択的に除去する工程を更に有する ことを特徴とする半導体装置の製造方法。
[6] 請求項 1乃至 4のいずれか 1項に記載の半導体装置の製造方法において、
前記第 2の絶縁膜を除去する工程では、前記第 1の領域の前記第 1の絶縁膜及び 前記第 2の絶縁膜を一括して除去する
ことを特徴とする半導体装置の製造方法。
[7] 請求項 5又は 6記載の半導体装置の製造方法にお 、て、
前記第 1の絶縁膜を除去した前記第 1の領域の前記半導体基板上に、ゲート絶縁 膜を形成する工程と、
前記ゲート絶縁膜上に第 1のゲート電極を形成し、前記第 2の絶縁膜上に第 2のゲ ート電極を形成する工程とを更に有し、
前記第 1の領域に、前記第 1のゲート電極を有する MISトランジスタを形成し、前記 第 2の領域に、前記第 2のゲート電極を有し、前記第 2の絶縁膜を電荷蓄積層とする メモリセルトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
[8] 請求項 1乃至 7のいずれか 1項に記載の半導体装置の製造方法において、
前記不活性イオンをイオン注入する工程では、前記第 2の絶縁膜がアモルファス状 態となるように、前記不活性イオンのイオン注入条件を設定する
ことを特徴とする半導体装置の製造方法。
[9] 請求項 1乃至 8のいずれか 1項に記載の半導体装置の製造方法において、
前記不活性イオンをイオン注入する工程では、前記不活性イオンが前記半導体基 板に達しな 、ように、前記不活性イオンのイオン注入条件を設定する
ことを特徴とする半導体装置の製造方法。
[10] 請求項 1乃至 9のいずれか 1項に記載の半導体装置の製造方法において、
前記第 1の絶縁膜を形成する工程では、酸ィ匕シリコン系材料よりなる前記第 1の絶 縁膜を形成する
ことを特徴とする半導体装置の製造方法。
[11] 請求項 1乃至 10のいずれか 1項に記載の半導体装置の製造方法において、 前記第 2の絶縁膜を除去する工程では、弗酸系の水溶液を用いたウエットエツチン グにより、前記第 2の絶縁膜を除去する
ことを特徴とする半導体装置の製造方法。
[12] 請求項 1乃至 11のいずれか 1項に記載の半導体装置の製造方法において、 前記アルミニウムを含む酸化物材料は、 Al O、 AlHfO、 AlZrO、 AlTaO、 AlTiO
2 3
、若しくはこれらの化合物、又はこれらの化合物シリケートである
ことを特徴とする半導体装置の製造方法。
[13] 請求項 1乃至 12のいずれか 1項に記載の半導体装置の製造方法において、 前記不活性イオンは、ァノレゴン、クリプトン又はキセノンである
ことを特徴とする半導体装置の製造方法。
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