KR100865885B1 - 반도체 구조물과 그 형성 방법 - Google Patents

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Abstract

질화물 및 충진층을 포함하는 희생 게이트 구조는 금속 게이트 전극으로 대체될 수 있다. 금속 게이트 전극은 다시 충진층에 피복되는 질화물층으로 피복될 수 있다. 질화물 및 충진층들의 대체는 변형을 재도입시킬 수 있으며, 에칭 중지를 제공할 수 있다.

Description

반도체 구조물과 그 형성 방법{PLANARIZING A SEMICONDUCTOR STRUCTURE TO FORM REPLACEMENT METAL GATES}
본 발명은 반도체 소자를 제조하기 위한 방법에 관한 것으로, 특히 금속 게이트 전극들을 갖는 반도체 소자를 제조하기 위한 방법에 관한 것이다.
실리콘 이산화물로 만들어진 매우 얇은 게이트 유전체를 갖는 MOS 전계 효과 트랜지스터들에는 허용할 수 없는 게이트 누설 전류가 발생할 수 있다. 실리콘 이산화물 대신 어떤 높은 유전율(K)의 유전체 재료로부터 게이트 유전체를 형성함으로써 게이트 누설을 감소시킬 수 있다. 여기에서 사용되는 것과 같이, 높은 k의 유전체는 10 보다 높은 유전율을 갖는 것을 의미한다. 그러나, 높은 k의 유전체 막(film)이 초기에 형성되면, 약간 완전하지 못한 분자 구조를 가질 수 있다. 이러한 막을 복구하기 위하여 상당히 높은 온도에서 이 막을 어닐링(annealing)할 필요가 있을 수 있다.
이러한 높은 k의 유전체 층은 폴리실리콘(polysilicon)과 양립되지 않을 수 있기 때문에, 높은 k의 게이트 유전체들을 포함하는 소자에서 금속 게이트 전극들을 사용하는 것이 바람직할 수 있다. 금속 게이트 전극들을 포함하는 CMOS 소자를 제조할 때, NMOS와 PMOS 게이트 전극들을 다른 재료로부터 제조할 필요가 있을 수 있다. 대체 게이트 공정은 게이트 전극들을 다른 금속들로부터 형성하는데 사용될 수 있다. 이 공정에서 한쌍의 스페이서(spacer)에 의하여 묶인 제 1 폴리실리콘층은 스페이서들 사이에 트렌치(trench)를 생성하기 위하여 제 2 폴리실리콘층에 대해 선택적으로 제거된다. 이 트렌치는 제 1 금속으로 충진된다. 이후 제 2 폴리실리콘층이 제거되고, 제 1 금속과 다른 제 2 금속으로 대체된다.
따라서, 대체 금속 게이트 전극들을 형성하기 위한 대안적인 방법의 필요성이 존재한다.
도 1a-1r은 본 발명의 일 실시예를 수행할 때 형성될 수 있는 구조들의 단면들을 나타낸다.
도면들에서 보여지는 특징물들은 축적대로 그려진 것으로 의도한 것은 아니다.
도 1a 내지 1r은 본 발명의 방법에 대한 일 실시예를 수행할 때 형성될 수 있는 구조들을 나타낸다. 초기에, 높은 k의 게이트 유전체 층(170)과 희생 금속층(169)이 기판(100) 상에 형성되어, 도 1a의 구조를 이룬다. 대안적으로, 비록 도시되지 않았지만, 더미 게이트 유전체(예를 들어, 20 내지 30Å(Angstrom)의 SiO2 층)가 이 부분의 흐름을 통해서 운반되고, 대체 게이트 공정 시에 높은 k의 유전체에 의하여 대체될 수 있다. 기판(100)은 벌크 실리콘(bulk silicon) 또는 SOI(Silicon On Insulator: 실리콘 온 절연체) 기판을 포함할 수 있다. 대안적으로, 기판(100)은 게르마늄, 인듐 안티몬화물(indium antimonide), 납 텔루르 화합물(lead telluride), 인듐 비화물(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비화물(gallium arsenide), 또는 갈륨 안티몬화물(gallium antimonide)과 같은, 실리콘과 결합되거나 결합되지 않을 수 있는 다른 재료들을 포함할 수 있다. 비록 기판(100)이 형성될 수 있는 재료들의 몇몇 보기들이 여기에 설명되지만, 반도체 소자가 만들어질 수 있는 원료로서 역할을 할 수 있는 어떠한 재료도 본 발명의 사상과 영역 내에 속한다.
높은 k의 게이트 유전체 층(170)을 제조하는데 사용될 수 있는 몇몇 재료들에는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)을 포함한다. 특히 바람직한 것은 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 및 알루미늄 산화물이다. 비록 높은 k의 게이트 유전체 층(170)을 형성하는데 사용될 수 있는 재료들의 몇몇 보기들이 여기에 설명되지만, 게이트 누설을 감소시키는 역할을 하는 다른 재료들로 상기 층을 만들 수 있다. 상기 층(170)은 10 보다 높은 유전율을 갖는데, 본 발명의 일 실시예에서 15 내지 25의 유전율을 갖는다.
높은 k의 게이트 유전체 층(170)은 종래의 증착방법, 예를 들어 종래의 CVD법(Chemical Vapor Deposition: 화학적 기상 증착법), 저압력 CVD, 또는 PVD(Physical Vapor Deposition: 물리적 기상 증착법) 공정을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게는, 종래의 원자층 CVD 공정이 사용된다. 이러한 공정에서, 금속 산화물 전구체(precursor)(예로서, 금속 염화물) 및 스팀(steam)은 선택된 흐름 속도에서 CVD 반응기로 공급될 수 있으며, 상기 반응기는 이후 기판(100)과 높은 k의 게이트 유전체 층(170) 사이에 원자적으로 평탄한 상호접촉을 생성하도록 선택된 온도와 압력으로 동작된다. 이 CVD 반응기는 소망의 두께를 갖는 층을 형성하도록 충분히 오래 동작되어야 한다. 대부분의 응용에서, 높은 k의 게이트 유전체 층(170)은 예로서, 약 60Å의 두께 보다 얇은데, 일 실시예에서 그것은 약 5 내지 40Å 사이의 두께이다.
희생 금속층(169)은 유전체 층(170) 위에 형성될 수 있다. 희생 금속층(169)은 위에 놓인 재료들과 반응하지 않고 높은 온도(450도 보다 큰)를 견딜 수 있는 어떤 금속이 될 수 있다. 하나의 예로서, 희생 금속층(169)은 티타늄 질화물로 형성될 수 있다. 일 실시예에서, 상기 층(169)은 스퍼터링(sputtering)에 의하여 형성될 수 있다. 다른 실시예에서, 상기 층(169)은 원자층 증착에 의하여 형성될 수 있다.
높은 k의 게이트 유전체 층(170)과 희생 금속층(169)이 기판(100) 상에 형성된 후, 희생층(171)은 도 1b에 나타낸 바와 같이 높은 k의 게이트 유전체 층(170) 상에 형성된다. 이 실시예에서, 하드 마스크층(hard mask layer)(172)은 이후 희생층(171) 상에 형성되는데, 이는 도 1b의 구조를 만든다. 희생층(171)은 폴리실리콘, 실리콘 질화물, 실리콘 게르마늄, 또는 게르마늄을 포함할 수 있으며, 종래의 증착 공정을 사용하여 희생 금속층(169) 상에 증착될 수 있다. 희생층(171)은 예로서, 약 100 내지 약 2,000Å의 두께가 될 수 있는데, 일 실시예에서는 약 500 내지 약 1,600Å의 두께 사이이다. 다른 실시예에서, 희생층(171)은 더미 게이트 유전체 상에 형성될 수 있는데, 이는 나중에 게이트 대체 시에 대체된다.
하드 마스크층(172)은 약 100 내지 약 1,000Å의 두께, 예로서 일 실시예에서 약 200 내지 약 350Å의 두께 사이의 실리콘 질화물을 포함할 수 있다. 하드 마스크 층(172)은 희생층(171) 상에 형성될 수 있다.
희생층(171)과 하드 마스크 층(172)은 이후 도 1c에 나타낸 것과 같이, 패터닝된 하드 마스크층(130, 131)과 희생층(104, 106, 169)을 형성하기 위하여 패터닝 된다. 종래의 습식 또는 건식 에칭 공정들은 하드 마스크 층(172)과 희생 금속층(169) 및 희생층(171)의 보호되지 않은 부분들을 제거하기 위하여 사용될 수 있다. 이 실시예에서, 이 층들이 에칭된 후, 높은 k의 게이트 유전체 층(170)의 노출된 부분(174)은 제거된다.
비록 높은 k의 게이트 유전체 층(170) 중 노출된 부분(174)이 건식 또는 습식 에칭 기술들을 사용하여 제거될 수 있지만, 인접 구조물들에 나쁜 영향을 주지 않고 이러한 공정을 사용하여 상기 층을 에칭하는 것은 어려울 수 있다. 건식 에칭 공정을 사용하여 하부 구조인 기판에 대해 높은 k의 게이트 유전체 층(170)을 선택적으로 에칭하는 것은 어려울 수 있으며, 습식 에칭 기술들은 높은 k의 게이트 유전체 층(170)을 등방성(isotropical)으로 에칭할 수 있어서, 바람직하지 않은 방식으로 아래 놓인 희생층들(104, 106)의 밑을 자를 수 있다.
높은 k의 게이트 유전체 층(170)의 노출 부분(174)이 에칭될 때, 이 층(170)의 측부 제거를 감소시키기 위하여, 이 층(170)의 노출 부분(174)은 이 층의 보호된 부분(175)에 대해서 노출부분을 선택적으로 제거하기 용이하도록 수정될 수 있다. 노출 부분(174)은 희생층(171)이 에칭된 후, 높은 k의 게이트 유전체 층(170)의 해당 부분에 불순물들을 첨가함으로써 수정될 수 있다. PECVD(Plasma Enhanced CVD: 플라즈마 보강 CVD) 공정은 높은 k의 게이트 유전체 층(170)의 노출 부분(174)에 불순물들을 첨가하는데 사용될 수 있다. 이러한 PECVD 공정에서 할로겐 또는 할로겐 화합물 가스(또는 이들 가스의 조합)는 플라즈마 충돌(strike) 이전에 반응기로 공급될 수 있다. 이 반응기는 노출 부분(174)이 다른 재료들에 대해 선택 적으로 제거될 수 있음을 보장하도록 수정하기 위하여, 충분한 시간 동안에 적정 조건들(예로서, 온도, 압력, 무선 주파수, 및 전력)에서 동작되어야 한다. 일 실시예에서, 저전력 PECVD 공정, 예로서 약 200와트 보다 낮은 곳에서 발생하는 공정이 사용된다.
일 실시예에서, 수소 브롬화물(HBr)과 염소(Cl2) 가스들은 이 가스들로부터 발생된 플라즈마가 소망의 방식으로 노출 부분(174)을 수정할 것을 보장하도록 적정한 흐름 속도에서 반응기로 공급된다. 약 50과 약 100 와트 사이(예로서, 약 100와트)에서 웨이퍼 바이어스는 노출 부분(174)의 소망의 변형을 완료하도록 충분한 시간 동안에 인가될 수 있다. 약 1분 보다 적게, 대략 5초 만큼 짧게 지속되는 플라즈마 노출은 상기 변환을 일으키는데 적당할 수 있다.
노출 부분(174)이 수정된 후에 이 부분이 제거될 수 있다. 첨가된 불순물의 존재는 도 1d의 구조를 나타내도록 노출 부분이 피복된 부분(175)에 대해 선택적으로 에칭되도록 해준다. 일 실시예에서, 노출 부분(174)은 상당히 강한 산, 예로서 할로겐 화합물 기재의 산(브롬화 수소산 또는 염화 수소산) 또는 인산에 노출시킴으로써 제거된다. 할로겐 화합물 기재의 산이 사용되면, 상기 산은 용적으로 약 5%와 약 10% 사이의 HBr 또는 HCl를 포함하는 것이 바람직하며, 보다 바람직하게는 용적으로 약 5%를 포함하는 것이다. 이러한 산을 사용하는 에칭 공정은 상온 또는 상온 근처에서 실시될 수 있으며, 비록 원한다면 더 긴 노출이 사용될 수 있지만, 약 5분과 약 30분 사이 동안에 지속된다. 인산이 사용되면, 이 산은 체적으로 약 75%와 약 95% 사이의 H3PO4를 포함할 수 있다. 인산을 사용하는 에칭 공정은 예로서, 약 140도와 약 180도(일 실시예에서 약 160도)에서 발생할 수 있다. 상기 산이 사용되면, 노출 단계는 약 30초와 약 5분 사이 동안 및 20Å 두께의 후막(thick film)에 대해 약 1분 동안 지속될 수 있다.
도 1d는 CMOS(CMOS: 상보성 금속 산화막 반도체)를 제조할 때 형성될 수 있는 중간 구조를 나타낸다. 이 구조는 도 1E에 도시된 기판(100)의 제 1 부분(101)과 제 2 부분(102)을 포함한다. 격리 영역(103)은 실리콘 이산화물나 트랜지스터의 활성 영역들을 분리할 수 있는 다른 재료들을 포함할 수 있다. 제 1 희생층(104)은 높은 k의 제 1 게이트 유전체 층(105) 상에 형성되고, 제 2 희생층(106)은 높은 k의 제 2 게이트 유전체 층(107) 상에 형성된다. 하드 마스크(130, 131)는 희생층(104, 106) 상에 형성된다.
도 1d의 구조를 형성한 후에, 스페이서들이 희생층들(104, 106)의 대향 측면들에 형성될 수 있다. 이들 스페이서가 실리콘 질화물을 포함하면, 이들은 다음의 방법으로 형성될 수 있다. 첫째로, 사실상 균일한 두께, 예로서 약 1000Å의 두께 보다 얇은 실리콘 질화물 층이 전체 구조 위에 증착되는데, 이는 도 1e에 도시된 구조를 만든다. 종래의 증착 공정들은 이 구조를 만드는데 사용될 수 있다.
일 실시예에서, 실리콘 질화물 층(134)은 먼저 기판(100)과 층들(104, 106) 상에 버퍼(buffer) 산화물 층들을 형성하지 않고, 기판(100)과 희생층들(104, 106)의 대향 측면들에 직접 증착된다. 그러나 대안적인 실시예에서, 이러한 버퍼 산화 물 층은 층(134)을 형성하기 전에 형성될 수 있다. 유사하게, 도 1e에 도시되지 않았으나, 제 2 산화물이 층(134)을 에칭하기 전에 이 층 위에 형성될 수 있다. 그렇다면, 이러한 산화물은 이후의 실리콘 질화물 에칭 단계에서 L형 스페이서를 생성하게 할 수 있다.
실리콘 질화물 층(134)은 도 1f의 구조를 만들도록 실리콘 질화물의 이방성 에칭을 위하여 종래의 공정을 사용해서 에칭될 수 있다. 이 에칭 단계의 결과로서, 희생층(104)은 한 쌍의 측벽 스페이서들(108, 109)에 의하여 묶여지고, 희생층(106)은 한 쌍의 측벽 스페이서들(110,111)에 의하여 묶여진다.
도 1f의 구조는 이후 도 1g의 구조를 형성하도록 질화물 에칭 중지 층(180)에 피복될 수 있다. 층(180)은 층(134)와 마찬가지의 방식으로 형성될 수 있다.
일반적으로 행해지듯이, 희생층들(104, 106)에 스페이서들(108, 109, 110, 111)을 형성하기 전에, 층들(104, 106) 근처에 약하게 주입된 영역들(135a-138a)[궁극적으로 소자의 소스 및 드레인 영역을 위한 팁(tip)으로 역할을 할 것임]을 생성하기 위하여 다중 마스킹과 이온 주입 단계(도 1h)를 수행하는 것이 바람직할 수 있다. 역시 통상적으로 행해지듯이, 소스와 드레인 영역들(135-138)은 이온들을 기판(100)의 부분들(101, 102)로 주입함으로써 스페이서들(108, 109, 110, 111)을 형성한 후에 형성될 수 있으며, 이후 적절한 어닐링 단계가 가해진다.
기판(100)의 부분(101) 내에서 n형 소스 및 드레인 영역을 형성하는데 사용되는 이온 주입 및 어닐링 시퀀스는 동시에 희생층(104)을 n형으로 도핑(doping)할 수 있다. 유사하게, 기판(100)의 부분(102) 내에서 p형 소스 및 드레인 영역을 형 성하는데 사용되는 이온 주입 및 어닐링 시퀀스는 희생층(106)을 p형으로 도핑(doping)할 수 있다. 희생층(106)을 붕소로 도핑할 때, 상기 층은 n형 희생층(104)을 제거하기 위한 이후의 습식 에칭 공정이 많은 양의 p형 희생층(106)을 제거하지 않을 것을 보장하도록, 충분한 농도에서 상기 요소들을 포함해야 한다.
어닐링은 소스와 드레인 영역들 및 팁 영역들로와 희생층들(104, 106)로 이전에 유입되었던 도펀트(dopant)들을 활성화시킬 것이다. 바람직한 실시예에서, 급속 열적 어닐링(rapid thermal annealing)이 적용되는데, 약 1,000도를 넘는 온도, 최적으로는 1,080도의 온도에서 일어난다. 도펀트들의 활성화에 부가하여, 이러한 어닐링은 향상된 성능을 실현할 수 있는 게이트 유전체 층들을 생성할 수 있도록, 높은 k의 게이트 유전체 층들(105, 107)의 분자 구조를 변형시킬 수 있다.
희생 금속층(169)의 부가 때문에, 보다 나은 성능의 유전체 층(170)이 높은 유전율의 유전체 층(170)과 희생층(171) 사이의 큰 반응 없이 높은 온도의 단계들로부터 이루어질 수 있다.
스페이서들(108, 109, 110, 111)과 층(180)을 형성한 후에, 유전체 층(112)이 소자 위에 증착될 수 있는데, 이로써 도 1h의 구조가 만들어 진다. 유전체 층(112)은 실리콘 이산화물 또는 낮은 k의 재료를 포함할 수 있다. 유전체 층(112)은 인, 붕소, 또는 다른 원소들로 도핑될 수 있으며, 고밀도의 플라즈마 증착 공정을 사용하여 형성될 수 있다. 이 공정 단계에 의하여, 실리콘 화합물 영역들(139, 140, 141, 142)에 의하여 캡핑된 소스와 드레인 영역들(135, 136, 137, 138)은 이미 형성 완료된다. 이 소스와 드레인 영역들은 이온들을 기판에 주입시키고 이후 이들을 활성화시킴으로써 형성될 수 있다. 대안적으로, 당업자들에게 명확할 것이지만, 소스와 드레인 영역들을 형성하기 위하여 에피택셜 성장 공정이 사용될 수 있다.
유전체 층(112)이 하드 마스크들(130, 131)로부터 제거되는데, 이들은 차례로 패터닝된 희생 층들(104, 106)로부터 제거되어, 도 1i의 구조를 형성한다. 종래의 CMP(Chemical Mechanical Polishing: 화학 기계적 연마) 작업은 상기 유전체 층(112)의 부분과 하드 마스크들(130, 131)을 제거하기 위하여 적용될 수 있다. 하드 마스크들(130, 131)은 패터닝된 희생층들(104, 106)을 노출시키도록 제거될 수 있다. 하드 마스크들(130, 131)은 유전체 층(112)이 연마되면, 이 공정 단계에 의하여 그들의 목적을 위한 역할을 할 것이기 때문에 층들(104, 106)의 표면으로부터 연마될 수 있다.
도 1i의 구조를 형성한 후에, 희생층(104)은 측벽 스페이서들(108, 109) 사이에 위치되는 트렌치(113)를 생성하도록 제거되어, 도 1j에 도시된 구조를 형성한다.
일 실시예에서, 희생층(106) 위의 층(104)에 대해 선택적인 습식 에칭 공정은 층(106)의 중요 부분을 제거하지 않고 층들(104, 169)을 제거하는 데 적용된다.
희생층(104)이 n형으로 도핑되고 희생층(106)이 p형(예로서, 붕소로)으로 도핑되면, 이러한 습식 에칭 공정은 사실상 모든 층(104)을 제거하도록 충분한 시간과 충분한 온도에서 수산화물 원료를 포함하는 수용액에 희생층(104)을 노출시키는 단계를 포함할 수 있다. 이 수산화물 원료는 탈 이온화된 물에서 체적으로 약 2%와 약 30% 사이의 암모늄 수산화물 또는 4알킬 암모늄 수산화물[예로서, 4메틸 암모늄 수산화물(TMAH: Tetramethyl Ammonium Hydroxide)]을 포함할 수 있다.
어떤 나머지 희생층(104)은 그 부분을 용액에 노출시킴으로써 선택적으로 제거될 수 있는데, 상기 용액은 약 15도와 약 90도 사이(예로서, 약 40도 이하)의 온도에서 유지되고, 탈 이온화된 물에서 체적으로 약 2%와 약 30% 사이의 암모늄 수산화물을 포함할 수 있다. 바람직하게 최소 일분 동안 지속되는 이 노출 단계 동안에, 음향 에너지를 약 10khz와 약 2,000khz 사이의 주파수에서 인가하는 한편 약 1과 약 10와트/cm2 사이에서 소산되게 하는 것이 바람직할 수 있다.
일 실시예에서, 약 1,350Å의 두께를 지닌 희생층(104)은 탈 이온화된 물에서 체적으로 약 15%의 암모늄 수산화물을 포함하는 용액에 약 25도에서 약 30분 동안 노출시키는 한편, 음향에너지를 약 1,000khz에서(약 5와트/cm2에서 소산함) 인가함으로써 선택적으로 제거될 수 있다. 이러한 에칭 공정은 상당한 양의 p형 희생층(106)을 제거하지 않고 사실상 모든 n형 희생층(104)을 선택적으로 제거해야 한다.
대안으로서, 희생층(104)은 탈 이온화된 물에서 체적으로 약 20%와 약 30% 사이의 TMAH를 포함하고 약 60도에서 약 90도 사이의 온도로 유지되는 용액에 최소한 약 1분 동안 노출시키는 한편, 음향에너지를 인가함으로써 선택적으로 제거될 수 있다. 약 1,350Å의 두께를 지닌 희생층(104)을 탈 이온화된 물에서 체적으로 약 25%의 TMAH를 포함하는 용액에 약 80도에서 약 2분 동안 노출시키는 한편, 음향 에너지를 약 1,000khz에서(약 5와트/cm2에서 소산함) 인가함으로써 선택적으로 제거하는 것은 상당량의 층(106)을 제거시키지 않고도 사실상 모든 층(104)을 제거할 수 있다. 첫번째 높은 k의 게이트 유전체 층(105)은 희생층(104)을 제거하도록 적용되는 에칭액이 상기 게이트 유전체 층(105) 아래 위치되는 채널 영역에 닿지 않도록 충분히 두꺼워야 한다.
희생 금속층(169)은 선택적인 에칭에 의하여 제거될 수 도 있다. 몇몇 실시예들에서, 상기 층(169)은 제거되지 않을 수 있다. 몇몇 실시예들에서, 유전체 층(105)은 대체 금속 게이트를 형성하기 전에 제거될 수 있다. 이러한 경우, 금속 산화물 게이트 유전체는 대체 게이트를 형성하기 전에 형성될 수 있다.
설명된 실시예에서, n형 금속층(115)은 트렌치(113)를 채우고 도 1k의 구조를 형성하기 위하여 층(105) 위에 직접 형성된다. N형 금속층(115)은 어떤 n형의 전도성 재료를 포함할 수 있으며, 이 재료로부터 금속 NMOS 게이트 전극이 얻어질 수 있다. N형 금속층(115)은 반도체 소자를 위한 금속 NMOS 게이트 전극을 만들기에 적합하도록 해주는 열적 안정 특성을 갖는 것이 바람직하다.
N형 금속층(115)을 형성하는데 사용되는 재료들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 및 이들의 합금(예로서, 이들 원소를 포함하는 금속 탄화물 즉, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물)을 포함한다. N형 금속층(115)은 잘 알려진 PVD 또는 CVD 공정들, 예로서 종래의 스퍼터 또는 원자층 CVD 공정을 사용하여 첫번째 높은 k의 게이트 유전체 층(105) 위에 형성될 수 있다. 도 1l에 도시되어 있듯이, N형 금속층(115)은 트렌치(113)를 채우는 곳을 제외하고 제거된다. 금속층(115)은 습식이나 건식 에칭 공정 또는 적절한 CMP 작업을 통하여 소자의 다른 부분들로부터 제거될 수 있다. 유전체(112)는 층(115)이 그 표면으로부터 제거되면 에칭 또는 연마 중지의 역할을 할 수 있다.
N형 금속층(115)은 금속 NMOS 게이트 전극으로 역할을 할 수 있는데, 이 전극은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖고, 약 100Å과 약 2,000Å 사이의 두께를 가질 수 있는데, 상기 금속층은 특히 약 500Å과 약 1,600Å 사이의 두께가 될 수 있다. 비록 도 1j와 1k는 N형 금속층(115)이 모든 트렌치(113)를 채우고 있는 구조를 나타내고 있지만, 대안적인 실시예들에서 N형 금속층(115)은 트렌치(113)의 일부 만을 채우고 트렌치의 나머지 부분은 쉽게 연마될 수 있는 재료(예로서, 텅스텐, 알루미늄, 티타늄, 또는 티타늄 질화물)로 채워질 수 있다. 일함수 금속 대신에 보다 높은 전도성의 충진 금속을 사용하는 것은 게이트 스택(stack)의 전체 전도성을 향상시킬 수 있다. 이러한 대안적인 실시예에서, 일함수 금속으로 역할을 하는 n형 금속층(115)은 약 50과 약 1,000Å 사이의 두께, 예로서 최소한 약 100Å의 두께가 될 수 있다.
트렌치(113)가 일함수 금속과 트랜치 충진 금속 모두를 포함하는 일실시예들에서, 결과의 금속 NMOS 게이트 전극은 일함수 금속과 트렌치 충진 금속 모두의 조합을 포함하는 것으로 간주될 수 있다. 만일 트렌치 충진 금속이 일함수 금속 상에 증착되면, 트렌치 충진 금속은 증착시 전체 소자를 덮어서 도 1k의 구조와 같은 구 조를 형성할 수 있다. 이 트렌치 충진 금속은 이후 트렌치 만을 충진하여 도 1l의 구조와 같은 구조를 형성하도록 다시 연마되어야 한다.
설명된 실시예에서, 트렌치(113) 내에 n형 금속층(115)을 형성한 후, 희생층(106)은 측벽 스페이서들(110, 111) 사이에 위치되는 트렌치(150)를 생성하도록 제거되어, 도 1m에 도시된 구조를 형성한다. 바람직한 실시예에서, 층(106)은 n형 금속층(115)의 주요 부분들을 제거시키지 않고도 사실상 모든 층(106)을 제거하기 위하여, 탈 이온화된 물에서 체적으로 약 20%와 약 30% 사이의 TMAH를 포함하는 용액에 충분한 온도(예로서, 약 60도에서 약 90도 사이)와 충분한 시간 동안 노출되는 한편, 음향에너지가 인가된다.
대안적으로, 건식 에칭 공정이 층(106)을 선택적으로 제거하기 위하여 인가될 수 있다. 희생층(106)이 p형(예로서, 붕소)으로 도핑되면, 이러한 건식 에칭 공정은 SF6(Sulfur Hexafluoride: 황 6불화물), HBr, HI(Hydrogen Iodide: 수소 요오드화물), 염소, 아르곤, 및/또는 헬륨에서 나온 플라즈마에 희생층(106)을 노출시키는 단계를 포함할 수 있다. 이러한 선택적인 건식 에칭 공정은 평행판 반응기 또는 전자 사이클로트론 공진 에칭기(electron cyclotron resonance etcher)에서 일어날 수 있다.
희생층(106)을 제거한 다음, 두번째 높은 k의 게이트 유전체 층(107)을 예를 들어, 상술한 과산화 수소를 기초로 하는 용액에 노출시킴으로써 세척하는 것이 바람직하다. 선택적으로는 상술한 바와 같이, 씌우기(capping) 층(증착된 후 산화될 수 있다)이 트렌치(150)를 p형 금속으로 충진하기 전에, 두번째 높은 k의 게이트 유전체 층(107) 상에 형성될 수 있다. 이 실시예에서는 그러나, p형 금속층(116)은 트렌치(150)를 충진하고 도 1n의 구조를 형성하기 위하여 층(107) 위에 직접 형성된다. n형 금속층(116)은 금속 PMOS 게이트 전극이 얻어질 수 있는 어떤 p형 전도성 재료를 포함할 수 있다. p형 금속층(116)은 반도체 소자를 위한 금속 PMOS 게이트 전극을 제조하기에 적합하게 해주는 열적 안정 특성을 갖는 것이 바람직하다.
p형 금속층(116)을 형성하는데 사용될 수 있는 재료들은 루테늄(ruthenium), 팔라듐(palladium), 백금, 코발트, 니켈, 및 예로서 루테늄 산화물과 같은 전도성 금속 산화물들을 포함한다. p형 금속층(116)은 잘 알려진 PVD 또는 CVD 공정, 예로서 종래의 스퍼터 또는 원자층 CVD 공정을 사용하여 두번째 높은 k의 게이트 유전체 층(107)에 형성될 수 있다. 도 1O에 도시된 것과 같이, p형 금속층(116)은 트렌치(150)를 채우는 곳을 제외하고 제거된다. 층(116)은 습식이나 건식 에칭 공정 또는 적절한 CMP 작업을 통하여 에칭 또는 연마 중지의 역할을 하는 유전체(112)로써 소자의 다른 부분들로부터 제거될 수 있다.
p형 금속층(116)은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖고, 약 100Å과 약 2,000Å 사이의 두께, 보다 바람직하게는 약 500Å과 약 1,600Å 사이의 두께가 되는 금속 NMOS 게이트 전극으로 역할을 할 수 있다. 비록 도 1n과 도 1o는 p형 금속층(116)이 모든 트렌치(150)를 채우는 구조들을 나타내고 있으나, 대안적인 실시예들에서, p형 금속층(116)은 트렌치(150)의 일부 만을 채울 수도 있다. 금속 NMOS 게이트 전극으로 그러했듯이, 트렌치의 나머지는 쉽게 연마되는 재료들, 예로서 텅 스텐, 알루미늄, 티타늄, 또는 티타늄 질화물로 충진될 수 있다. 이러한 대안적인 실시예에서, 일함수 금속으로서 역할을 하는 p형 금속층(116)은 약 500Å과 약 1,000Å 사이의 두께가 될 수 있다. 금속 NMOS 게이트 전극과 같이 트렌치(150)가 일함수 금속과 트렌치 충진 금속을 포함하는 실시예들에서, 결과물인 금속 PMOS 게이트 전극은 일함수 금속과 트렌치 충진 금속 모두의 조합물을 포함하는 것으로 간주될 수 있다.
다음으로, 유전체 층(112)은 도 1p의 도시된 구조를 형성하도록 제거될 수 있다. 새로운 질화물 에칭 중지층(181)은 이후 도 1q에 도시된 것과 같이 증착될 수 있다. 이 층(181)은 일 실시예에서 층(180)과 동일할 수 있다. 이후 유전체 층(214)이 도 1r에 도시된 것과 같이 증착되어 층간 유전체를 형성할 수 있다. 층(214)은 층(112)과 동일한 재료와 동일한 방식으로 형성될 수 있다.
질화물 에칭 중지층(180)의 일부분이 층들(104, 106)을 제거하는 과정에서 제거되었기 때문에, 이러한 층이 변형의 감소를 제공했었던 잇점들이 없어진다. 그러므로, 층(181)과 층(214)을 재 부가함으로써, 변형 감소층과 에칭 중지층의 잇점들이 되살아날 수 있다. 몇몇 실시예들에서, 어떤 유전체(214)가 활용될 수 있다. 예로서, 유전체(214)는 약 5보다 낮은, 예로서 약 3.2의 유전율을 갖는 투과성 또는 비 투과성의 탄소가 도핑된 산화물과 같은 낮은 k의 유전체 층이 될 수 있다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 당업자들이 라면 상기 실시예들로부터의 다양한 수정과 변형들을 인지하고 있을 것이다. 첨부된 청구범위들은 본 발명의 진정한 사상과 영역내에 속할 것이므로 이러한 모든 수정과 변형들을 망라하는 것이다.

Claims (15)

  1. 희생 게이트 구조물을 형성하는 단계와,
    상기 희생 게이트 구조물을 제거하는 단계와,
    상기 희생 게이트 구조를 금속 게이트 전극으로 대체하는 단계와,
    상기 금속 게이트 전극을 질화물 층으로 피복하는 단계와,
    상기 질화물 층을 5보다 작은 유전율을 갖는 층간 유전체로 피복하는 단계를 포함하는 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    한 쌍의 희생 게이트 구조물을 형성하는 단계와,
    상기 희생 게이트 구조물을 NMOS와 PMOS 트랜지스터를 형성하는데 적용되는 금속 게이트 전극들로 대체하는 단계를 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 희생 게이트 구조물의 형성 단계는 측벽 스페이서들을 갖는 폴리실리콘 게이트 구조물을 형성하는 단계를 포함하는 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 구조물에 있어서,
    기판과,
    상기 기판 위에 형성되는 금속 게이트 전극과,
    상기 금속 게이트 전극 위의 질화물 층과,
    상기 질화물 층 위의 층간 유전체 층을 포함하되,
    상기 층간 유전체는 5 보다 작은 유전율을 갖는
    반도체 구조물.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 반도체 구조물은 한 쌍의 금속 게이트 전극을 포함하되, 그 하나는 NMOS 트랜지스터를 위한 것이고 나머지 하나는 PMOS 트랜지스터를 위한 것인 반도체 구조물.
  13. 제 10 항에 있어서,
    상기 질화물 층은 상기 게이트 전극과 직접 접촉하는 반도체 구조물.
  14. 제 10 항에 있어서,
    상기 층간 유전체는 금속 게이트 전극들 사이의 영역을 충진하는 반도체 구조물.
  15. 제 10 항에 있어서,
    상기 층간 유전체는 카본이 도핑된 산화물인 반도체 구조물.
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