KR100881477B1 - 금속 게이트 전극 반도체 장치 - Google Patents

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Abstract

반도체 기판 위에 고 유전상수 게이트 유전체 물질을 갖는 NMOS 및 PMOS 트랜지스터들로, 상보형 금속 산화물 반도체 집적 회로(complementary metal oxide semiconductor integrated circuit)가 형성될 수 있다. 금속 배리어 층이 게이트 유전체 위에 형성될 수 있다. 일함수 설정 금속층(workfunction setting metal layer)이 금속 배리어 층 위에 형성되고 캡 금속층이 그 일함수 설정 금속층 위에 형성된다.
게이트 누설 전류, 고 유전상수 게이트 유전체 물질, 금속 게이트 전극, 교체 게이트 공정, CMOS

Description

금속 게이트 전극 반도체 장치{A METAL GATE ELECTRODE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치들에 관련되고, 보다 상세하게는, 금속 게이트 전극들을 갖는 반도체 장치들에 관련된다.
실리콘 산화물(silicon dioxide)로 만들어진 매우 얇은 게이트 유전체들을 갖는 CMOS(Complementary metal oxide semiconductor) 장치들은 받아들이기 어려운 게이트 누설 전류들을 경험할 수 있다. 게이트 유전체를 실리콘 산화물 대신 소정의 고 유전상수(k) 유전체 물질들로 형성하는 것은 게이트 누설을 감소시킬 수 있다. 그러한 유전체는 폴리실리콘과 양립하지 않을 수 있기 때문에, 고 유전상수 게이트 유전체들을 포함하는 장치들에서 폴리실리콘 기반 게이트 전극들을 금속 게이트 전극들로 교체하는 것이 바람직할 수 있다.
적당한 일함수들을 갖는 금속 NMOS 및 PMOS 게이트 전극들을 형성하기 위해, 상이한 재료들, 즉 NMOS 게이트 전극에 대해 받아들일 수 있는 일함수를 보증하는 재료와, PMOS 게이트 전극에 대해 받아들일 수 있는 일함수를 보증하는 재료로 이들 전극을 형성하는 것이 필요할 수 있다. 교체 게이트 공정(replacement gate process)이 금속 NMOS 및 PMOS 게이트 전극들을 상이한 금속으로 형성하는 데 사 용될 수 있다. 그 공정에서, 한 쌍의 스페이서들로 둘러싸인 제1 폴리실리콘 층은, 그 스페이서들 사이에 트렌치를 만들기 위해 제2 폴리실리콘 층에 대해 선택적으로 제거된다. 선택적인 제거는 초음파 처리(sonication)와 함께, TMAH(tetramethyl ammonium hydroxide) 또는 NH4OH와 같은 선택적인 식각제(etchant)의 사용을 포함할 수 있다. 트렌치는 제1 금속으로 채워진다. 그 후 제2 폴리실리콘 층이 제거되고, 제1 금속과 다른 제2 금속으로 교체된다.
고 유전상수(high-k) 유전체층들을 갖는 금속 게이트 트랜지스터들을 형성하기 위한 서브트랙티브법(subtractive process)에서, 유전체층은 상이한 금속층들 및 폴리실리콘 마스킹 층으로 덮인다. 그 후 이러한 층들은 NMOS 및 PMOS 게이트 전극들을 규정하기 위해 식각된다.
기존의 고 유전상수 유전체 상의 금속 게이트의 구조에서, 일함수 금속은 통상의 반도체 공정들, 특히 습식 식각 공정들에서 반응성을 보일 수 있다. 게다가, 일함수 금속은 게이트 유전체에 잘 접착하지 않을 수 있다. 기존의 금속 게이트 구조들은 목표 문턱 전압(threshold voltage)들을 충족시키지 못할 수 있고, 이동도가 부족할 수 있고, 게이트 유전체의 두께가 과도할 수도 있다.
그리하여, 금속 게이트 트랜지스터들을 위한 보다 나은 구조들이 필요하다.
도 1 내지 도 10은 본 발명의 방법의 일 실시예를 실행할 때 형성될 수 있는 구조들의 단면들을 나타낸다.
이러한 도면들에 도시된 특징들은 일정한 비율로 그려지도록 의도되지 않았다.
도 1을 참고하면, 일 실시예에서, 기판(100) 상에 형성된 스택(stack)은 고 유전상수 게이트 유전체(180), 금속 배리어 층(160), 일함수 설정 금속층(workfunction setting metal layer)(190) 및 캡 금속층(115)를 포함할 수 있다. 본원에서 사용될 때, 고 유전상수는 10보다 큰 유전 상수를 가짐을 의미한다. 도 1에 도시된 바와 같이, 고 유전상수 게이트 유전체(180), 금속 배리어층(160) 및 일함수 설정 금속층(190)은 U자 형상(U-shaped)일 수 있다.
기판(100)은 벌크 실리콘 또는 실리콘-온-인슐레이터(silicon-on-insulator) 하부구조를 포함할 수 있다. 또는, 기판(100)은 게르마늄, 인듐 안티모나이드(indium antimonide), 납 텔루라이드(lead telluride), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), 갈륨 아세나이드(gallium arsenide), 또는 갈륨 안티모나이드(gallium antimonide)와 같은 --실리콘과 결합할 수 있거나 결합하지 않을 수 있는--다른 물질들을 포함할 수 있다. 기판(12)을 형성할 수 있는 물질의 몇 개의 예가 본원에서 기술되었지만, 반도체 장치가 형성될 수 있는 기초로서 역할할 수 있는 임의의 물질은 본 발명의 사상 및 범위 내로 분류된다.
n형 금속층(190)을 형성하는 데 사용될 수 있는 물질들은 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄, 및 그들의 합금, 예를 들면 이러한 원소들을 포함하는 금속 카바이드들, 즉 하프늄 카바이드(hafnium carbide), 지르코늄 카바이드(zirconium carbide), 티타늄 카바이드(titanium carbide), 탄탈륨 카바이드(tantalum carbide), 및 알루미늄 카바이드(aluminum carbide)를 포함한다. n형 금속층(190)은 공지의 PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition) 공정들, 예를 들면 통상의 스퍼터 또는 원자층 CVD 공정들을 사용하여 형성될 수 있다.
N형 금속층(190)은 일 실시예에서 일함수가 약 3.9eV와 약 4.2eV 사이인 금속 NMOS 게이트 전극으로 역할할 수 있다. 층(190)은 일 실시예에서 패터닝을 돕는 약 100Å의 두께일 수 있다.
p형 금속층(190)을 형성하는 데 사용될 수 있는 물질들은 루테늄(ruthenium), 팔라듐(palladium), 백금(platium), 및 티타늄 질화물(titanium nitride), 텅스텐 질화물(tungsten nitride), 탄탈륨 질화물(tantalum nitride), 루테늄 질화물(ruthenium nitride)과 티타늄 알루미늄 질화물(titanium aluminum nitride)을 포함하는 금속 질화물들을 포함한다. P형 금속층(190)은 공지의 PVD 또는 CVD 공정들, 예를 들면 통상의 스퍼터 또는 원자층 CVD(atomic layer CVD) 공정들을 사용하여 형성될 수 있다.
P형 금속층(190)은 일 실시예에서 일함수가 약 4.9eV 및 약 5.2eV 사이인 금속 PMOS 게이트 전극으로 역할할 수 있다. 층(190)은 일 실시예에서 약 100Å 두께일 수 있다.
고 유전상수 게이트 유전체(180)를 만드는 데 사용될 수 있는 물질들 중 몇몇은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 특히 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물이 바람직하다. 이러한 고 유전상수 게이트 유전체층(180)을 형성하는 데 사용될 수 있는 물질들의 몇 가지 예가 본원에 기술되었지만, 그러한 층은 다른 물질들로도 만들어질 수 있다.
고 유전상수 게이트 유전체층(180)은 통상의 퇴적 방법, 예를 들면 통상의 CVD(chemical vapor deposition), 저압 CVD, 또는 PVD(physical vapor deposition) 공정을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게는, 통상의 원자층 CVD 공정이 사용된다. 그러한 공정에서, 금속 산화물 전구체(metal oxide precursor; 예를 들면, 금속 염화물) 및 증기(steam)는 선택된 유속(flow rate)들로 CVD 반응기(reactor) 내로 공급될 수 있고, 그 후 반응기는 기판(100)과 고 유전상수 게이트 유전체층(180) 사이에 원자 수준에서 매끈한 계면을 생성하기 위해 선택된 온도 및 압력에서 동작된다. CVD 반응기는 원하는 두께의 층을 형성하도록 충분히 오래 동작될 수 있다. 소정의 응용들에서, 고 유전상수 게이트 유전체층(180)은 약 60Å 미만의 두께일 수 있고, 일 실시예에서, 약 5Å과 약 40Å 사이의 두께이다.
본 발명의 일 실시예에 따르면, 층(160)은 금속 배리어일 수 있다. 금속 배리어는 몇 개의 예를 들면 티타늄 질화물, 탄탈륨 질화물, 지르코늄 질화물, 또는 하프늄 질화물과 같은, 질소 함유 금속일 수 있다. 소정의 실시예에서, 질소 함유 금속은 고 유전상수 유전체층(180)에 대한 일함수 설정 금속층(190)의 접착력을 개선할 수 있다. 층(160)은 또한 일함수 설정 금속층(190)으로부터 고 유전상수 유전체층(180)으로의 확산에 대한 배리어를 제공하기도 한다. 유리하게도, 금속 배리어층(160)은, 위에 있는 층(190)의 금속의 일함수가 디바이스를 턴온시키게 할 수 있을 정도로 얇게 될 수 있다. 일 실시예에서, 금속 배리어층(160)은 30Å 미만이다.
층(190)은 n형 디바이스 또는 p형 디바이스에 대해 최적화된 일함수 금속일 수 있다. 층(190)은 약 100Å 두께일 수 있고, 이는 일함수를 설정할 만큼 충분히 두껍고, 패터닝을 용이하게 할 만큼 충분히 얇다.
마지막으로, 본 발명의 일 실시예에서, 층(115)은 200Å과 1000Å 사이의 두께일 수 있는 캡층이다. 층(115) 물질은, 반도체 가공에 일반적으로 사용되는 습식 식각제들에 비해 패턴성(paternability) 및 저항을 위해 공지의 건식 식각제들이 사용될 수 있도록 선택될 수 있다. 특히, 층들(115)은 알루미늄, 텅스텐, 또는 구리와 같은 고 전도도 금속으로 형성될 수 있다.
그리하여, 본 발명의 소정의 실시예에서, 도 1에 도시된 게이트 구조는 교체 금속 게이트 공정에서 사용될 수 있다. 교체 금속 게이트 공정에서, 캡 금속층(115)은 우수한 연마 특성들을 보이는 물질들을 사용할 수 있다. 교체 금속 게이트 공정에 있어서, 캡 금속층(115)은 본 발명의 일 실시예에서, 디싱(dishing)이 감소하도록 층간 유전체로부터 선택적으로 제거 가능하다. 교체 금속 게이트 공정에 적합한 층들(115)의 예들은 텅스텐, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 및 구리를 포함한다.
도 2 내지 도 10은 본 발명의 방법의 일 실시예를 실행할 때 형성될 수 있는 구조들을 예시한다. 처음에, 고 유전상수 게이트 유전체층(105, 107), 희생 금속층(sacrificial metal layer, 도시 안됨), 및 희생층(sacrificial layer)(104, 106)이 기판(100) 상에 형성되고 패터닝되어 도 2의 구조를 생성한다.
고 유전상수 게이트 유전체층(105, 107)을 만드는 데 사용될 수 있는 소정의 물질들은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함한다. 특히 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물이 바람직하다. 고 유전상수 게이트 유전체층을 형성하는 데 사용될 수 있는 몇 개의 예가 여기 기술되었지만, 그러한 층은 게이트 누설을 감소시키는 데 쓸 수 있는 다른 물질들로 만들어질 수 있다. 본 발명의 층은 10 보다 크고, 일 실시예에서 15에서 25까지의 유전상수를 갖는다.
고 유전상수 게이트 유전체층은 통상의 퇴적 방법, 예를 들면 통상의 CVD, 저압 CVD 또는 PVD 공정을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게는, 통상의 ALD(atomic layer CVD) 공정이 사용된다. 그러한 공정에서, 금속 산화물 전구체(예를 들면, 금속 염화물) 및 증기가 CVD 반응기 내로 선택된 유속들로 공급될 수 있고, 그 후 기판(100)과 고 유전상수 게이트 유전체층(105, 107) 사이에 원자수준에서 매끈한 계면을 생성하도록 선택된 온도 및 압력에서 반응기가 동작한다. CVD 반응기는 원하는 두께로 층을 형성하도록 충분히 오랫동안 동작되어야 한다. 대부분의 응용들에서, 고 유전상수 게이트 유전체층(105, 107)은 예를 들면, 약 60Å 두께 미만일 수 있고, 일 실시예에서, 약 5Å과 약 40Å 두께 사이일 수 있다.
희생 금속층(도시 안됨)은 유전체층 위에 형성될 수 있다. 희생 금속층은 위에 있는 물질들과 반응하지 않고 (450℃를 초과하는) 고온들을 견딜 수 있는 임의의 금속일 수 있다. 일례로서, 희생 금속층은 티타늄 질화물로 형성될 수 있다. 일 실시예에서, 층은 스퍼터링에 의해 형성될 수 있다. 다른 실시예에서, 층은 원자층 퇴적에 의해 형성될 수 있다.
고 유전상수 게이트 유전체층이 기판(100) 상에 형성된 후, 희생층(104, 106)이 고 유전상수 게이트 유전체층들(105, 107) 상에 각각 형성된다. 이 실시예에서, 그 후 하드 마스크층(130, 131)이 희생층(104, 106) 상에 형성된다. 희생층(104, 106)은 폴리실리콘을 포함할 수 있고 통상의 퇴적 공정을 사용하여 희생 금속층 상에 퇴적될 수 있다. 희생층(104, 106)은 예를 들면, 약 100Å과 약 2000Å 사이의 두께일 수 있고, 일 실시예에서 약 500Å과 약 1600Å 사이의 두께이다.
하드 마스크층(130, 131)은 예를 들면 약 100Å과 약 1000Å 사이의 두께이고 일 실시예에서 약 200Å과 약 350Å 사이의 두께인 실리콘 질화물들을 포함할 수 있다. 하드 마스크층(130, 131)은 희생층 상에 형성될 수 있다.
통상의 습식 또는 건식 식각 공정들이 하드 마스크층, 희생 금속층 및 희생층의 보호되지 않은 부분들을 제거하는데 사용될 수 있다. 이 실시예에서, 그러한 층들이 식각된 후, 고 유전상수 게이트 유전체층의 노출된 부분이 제거된다.
고 유전상수 게이트 유전체층의 노출된 부분이 건식 또는 습식 식각 기술들을 사용하여 제거될 수 있지만, 인접한 구조들에 악영향을 주지 않고 그러한 공정들을 사용하여 층을 식각하는 것은 어려울 수 있다. 건식 식각 공정을 사용하여 고 유전상수 게이트 유전체층을 아래에 있는 기판에 대해 선택적으로 식각하는 것은 어려울 수 있고, 습식 식각 기술들은 고 유전상수 게이트 유전체층을 등방적으로 - 원하지 않는 방식으로 위에 있는 희생층들(104, 106)의 아래 부분을 잘라내면서 식각할 수 있다.
고 유전상수 게이트 유전체층의 측면 제거를 감소시키기 위해, 층의 노출된 부분이 식각될 때, 그 층의 덮여진 부분에 대한 제거 선택성을 높이기 위해 고 유전상수 게이트 유전체층의 노출된 부분은 변경될 수 있다. 희생층이 식각된 후 고 유전상수 게이트 유전체층의 노출된 부분에 불순물들을 첨가함에 의해 그 부분은 변경될 수 있다. 고 유전상수 게이트 유전체층의 노출된 부분에 불순물들을 첨가하기 위해 PECVD(plasma enhanced vapor deposition) 공정이 사용될 수 있다. 그러한 PECVD 공정에서, 할로겐 또는 할로겐 화합물 기체(또는 그러한 기체들의 조합)가 플라즈마를 형성하기 전에 반응기 내로 공급될 수 있다. 노출된 부분이 다른 물질들에 대해 선택적으로 제거될 수 있는 것을 보증하기 위해 노출된 부분을 변경하기에 충분한 시간동안 적당한 조건들(예를 들면, 온도, 압력, 무선 주파수, 및 전력) 하에서 반응기가 동작되어야 한다. 일 실시예에서, 저전력 PECVD 공정, 예를 들면, 약 200W 미만에서 일어나는 공정이 사용된다.
일 실시예에서, 브롬화 수소(HBr) 및 염소(Cl2) 기체들은, 그러한 기체들에서 생성된 플라즈마가 노출된 부분을 원하는 방식으로 변경하는 것을 보증하기 위해 적당한 유속들로 반응기 내로 공급된다. 약 50W와 약 100W사이(예를 들면, 약 100W)의 웨이퍼 바이어스가 노출된 부분의 원하는 변화를 완성하기에 충분한 시간 동안 인가될 수 있다. 약 1분 미만, 아마도 5초 정도로 짧게 지속되는 플라즈마 노출은 변환을 유발하기에 적당할 수 있다.
노출된 부분은 변경된 후에, 제거될 수 있다. 첨가된 불순물들 때문에, 노출된 부분이 덮여진 부분에 대해 선택적으로 식각될 수 있게 된다. 일 실시예에서, 노출된 부분은 비교적 강한 산, 예를 들면 (브롬수소산 또는 염산과 같은) 할로겐 화합물을 기초로 한 산(halide based acid) 또는 인산에 노출시킴으로써 제거된다. 할로겐 화합물을 기초로 한 산이 사용될 때, 산은 바람직하게는 부피로 약 0.5%와 약 10% 사이-보다 바람직하게는 부피로 약 5%-의 HBr 또는 HCl을 포함한다. 그러한 산을 사용하는 식각 공정은 실온 또는 거의 실온에서 일어날 수 있고, -원한다면 보다 긴 노출이 이용될 수 있지만- 약 5분과 약 30분 사이 동안 지속된다. 인산이 사용될 때, 산은 부피로 약 75%와 약 95% 사이의 H3PO4를 포함할 수 있다. 그러한 산을 사용하는 식각 공정은, 예를 들면, 약 140℃와 약 180℃ 사이에서 일어날 수 있고, 일 실시예에서, 약 160℃ 에서 일어날 수 있다. 그러한 산이 사용될 때, 노출 단계는 약 30초와 약 5분 사이 동안 - 및 20Å 두께의 막에 대해서 약 1분간 지속될 수 있다.
도 2는 CMOS를 만들 때 형성될 수 있는 중간 구조를 나타낸다. 구조는 기판(100)의 제1 부분(101) 및 제2 부분(102)을 포함한다. 격리 구역들(103)은 제1 부분(101)을 제2 부분(102)으로부터 분리한다. 격리 구역(103)은 실리콘 산화물, 또는 트랜지스터의 활동적인 영역들을 분리할 수 있는 다른 물질들을 포함할 수 있다. 제1 희생층(104)이 제1 고 유전상수 게이트 유전체층(105) 상에 형성되고, 제2 희생층(106)이 제2 고 유전상수 게이트 유전체층(107) 상에 형성된다. 하드 마스크들(130, 131)이 희생층들(104, 106) 상에 형성된다.
도 2의 구조를 형성한 후에, 희생층들(104, 106)의 대향 측면들 상에 스페이서들이 형성될 수 있다. 그러한 스페이서들이 실리콘 질화물을 포함할 때, 그들은 이하의 방법으로 형성될 수 있다. 첫째로, 실질적으로 균일한 두께, 예를 들면 약 1000Å 두께 미만인 실리콘 질화물층이 전체 기판 위에 퇴적되어 도 2에 도시된 구조를 산출한다. 통상의 퇴적 공정들이 그러한 구조를 생성하는 데 사용될 수 있다.
일 실시예에서, 실리콘 질화물층(134)이 기판(100) 및 희생층들(104, 106)의 대향 면들 상에 --버퍼 산화물층을 기판(100) 및 층들(104, 106) 상에 먼저 형성하지 않고-- 직접 퇴적된다. 그러나 대안적인 실시예들에서, 그러한 버퍼 산화물 층은 층(134)를 형성하기 전에 형성될 수 있다. 유사하게, 도 3에 도시되지 않았지만, 층(134)을 식각하기 전에 그 층 상에 제2 산화물이 형성될 수 있다. 사용될 경우, 그러한 산화물은 후속 실리콘 질화물 식각 단계가 L자 형상의 스페이서를 생성하게 할 수 있다.
실리콘 질화물층(134)은 실리콘 질화물을 비등방적으로 식각하기 위한 통상의 공정을 사용하여 식각되어 도 4의 구조를 만들 수 있다. 그러한 식각 단계의 결과, 희생층(104)은 한 쌍의 측벽 스페이서(108, 109)에 의해 둘러싸이고, 희생층(106)은 한 쌍의 측벽 스페이서(110, 111)에 의해 둘러싸인다.
통상적으로 행해지는 바와 같이, 희생층들(104, 106) 상에 스페이서들(108, 109, 110, 111)을 형성하기 전에, (최종적으로는 디바이스의 소스 및 드레인 영역들에 대한 팁 영역들로 역할하는) 경미하게 주입된 영역들(135a-138a)을 층들(104, 106) 근처에 만들기 위해 복수의 마스킹 및 이온 주입 단계를 실행하는 것이 바람직할 수 있다. 또한 통상적으로 행해지는 바와 같이, 스페이서들(108, 109, 110, 111)을 형성한 후에, 기판(100)의 부분들(101 및 102) 내로 이온들을 주입한 후에 적당한 어닐링 단계를 적용함으로써, 소스 및 드레인 영역들(135-138)이 형성될 수 있다.
기판(100)의 부분(201) 내에 n형 소스 및 드레인 영역들을 형성하는 데 사용된 이온 주입 및 어닐링 시퀀스는 동시에 희생층(104)을 n형으로 도핑할 수 있다. 유사하게, 기판(100)의 부분(202) 내에 p형 소스 및 드레인 영역들을 형성하는 데 사용된 이온 주입 및 어닐링 시퀀스는 희생층(106)을 p형으로 도핑할 수 있다. 희생층(106)을 붕소로 도핑할 때, 이 희생층은, n형 게르마늄 포함층(104)를 제거하기 위한 후속 습식 식각 공정이 상당한 양의 p형 희생층(106)을 제거하지 않는 것을 보증하기 위해 충분한 농도로 붕소 원소를 포함해야 한다.
어닐링은 소스 및 드레인 영역들과 팁 영역들 및 희생층들(104, 106) 내로 이전에 도입된 도펀트들을 활성화시킨다. 바람직한 실시예에서, 약 1000℃를 초과하는 온도 -최적으로는 1080℃에서 일어나는 급속한 열 어닐링이 적용된다. 도펀트들을 활성화시키는 것 외에, 그러한 어닐링은 고 유전상수 게이트 유전체층들(105, 107)의 분자 구조를 변경시켜 개성된 성능을 보일 수 있는 게이트 유전체층들을 만들 수 있다.
스페이서들(108, 109, 110, 111)을 형성한 후에, 유전체층(112)이 디바이스 위에 퇴적되어 도 5의 구조를 생성할 수 있다. 유전체층(112)은 실리콘 산화물, 또는 낮은 유전상수 물질을 포함할 수 있다. 유전체층(112)은 인, 붕소, 또는 다른 원소들로 도핑될 수 있고, 고밀도 플라즈마 퇴적 공정을 사용하여 형성될 수 있다. 그 공정의 이러한 시기까지, 실리사이드화 된 영역들(139, 140, 141, 142)에 의해 캡핑된 소스 및 드레인 영역들(135, 136, 137, 138)이 이미 형성되어있다. 그러한 소스 및 드레인 영역들은 이온들을 기판으로 주입하고 그들을 활성화시킴에 의해 형성될 수 있다. 또는, 본 기술분야의 당업자들에게 명백한 바와 같이, 에피택셜 성장 공정이 소스 및 드레인 영역들을 형성하는 데 사용될 수 있다.
도 5의 구조를 만들기 위해 질화물 스페이서, 소스/드레인 및 실리사이드 형성 기술들이 흔히 사용된다. 그러한 구조는 종래의 공정 단계들을 사용하여 형성될 수 있는 --본 발명의 방법을 모호하게 하지 않기 위해 도시되지 않은-- 다른 특징들을 포함할 수 있다.
유전체층(112)은 하드 마스크들(130, 131)로부터 제거되고, 다시 하드 마스크들은 패터닝된 희생층들(104, 106)으로부터 제거되어 도 6의 구조를 산출한다. 통상의 CMP(chemical mechanical polishing) 작업이 유전체층(112)의 일부분 및 하드 마스크들(130, 131)을 제거하는 데 이용될 수 있다. 하드 마스크들(130, 131)은 패터닝된 희생층들(104, 106)을 노출시키기 위해 제거될 수 있다. 유전체층(112)이 연마될 때 하드 마스크들(130, 131)은 공정의 그 시기까지 그들의 목적을 이루었을 것이기 때문에 층들(104, 106)의 표면으로부터 연마될 수 있다.
도 6의 구조를 형성한 후, 희생층들(104 또는 106)은 제거되어 트렌치들(113)을 생성하고, 이로써 도 7에서 도시된 구조를 산출한다. HF 1% 용액이 15 내지 30초 동안 사용되어 남아있는 폴리실리콘 위에 형성된 화학적 산화물을 제거할 수 있다.
제2 실시예(도시 안됨)에서, 층들(106)의 상당한 부분들을 제거하지 않고 층들(104)을 제거하기 위해 층들(106)보다 층들(104)에 대해 선택적인 습식 식각 공정이 적용된다. 희생층(104)이 n형으로 도핑되고, 희생층(106)은 p형으로 (예를 들면, 붕소로) 도핑될 때, 그러한 습식 식각 공정은 층(104)의 실질적으로 전부를 제거하기 위해 층분한 온도에서 충분한 시간 동안 수산화물의 공급원을 포함하는 수용액에 희생층(104)을 노출하는 것을 포함할 수 있다. 수산화물의 공급원은 탈이온화수 내에 있는 부피로 약 2%와 약 30% 사이의 수산화 암모늄 또는 수산화 테트라알킬 암모늄(tetraalkyl ammonium hydroxide), 예를 들면 TMAH(tetramethyl ammonium hydroxide)를 포함할 수 있다. 약 15℃와 약 90℃ 사이(예를 들면, 약 40℃ 아래)의 온도로 유지되고 부피로 약 2%와 약 30% 사이의 수산화 암모늄을 탈이온화수에 포함하는 용액에 임의의 남아있는 희생층(104)을 노출하는 것에 의해 임의의 남아있는 희생층(104)이 선택적으로 제거될 수 있다. 바람직하게는 적어도 1분 동안 지속되는 그러한 노출 단계 동안, 약 10㎑와 약2000㎑ 사이의 주파수로 음파 에너지를 적용하면서 약 1W/㎠와 약 10W/㎠ 사이로 방사하는 것이 바람직할 수 있다.
제2 실시예에서, 약 1350Å의 두께인 희생층(104)은 약 1000㎑로 - 약 5W/㎠로 방사하는- 음파 에너지를 적용하면서 탈이온수 내에 부피로 약 15%의 수산화 암모늄을 포함하는 용액에 약 30분 동안 약 25℃로 노출하는 것에 의해 선택적으로 제거될 수 있다. 그러한 식각 공정은 p형 희생층의 의미있는 양을 제거하지 않고 n형 희생층의 실질적으로 전부를 제거해야 한다.
제3 실시예로서, 음파 에너지를 적용하면서, 탈이온수 내에 부피로 약 20%와 약 30% 사이의 TMAH를 포함하고, 약 60℃와 약 90℃ 사이의 온도로 유지되는 용액에 적어도 1분 동안 희생층(104)을 노출함에 의해 희생층(104)은 선택적으로 제거될 수 있다. 약 1350Å 두께의 희생층(104)을 약 1000㎑로 - 약 5W/㎠로 방사하는- 음파 에너지를 적용하면서 탈이온화수 내에 부피로 약 25%의 TMAH를 포함하는 용액에 약 80℃에서 약 2분 동안 노출하는 것에 의해 제거하는 것은 층(106)의 상당한 양을 제거하지 않고 층(104)의 실질적으로 전부를 제거할 수 있다. 제1 고 유전상수 게이트 유전체층(105)은 희생층(104)을 제거하기 위해 적용되는 식각제가 제1 고 유전상수 게이트 유전체층(105) 아래에 위치한 채널 영역에 도달하는 것을 막도록 충분히 두꺼워야 한다.
소정의 실시예들에서, 유전체층(105 및/또는 107)은 교체 금속 게이트를 형성하기 전에 제거될 수 있다. 그러한 경우에, 금속 산화물 게이트 유전체(180)는 도 8에 도시된 바와 같이 교체 게이트를 형성하기 전에 형성될 수 있다.
다음으로, 도 8에서, 층(160)은 배리어 및 접착층으로 작용하도록 퇴적될 수 있다. 이 층은 고 유전상수 게이트 유전체들(105, 107) 및 위에 놓인 금속층들(190) 사이의 반응들을 방지할 수 있다. 이 층은 고 유전상수 유전체에 질소 공급원을 제공할 수도 있다. 다음으로, 층(190)은 일함수 층으로 작용하도록 퇴적될 수 있다. 이 층은 트랜지스터 문턱 전압을 설정한다.
도 9를 참조하면, 층(190)의 형성 후, 콘택/갭 필(contact/gap fill)은 참조번호(115a)로 나타난 상향식 초등각 필링(bottom up superconformal filling)(수퍼필(superfill))을 적용함에 의해 구현될 수 있다. 필링은, 몇 개의 예를 들면 전기도금법(electroplating), ALD, CVD, 또는 알루미늄 리플로우를 사용하여 행해질 수 있다. 갭 필 물질들은 알루미늄, 텅스텐, 또는 구리와 같은 고 전도도 금속들(즉, 20℃에서 100인 구리에 상대적인 전도도가 28보다 큰 금속들)을 포함할 수 있다. 전기도금 용액들은 전해액 전도도를 제공하기 위한 금속이온, TMAH 또는 NH4OH와 같은 염기, 또는 H2SO4 또는 MSA(methylsulfonic acid)와 같은 산, 및 이황화물(disulfide)과 같은 촉진제를 포함할 수 있다. 촉진제는 상향식 필링을 제공하는 도금동안 표면 구역에서의 급속한 감소로 인해 바닥 표면의 작은 피처(feature)들 내에 축적될 수 있다. 초음파 처리는 갭 필링을 돕기 위해 이용될 수 있다. 완성된 수퍼필이 캡 금속층(115)와 함께 도 10에 도시된다. CMP(chemical mechanical planarization) 후에, 도 1의 구조가 도출된다.
본 발명이 제한된 수의 실시예들에 관하여 기술되었지만, 본 기술분야의 당업자들은 수많은 변경들 및 변형들을 인식할 것이다. 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내로 분류되는 그러한 모든 변경들 및 변형들을 포괄하도록 의도된다.

Claims (21)

  1. 더미(dummy) 게이트 전극을 제거하는 단계;
    반도체 기판 위의, 상기 더미 게이트 전극이 이전에 점유하던 위치에 U자 형상의 고 유전상수 게이트 유전체(U-shaped high dielectric constant gate dielectric)를 형성하는 단계; 및
    금속 게이트 전극 - 상기 금속 게이트 전극은 상기 게이트 유전체 위의 U자 형상의 질소함유 금속 배리어층(U-shaped nitrogen containing metal barrier layer), 상기 금속 배리어층 위의 U자 형상의 질화물 함유 일함수 설정 금속층(U-shaped nitride containing workfunction setting metal layer) 및 상기 U자 형상의 일함수 설정 금속층 위의 캡 금속층(cap metal layer)을 포함함 - 을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    n형 금속 게이트 구조를 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    p형 금속 게이트 구조를 형성하는 단계를 포함하는 방법.
  4. 제1항에 있어서,
    두께가 약 100Å이고 일함수가 3.9eV와 4.2eV 사이인 n형 일함수 설정 금속을 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    두께가 약 100Å이고 일함수가 4.9 내지 5.2eV인 p형 일함수 금속층을 형성하는 단계를 포함하는 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 캡 금속층을 200Å과 1000Å 사이의 두께로 형성하는 단계를 포함하는 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
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