JP2004247651A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】結晶性を有する半導体層のウェットエッチングにおいて、半導体層のエッチング面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供する。
【解決手段】半導体層15をエッチングする領域に結晶欠陥部1を形成する工程と、結晶欠陥部1が形成された半導体層15をウェットエッチングする工程を有する。エッチング液に対する面方位依存性を喪失させることができる。
【選択図】 図7
【解決手段】半導体層15をエッチングする領域に結晶欠陥部1を形成する工程と、結晶欠陥部1が形成された半導体層15をウェットエッチングする工程を有する。エッチング液に対する面方位依存性を喪失させることができる。
【選択図】 図7
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、結晶性を有する半導体層をエッチングする製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置は、高集積化のために、多層化および微細化されている。半導体装置の製造工程は、高集積化に伴って複雑化し、歩留まりおよび信頼性の低下、そして、製造効率の低下の問題が発生している。とくに、パターニング技術は、半導体装置の製造工程において複数回実施される工程であり、歩留まり、信頼性、製造効率の向上が要求されている。
【0003】
パターニング技術において、不要な領域を除去するエッチング方法としてウェットエッチングとドライエッチングがある。化合物半導体、たとえば、InPのようにP(リン)元素を含む3−5族化合物半導体をパターニングする場合、ウェットエッチングが用いられる。ウェットエッチングはドライエッチングと比べて、特殊で高度な設備技術が不要である点、エッチング選択性が高い点、ラディエーションダメージがない点、およびコンタミネーションが少ない点などの利点がある。このため、ウェットエッチングは、化合物半導体分野において一般的に使用されている。
【0004】
従来において、ウェットエッチングにより、化合物半導体を所望な形状に加工する製造方法が提案されている。たとえば、2種類のウェットエッチングを実施するなどエッチング液を変更することによって、対称性の高い順テーパー形状とする製造方法が提案されている(たとえば、特許文献1参照)。
【0005】
【特許文献1】
特開2001−332530号公報(第3−7頁、図1)
【0006】
【発明が解決しようとする課題】
ウェットエッチングは、エッチング液と被エッチング物との化学反応を利用して除去する方法である。この化学反応は結晶面によって反応速度が異なるため、それぞれの結晶面方位によりエッチングレートが異なる。一般に、エッチングレートがはやい面から、(110)面>(100)面>(111)面のような順の面方位依存性があることが知られている。
このため、従来において化合物半導体のように結晶性を有する半導体層をウェットエッチングする場合、以下のような問題点があった。
【0007】
P(リン)元素を含む3−5族化合物半導体のエピタキシャル層を有するヘテロ接合バイポーラトランジスタ(以下よりHBT)を従来例として、以下に詳述する。図10(a)は、InPのエピタキシャル層を有するnpn型のHBTの概略断面図である。図10(b)は、図10(a)に示したHBTの概略平面図である。図10(a)に示すように、従来例のHBTは、InPの半導体基板111に複数の化合物半導体層112〜116を具備している。従来例のHBTは、基板111の主面にn+型InGaAsのサブコレクタ層112が形成され、サブコレクタ層112の上面の一部にn型InPのコレクタ層113が形成されている。そして、コレクタ層113の上面の一部にp型InGaAsのベース層114、ベース層114の上面の一部にn型InPのエミッタ層115、そして、エミッタ層115の上面にn型InGaAsのエミッタキャップ層116が形成されている。
【0008】
また、サブコレクタ層112の上面の一部にはTi、Pt、Auを順次積層して形成したコレクタ電極119が設けられている。そして、コレクタ電極119と同様な方法により、ベース層114の上面の一部にはベース電極118が設けられ、エミッタキャップ層116の上面の一部にはエミッタ電極117が設けられている。そして、図10(b)に示すように、コレクタ電極119にコレクタ取り出し電極122が形成され、コレクタコンタクトパッド132と接続する。同様に、ベース電極118にベース取り出し電極121が形成されベースコンタクトパッド131と接続し、エミッタ電極117にエミッタ取り出し電極120が形成されエミッタコンタクトパッド130と接続する。
【0009】
従来例において、基板111は(100)面が主面である。このため、エミッタ層115、ベース層114、コレクタ層113、サブコレクタ層112の上面は(100)面と等価な面方位である。各化合物半導体層112〜116は、ウェットエッチングによりメサ構造で形成されている。
【0010】
エミッタキャップ層116は、エミッタ層115のオーミックコンタクト抵抗が小さくなるため、前述したようにInGaAsが用いられる。このようなInGaAsなどAsを含む化合物半導体の場合、エッチング液はリン酸(H3PO4)+過酸化水素(H2O2)+水(H2O)、クエン酸(C3H4(OH)(COOH)3)+過酸化水素(H2O2)+水(H2O)などの過酸化水素系を用いる。この場合、顕著なエッチングレートの面方位依存性は現れにくい。
【0011】
そして、エミッタ層115を形成するInPなどのP(リン)元素を含むIII−V族化合物半導体の場合、エッチング液は塩酸(HCl)+水(H2O)、塩酸(HCl)+リン酸(H3PO4)+水(H20)など塩酸系を用いる。InPの半導体層は、前述の過酸化水素系のエッチング液ではPの酸化物が溶解しないため、ほとんどエッチングされない。一方、塩酸系のエッチング液では、前述のエミッタキャップ層116のInGaAsは、ほとんど化学反応しないため、ほとんどエッチングされない。このように、InGaAsとInPは、エッチング特性が異なる。この特性を用いることにより、エミッタ層115のInPはエミッタキャップ層116のInGaAsをパターンマスクとしエッチングされ、パターニングされる。しかし、この場合、フォトレジストをマスクとして用いた場合よりも界面へのエッチング液のしみ込みが少ないため、InPの結晶面方位依存性が強く発生する。このため、InPのエミッタ層115は、図11、図12、図13に示すように、所望な形状を得ることが困難であった。
【0012】
図11(a)は、図10に示すHBTのベース層114に形成されたエミッタ層115およびエミッタキャップ層116を示している平面図である。図11(b)は、図11(a)のY1−Y2断面における断面図である。エミッタ層115およびエミッタキャップ層116の上面は(100)面であり、[010]方向および[001]方向に平行な直線でパターニングされたInGaAsのエミッタキャップ層116をマスクとして、InPのエミッタ層115をウェットエッチングした場合を示している。この場合、InPのエミッタ層115は、図11(a)に示すようにウェットエッチングの過程でエッチングレートが速い(110)面と等価な面が現れる。そして、図11(b)に示すように、たとえば、[010]方向に平行な辺の側面に深さ方向の数倍以上のサイドエッチングがされる。
【0013】
また、図12および図13は、図10に示すHBTのベース層114に形成されたエミッタ層115とエミッタキャップ層116を示している平面図である。エミッタ層115とエミッタキャップ層116の上面は(100)面であり、[01−1]方向および[011]方向に平行な直線でパターニングされたInGaAsのエミッタキャップ層116をマスクとして、InPのエミッタ層115をウェットエッチングする場合を示している。図12に示すようにInPのエミッタ層115は、マスク形状と同様に[01−1]方向および[011]方向に平行な形状で形成されることが理想的である。しかしながら、実際には、[010]方向および[001]方向はエッチングレートが速いため、矩形形状の角の部分からそのエッチングレートが速い方向にエッチングが進行する。このため、InPのエミッタ層115は、図13に示すように、矩形形状の角が面取りされた形状となる。
【0014】
以上のように、結晶性を有する半導体層、たとえばInPのようにP(リン)元素を含む3−5族化合物半導体層は、ウェットエッチングにおいて面方位依存性があるため、所望な形状にパターニングすることが困難である。したがって、従来はウェットエッチングにおいて寸法制御性が悪化し高精度微細化に対応することが困難であった。
【0015】
したがって、本発明は、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することを目的とする。また、本発明は、微細化、信頼性、そして、製造効率の向上が可能である半導体装置の製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明は、結晶性を有する半導体層をエッチングする半導体装置の製造方法であって、前記半導体層をエッチングする領域に結晶欠陥部を形成する第1工程と、前記結晶欠陥部が形成された前記半導体層をウェットエッチングする第2工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に前述の結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。このため、縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。
【0017】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、前記複数の半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層の一部をエッチング液により除去する第1ウェットエッチング工程と、前記結晶欠陥部が形成された前記半導体層のうち、前記第1ウェットエッチング工程でエッチングされない半導体層をエッチング液により除去する第2ウェットエッチング工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させることができる。また、本発明の半導体装置の製造方法は、複数の半導体層を同一工程で結晶欠陥部を形成するため、製造効率をさらに向上できる。そして、同一工程で複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成するため、結晶欠陥部は横方向に広く形成され易く、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
【0018】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、ドライエッチングにより前記複数の半導体層の一部を除去すると共に、前記ドライエッチングで除去されない半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。また、ドライエッチングできる半導体層をエッチングする工程と同一工程で、他の半導体層に結晶欠陥部を形成するため、製造効率をさらに向上できる。
【0019】
なお、本発明において結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。また、本発明においてエッチング特性が異なるとは、所定のエッチング条件においてエッチングレートが異なることをいう。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照して説明する。図1〜図9は本発明を実施する形態の一例であり、各工程で形成される半導体装置の概略断面図である。
【0021】
(実施形態1)
本発明の一例である実施形態1の半導体装置の構成について、図1を参照して以下に説明する。図1は、InPのエピタキシャル層を有するnpn型のHBTの概略断面図である。実施形態1の半導体装置は、InPの半導体の基板11に複数の化合物半導体層12〜16を具備している。実施形態1の半導体装置は、基板11の主面にn+型InGaAsのサブコレクタ層12と、サブコレクタ層12の上面の一部にn型InPのコレクタ層13と、コレクタ層13の上面の一部にp型InGaAsのベース層14と、ベース層14の上面の一部にn型InPのエミッタ層15と、そして、エミッタ層15の上面にn型InGaAsのエミッタキャップ層16と、を具備する。
【0022】
さらに、サブコレクタ層12の上面の一部にはTi、Pt、Auを順次積層して形成したコレクタ電極19が設けられている。そして、ベース層114の上面の一部には、同様にTi、Pt、Auを順次積層して形成したベース電極18が設けらえれ、そして、エミッタキャップ層16の上面の一部には同様にTi、Pt、Auを順次積層して形成したエミッタ電極17が設けられている。
【0023】
実施形態1に係る半導体装置は、基板11を(100)面を主面と用いている。このため、エミッタ層15、ベース層14、コレクタ層13、サブコレクタ層12の上面は(100)面と等価な面方位のエピタキシャル層である。たとえば、コレクタ層表面S13、エミッタ層表面S15はいずれも(100)面である。各化合物半導体層12〜16は、ウェットエッチングにより形成されたメサ構造である。
【0024】
以下に、実施形態1に係る半導体装置の製造方法について説明する。本実施形態においては、前述の図1に示したHBTの製造方法について、図1〜図7を用いて説明する。
【0025】
まず、図2に示すように、基板11の主面にサブコレクタ層12を形成する。基板11は、FeがドープされたInPの半導体を用い、(100)面を主面とする。サブコレクタ層12は、Siをドープし、不純物濃度1×1019cm−3程度のn+型のInGaAsを、厚さ400〜1000nm程度に形成する。
【0026】
そして、サブコレクタ層12の上面にコレクタ層13を形成する。コレクタ層13は、Siをドープし、不純物濃度2×1016cm−3程度のn型のInPを、厚さ500nm程度に形成する。
【0027】
そして、コレクタ層13の上面にベース層14を形成する。ベース層14は、CあるいはBeをドープし、不純物濃度2×1019cm−3程度のp型のInGaAsを厚さ75nm程度に形成する。
【0028】
次いで、ベース層14の上面にエミッタ層15を形成する。エミッタ層15は、Siをドープし、不純物濃度5×1017cm−3程度のn型のInPを厚さ50nm程度に形成する。
【0029】
そして、エミッタ層15の上面にエミッタキャップ層16を形成する。エミッタキャップ層16は、Siをドープし、不純物濃度1×1019cm−3程度のn型のInGaAsを厚さ50nm程度に形成する。
【0030】
以上のサブコレクタ層12、コレクタ層13、ベース層14、エミッタ層15、エミッタキャップ層16は、たとえば、MBE(Molecular Beam Epitaxy)法またはMOCVD(Metal Organic Chemical Vapor Deposition)法によるエピタキシャル成長で形成され、結晶性を有する。
【0031】
次いで、図2(b)に示すように、エミッタキャップ層16の上面の一部にエミッタ電極17を形成する。エミッタ電極17は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板11の全面にレジスト膜R1を形成する。そして、レジスト膜R1をエミッタキャップ層16が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R1をアッシングして、Ti、Pt、Auの積層体であるエミッタ電極17が形成される。
【0032】
次いで、図3(c)に示すように、エミッタキャップ層16およびエミッタ層15をパターニングする。本工程は、図7を用いて説明する。InGaAsのエミッタキャップ層16は、図7(a)に示すようにエミッタ電極17をマスクとし、図7(b)に示すように、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液としてウェットエッチングすることによりパターニングされる。
【0033】
そして、InPのエミッタ層15は、図7(c)に示すように、エミッタキャップ層16をマスクとしてパターニングされる。前述したように、エミッタキャップ層16のInGaAsとエミッタ層15のInPはエッチング特性が異なるため、エミッタキャップ層16をマスクとすることができる。まず、Arをドーズ量1×1013cm−2、注入エネルギー20KeVの条件にて、エミッタ層15をエッチングする領域にイオン注入する。イオン注入により、結晶性を有するエミッタ層15の結晶格子がずれて、結晶欠陥部1が形成される。結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。イオン注入は結晶欠陥部1の形成のため、イオンのドーズ量が多い方が良好であり、Arの場合、ドーズ量1012〜1015cm−2とすることが好ましい。このとき、InGaAsのベース層14をイオン注入しないように、エミッタ層15の層厚の深さ半分程度にイオン濃度がピークとなるようにイオン注入条件を調整する。
なお、イオン注入はAr、Si、As、B、Oを使用することができる。このうち、Arイオンは質量が大きいため、効果的に結晶の結晶格子のずれを発生させ、結晶欠陥部1を形成することができる。
そして、エミッタ層15は、図7(d)に示すように、パターニングされたエミッタキャップ層16をマスクとし、パターニングされる。エミッタ層15は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として結晶欠陥部1と共にエッチングされパターニングされる。
以上のように、エミッタ層15は、イオン注入により、結晶欠陥部1が形成されているため、エッチング液に対する面方位依存性が喪失する。イオン注入しない場合は、異なるエッチングレートの面、たとえば(110)面が現れるため、サイドエッチングが顕著に発生する。しかしながら、イオン注入して面方位依存性が喪失させ縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるエミッタ層15を形成することができる。
【0034】
次いで、図3(d)に示すように、ベース層14の上面の一部にベース電極18を形成する。ベース電極18は、たとえばリフトオフ法などにより、以下の手順にて形成される。まず、基板11の全面にレジスト膜R2を形成する。そして、レジスト膜R2をベース層14が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R2をアッシングして、Ti、Pt、Auの積層体であるベース電極18が形成される。
【0035】
次いで、図4(e)に示すように、ベース層14、ベース電極18、エミッタキャップ層16、エミッタ層15、エミッタ電極17の上にCVD(Chemical Vapor Deposition)法によりSi3N4の第1絶縁層23を厚さ100nm程度に形成する。
【0036】
次いで、図4(f)に示すように、ベース層14とコレクタ層13をパターニングするためのレジスト膜R3を設ける。そして、たとえばRIE(Reactive Ion Ething)法により、レジスト膜R3が形成された領域以外の第1絶縁層23をエッチングしパターニングする。そして、ベース層14とコレクタ層13をパターニングする。
【0037】
InGaAsのベース層14は、レジスト膜R3およびパターニングされた第1絶縁層23をマスクとしてパターニングされる。InGaAsのベース層14は、たとえば、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)= 3:1:50の混合液をエッチング液としてウェットエッチングされる。
【0038】
そして、InPのコレクタ層13は、前述したエミッタ層15と同様に、パターニングされたベース層14をマスクとしてパターニングする。コレクタ層13をエッチングする領域に、たとえば、Arをドーズ量1×1013cm−2、注入エネルギー20KeVの条件でイオン注入する。コレクタ層13は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液としてウェットエッチングされる。前述のエミッタ層15と同様に、コレクタ層13をエッチングする領域はイオン注入により結晶欠陥部を有するため、エッチング液に対する面方位依存性が喪失する。このため、コレクタ層13をエッチングする領域は、縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるコレクタ層13を形成することができる。
【0039】
次いで、図5(g)に示すように、サブコレクタ層12に接続するコレクタ電極19を形成する。コレクタ電極19は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板11の全面にレジスト膜R4を形成する。そして、レジスト膜R4をサブコレクタ層12が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R4をアッシングして、Ti、Pt、Auの積層体であるコレクタ電極19が形成される。
【0040】
次いで、図5(h)に示すように、サブコレクタ層12をパターニングするため、レジスト膜R5を設ける。サブコレクタ層12はレジスト膜R5をマスクとしパターニングされる。サブコレクタ層12は、たとえば、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液としてウェットエッチングされる。
【0041】
次いで、図6(i)に示すように、ベース電極18、エミッタキャップ層16、エミッタ層15、エミッタ電極17、コレクタ層13、サブコレクタ層12、コレクタ電極19、および基板11の上にCVD法によりSi3N4の第2絶縁層24を厚さ200nm程度にて形成する。
【0042】
次いで、図6(j)に示すように、エミッタ取り出し電極20、ベース取り出し電極21、コレクタ取り出し電極22を形成する。エミッタ取り出し電極20、ベース取り出し電極21、コレクタ取り出し電極22の各取り出し電極は、リフトオフ法により、第2絶縁層24を開口した後、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成される。
【0043】
InPのエミッタ層15とコレクタ層13などの加工される半導体層は、フォトレジストをマスクとせず、それぞれ、InGaAsのエミッタキャップ層16とサブコレクタ層12などのエッチング特性が異なる他の半導体層をハードマスクとしているためにエッチング液がその界面へしみ込むことが少ない。このため、InPは、従来、その結晶面方位依存性により、所望の形状にパターニングすることが困難であった。しかしながら、本実施形態は、被加工半導体層とエッチング特性が異なる半導体層をマスクとし被加工半導体層をエッチングする際、その被エッチング領域にイオン注入して結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させ縦方向と横方向とのエッチングレートを同等とするため、ウェトエッチングによるサイドエッチング量を容易に制御できる。したがって、本実施形態は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上ができる。
なお、上記のようにハードマスクでなく、フォトレジストをマスクとして用いて結晶性を有する半導体層をエッチングする場合であっても、結晶欠陥部を形成することで同様な効果が得られ、よって、所望なパターニングが容易にできる。また、イオン注入の深さは、RF電圧などのイオン注入条件を制御することで、容易に所望の深さに設定することができる。このため、実施形態1の製造方法は、高歩留まりで製造できる。
【0044】
(実施形態2)
本発明の一例である実施形態2の半導体装置の構成は、上述した実施形態1と同様に図1で示した構成のHBTである。
【0045】
以下に、本発明の実施形態2に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態1に示したHBTの製造方法のうち、エミッタキャップ層16およびエミッタ層15をパターニングする工程を除き、同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0046】
図8は、エミッタキャップ層16およびエミッタ層15をパターニングする工程を示す半導体装置の断面図である。
【0047】
図8(a)に示すように、InGaAsのエミッタキャップ層16およびInPのエミッタ層15をパターニングするために、エミッタ電極17をマスクとする。そして、図8(b)に示すように、たとえば、Arをドーズ量1×1013cm−2、RF電力40keVの条件でエミッタキャップ層16およびエミッタ層15をエッチングする領域にイオン注入をする。イオン注入により、エミッタキャップ層16をエッチングする領域に第1結晶欠陥部2、エミッタ層15のエッチングする領域に第2結晶欠陥部3が形成できる。このとき、エミッタキャップ層16およびエミッタ層15をエッチングする領域にあるInGaAsのベース層14を、イオン注入しないようにイオン注入条件を調整する。
そして、図8(c)に示すように、エミッタキャップ層16は、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液として用い、第1結晶欠陥部2と共にエッチングされ、パターニングされる。
【0048】
そして、エミッタ層15は、図8(d)に示すように、パターニングされたエミッタキャップ層16をマスクとし、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として用い、第2結晶欠陥部3と共にエッチングされ、パターニングされる。
【0049】
エミッタキャップ層16およびエミッタ層15をエッチングする領域はイオン注入により結晶欠陥部が形成され、両者共にエッチング液に対する面方位依存性が喪失する。このため、エミッタキャップ層16およびエミッタ層15をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、実施形態2は、所望なメサ構造であるエミッタキャップ層16およびエミッタ層15を形成できる。
また、複数の半導体層を同一工程で結晶欠陥部を形成するため、イオン注入の横方向の広がりが大きくなり、結晶欠陥部が横方向に広く形成できる。このため、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
このように、InGaAsのエミッタキャップ層16とInPのエミッタ層15のようにエッチング特性が異なる半導体層が複数ある場合であっても、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上が可能である。また、複数の半導体層を同一工程でイオン注入し結晶欠陥部を形成するため、製造効率を向上できる。
【0050】
(実施形態3)
本発明の一例である実施形態3の半導体装置の構成は、上述した実施形態1と同様に図1で示した構成のHBTである。
【0051】
以下に、本発明の実施形態3に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態1に示したHBTの製造方法のうち、エミッタキャップ層16およびエミッタ層15をパターニングする工程を除き、同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0052】
図9は、エミッタキャップ層16およびエミッタ層15をパターニングする工程を示す半導体装置の断面図である。
【0053】
図9(a)に示すように、InGaAsのエミッタキャップ層16およびInPをパターニングするために、エミッタ電極17をマスクとする。そして、図9(b)に示すように、エミッタキャップ層16をドライエッチング、たとえばRIE法によりエッチングする。エミッタキャップ層16をドライエッチングする際、エミッタ層15の厚さの半分程度の深さまでエッチングイオンを到達させる。このドライエッチングにより、エミッタ層15をエッチングする領域には結晶欠陥部4が形成される。
そして、図9(c)に示すように、エミッタ層15は、パターニングされたエミッタキャップ層16をマスクとしパターニングされる。エミッタ層15は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として用い、結晶欠陥部4と共にエッチングされる。
【0054】
上述したように、実施形態3の製造方法は、エミッタ層15をエッチングする領域に、ドライエッチングのエッチングイオンにより結晶欠陥部4を形成し、エッチング液に対する面方位依存性を喪失する。このため、エミッタ層15をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御でき、所望なメサ構造を形成できる。したがって、実施形態3の製造方法は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上を可能とする。
また、実施形態3の製造方法は、エミッタキャップ層16をドライエッチングする工程と同一工程でエミッタ層15をエッチングする領域に結晶欠陥部を形成するため、エッチング特性が異なる複数の半導体層をエッチングする場合であっても、製造効率を向上できる。
【0055】
なお、実施形態3においては、結晶欠陥部を併せて形成する際にドライエッチングとしてRIEを用いたが、プラズマエッチング、スパッタエッチング、イオンミリングでもよい。とくに、物理的スパッタリング作用が大きいスパッタエッチング、イオンミリングは、結晶の結晶格子のずれを生じやすく、結晶欠陥部を効果的に形成できる。
【0056】
【発明の効果】
本発明によれば、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することができる。また、本発明によれば、微細化、信頼性および製造効率の向上が可能である半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1,2,3に係る半導体装置の構成を示す概略断面図である。
【図2】図2は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図3】図3は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図4】図4は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図5】図5は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図6】図6は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図7】図7は本発明の実施形態1に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図8】図8は本発明の実施形態2に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図9】図9は本発明の実施形態3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図10】図10は従来の半導体装置を示し、(a)は概略断面図、(b)は概略平面図である。
【図11】図11は従来の半導体装置の製造方法における製造工程を示し、(a)は平面図、(b)は(a)のY1−Y2における概略断面図である。
【図12】図12は従来の半導体装置の製造方法における製造工程の概略平面図である。
【図13】図13は従来の半導体装置の製造方法における製造工程の概略平面図である。
【符号の説明】
11…基板、12…サブコレクタ層、13…コレクタ層、14…ベース層、15…エミッタ層、16…エミッタキャップ層、17…エミッタ電極、18…ベース電極、19…コレクタ電極、20…エミッタ取り出し電極、21…ベース取り出し電極、22…コレクタ取り出し電極、23…第1絶縁層、24…第2絶縁層
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、結晶性を有する半導体層をエッチングする製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置は、高集積化のために、多層化および微細化されている。半導体装置の製造工程は、高集積化に伴って複雑化し、歩留まりおよび信頼性の低下、そして、製造効率の低下の問題が発生している。とくに、パターニング技術は、半導体装置の製造工程において複数回実施される工程であり、歩留まり、信頼性、製造効率の向上が要求されている。
【0003】
パターニング技術において、不要な領域を除去するエッチング方法としてウェットエッチングとドライエッチングがある。化合物半導体、たとえば、InPのようにP(リン)元素を含む3−5族化合物半導体をパターニングする場合、ウェットエッチングが用いられる。ウェットエッチングはドライエッチングと比べて、特殊で高度な設備技術が不要である点、エッチング選択性が高い点、ラディエーションダメージがない点、およびコンタミネーションが少ない点などの利点がある。このため、ウェットエッチングは、化合物半導体分野において一般的に使用されている。
【0004】
従来において、ウェットエッチングにより、化合物半導体を所望な形状に加工する製造方法が提案されている。たとえば、2種類のウェットエッチングを実施するなどエッチング液を変更することによって、対称性の高い順テーパー形状とする製造方法が提案されている(たとえば、特許文献1参照)。
【0005】
【特許文献1】
特開2001−332530号公報(第3−7頁、図1)
【0006】
【発明が解決しようとする課題】
ウェットエッチングは、エッチング液と被エッチング物との化学反応を利用して除去する方法である。この化学反応は結晶面によって反応速度が異なるため、それぞれの結晶面方位によりエッチングレートが異なる。一般に、エッチングレートがはやい面から、(110)面>(100)面>(111)面のような順の面方位依存性があることが知られている。
このため、従来において化合物半導体のように結晶性を有する半導体層をウェットエッチングする場合、以下のような問題点があった。
【0007】
P(リン)元素を含む3−5族化合物半導体のエピタキシャル層を有するヘテロ接合バイポーラトランジスタ(以下よりHBT)を従来例として、以下に詳述する。図10(a)は、InPのエピタキシャル層を有するnpn型のHBTの概略断面図である。図10(b)は、図10(a)に示したHBTの概略平面図である。図10(a)に示すように、従来例のHBTは、InPの半導体基板111に複数の化合物半導体層112〜116を具備している。従来例のHBTは、基板111の主面にn+型InGaAsのサブコレクタ層112が形成され、サブコレクタ層112の上面の一部にn型InPのコレクタ層113が形成されている。そして、コレクタ層113の上面の一部にp型InGaAsのベース層114、ベース層114の上面の一部にn型InPのエミッタ層115、そして、エミッタ層115の上面にn型InGaAsのエミッタキャップ層116が形成されている。
【0008】
また、サブコレクタ層112の上面の一部にはTi、Pt、Auを順次積層して形成したコレクタ電極119が設けられている。そして、コレクタ電極119と同様な方法により、ベース層114の上面の一部にはベース電極118が設けられ、エミッタキャップ層116の上面の一部にはエミッタ電極117が設けられている。そして、図10(b)に示すように、コレクタ電極119にコレクタ取り出し電極122が形成され、コレクタコンタクトパッド132と接続する。同様に、ベース電極118にベース取り出し電極121が形成されベースコンタクトパッド131と接続し、エミッタ電極117にエミッタ取り出し電極120が形成されエミッタコンタクトパッド130と接続する。
【0009】
従来例において、基板111は(100)面が主面である。このため、エミッタ層115、ベース層114、コレクタ層113、サブコレクタ層112の上面は(100)面と等価な面方位である。各化合物半導体層112〜116は、ウェットエッチングによりメサ構造で形成されている。
【0010】
エミッタキャップ層116は、エミッタ層115のオーミックコンタクト抵抗が小さくなるため、前述したようにInGaAsが用いられる。このようなInGaAsなどAsを含む化合物半導体の場合、エッチング液はリン酸(H3PO4)+過酸化水素(H2O2)+水(H2O)、クエン酸(C3H4(OH)(COOH)3)+過酸化水素(H2O2)+水(H2O)などの過酸化水素系を用いる。この場合、顕著なエッチングレートの面方位依存性は現れにくい。
【0011】
そして、エミッタ層115を形成するInPなどのP(リン)元素を含むIII−V族化合物半導体の場合、エッチング液は塩酸(HCl)+水(H2O)、塩酸(HCl)+リン酸(H3PO4)+水(H20)など塩酸系を用いる。InPの半導体層は、前述の過酸化水素系のエッチング液ではPの酸化物が溶解しないため、ほとんどエッチングされない。一方、塩酸系のエッチング液では、前述のエミッタキャップ層116のInGaAsは、ほとんど化学反応しないため、ほとんどエッチングされない。このように、InGaAsとInPは、エッチング特性が異なる。この特性を用いることにより、エミッタ層115のInPはエミッタキャップ層116のInGaAsをパターンマスクとしエッチングされ、パターニングされる。しかし、この場合、フォトレジストをマスクとして用いた場合よりも界面へのエッチング液のしみ込みが少ないため、InPの結晶面方位依存性が強く発生する。このため、InPのエミッタ層115は、図11、図12、図13に示すように、所望な形状を得ることが困難であった。
【0012】
図11(a)は、図10に示すHBTのベース層114に形成されたエミッタ層115およびエミッタキャップ層116を示している平面図である。図11(b)は、図11(a)のY1−Y2断面における断面図である。エミッタ層115およびエミッタキャップ層116の上面は(100)面であり、[010]方向および[001]方向に平行な直線でパターニングされたInGaAsのエミッタキャップ層116をマスクとして、InPのエミッタ層115をウェットエッチングした場合を示している。この場合、InPのエミッタ層115は、図11(a)に示すようにウェットエッチングの過程でエッチングレートが速い(110)面と等価な面が現れる。そして、図11(b)に示すように、たとえば、[010]方向に平行な辺の側面に深さ方向の数倍以上のサイドエッチングがされる。
【0013】
また、図12および図13は、図10に示すHBTのベース層114に形成されたエミッタ層115とエミッタキャップ層116を示している平面図である。エミッタ層115とエミッタキャップ層116の上面は(100)面であり、[01−1]方向および[011]方向に平行な直線でパターニングされたInGaAsのエミッタキャップ層116をマスクとして、InPのエミッタ層115をウェットエッチングする場合を示している。図12に示すようにInPのエミッタ層115は、マスク形状と同様に[01−1]方向および[011]方向に平行な形状で形成されることが理想的である。しかしながら、実際には、[010]方向および[001]方向はエッチングレートが速いため、矩形形状の角の部分からそのエッチングレートが速い方向にエッチングが進行する。このため、InPのエミッタ層115は、図13に示すように、矩形形状の角が面取りされた形状となる。
【0014】
以上のように、結晶性を有する半導体層、たとえばInPのようにP(リン)元素を含む3−5族化合物半導体層は、ウェットエッチングにおいて面方位依存性があるため、所望な形状にパターニングすることが困難である。したがって、従来はウェットエッチングにおいて寸法制御性が悪化し高精度微細化に対応することが困難であった。
【0015】
したがって、本発明は、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することを目的とする。また、本発明は、微細化、信頼性、そして、製造効率の向上が可能である半導体装置の製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明は、結晶性を有する半導体層をエッチングする半導体装置の製造方法であって、前記半導体層をエッチングする領域に結晶欠陥部を形成する第1工程と、前記結晶欠陥部が形成された前記半導体層をウェットエッチングする第2工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に前述の結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。このため、縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。
【0017】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、前記複数の半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層の一部をエッチング液により除去する第1ウェットエッチング工程と、前記結晶欠陥部が形成された前記半導体層のうち、前記第1ウェットエッチング工程でエッチングされない半導体層をエッチング液により除去する第2ウェットエッチング工程と、
を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させることができる。また、本発明の半導体装置の製造方法は、複数の半導体層を同一工程で結晶欠陥部を形成するため、製造効率をさらに向上できる。そして、同一工程で複数の結晶性を有する半導体層をエッチングする領域に結晶欠陥部を形成するため、結晶欠陥部は横方向に広く形成され易く、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
【0018】
本発明は、結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、ドライエッチングにより前記複数の半導体層の一部を除去すると共に、前記ドライエッチングで除去されない半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、を有する半導体装置の製造方法である。
本発明の半導体装置の製造方法は、結晶性を有する半導体層に結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失できる。また、ドライエッチングできる半導体層をエッチングする工程と同一工程で、他の半導体層に結晶欠陥部を形成するため、製造効率をさらに向上できる。
【0019】
なお、本発明において結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。また、本発明においてエッチング特性が異なるとは、所定のエッチング条件においてエッチングレートが異なることをいう。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照して説明する。図1〜図9は本発明を実施する形態の一例であり、各工程で形成される半導体装置の概略断面図である。
【0021】
(実施形態1)
本発明の一例である実施形態1の半導体装置の構成について、図1を参照して以下に説明する。図1は、InPのエピタキシャル層を有するnpn型のHBTの概略断面図である。実施形態1の半導体装置は、InPの半導体の基板11に複数の化合物半導体層12〜16を具備している。実施形態1の半導体装置は、基板11の主面にn+型InGaAsのサブコレクタ層12と、サブコレクタ層12の上面の一部にn型InPのコレクタ層13と、コレクタ層13の上面の一部にp型InGaAsのベース層14と、ベース層14の上面の一部にn型InPのエミッタ層15と、そして、エミッタ層15の上面にn型InGaAsのエミッタキャップ層16と、を具備する。
【0022】
さらに、サブコレクタ層12の上面の一部にはTi、Pt、Auを順次積層して形成したコレクタ電極19が設けられている。そして、ベース層114の上面の一部には、同様にTi、Pt、Auを順次積層して形成したベース電極18が設けらえれ、そして、エミッタキャップ層16の上面の一部には同様にTi、Pt、Auを順次積層して形成したエミッタ電極17が設けられている。
【0023】
実施形態1に係る半導体装置は、基板11を(100)面を主面と用いている。このため、エミッタ層15、ベース層14、コレクタ層13、サブコレクタ層12の上面は(100)面と等価な面方位のエピタキシャル層である。たとえば、コレクタ層表面S13、エミッタ層表面S15はいずれも(100)面である。各化合物半導体層12〜16は、ウェットエッチングにより形成されたメサ構造である。
【0024】
以下に、実施形態1に係る半導体装置の製造方法について説明する。本実施形態においては、前述の図1に示したHBTの製造方法について、図1〜図7を用いて説明する。
【0025】
まず、図2に示すように、基板11の主面にサブコレクタ層12を形成する。基板11は、FeがドープされたInPの半導体を用い、(100)面を主面とする。サブコレクタ層12は、Siをドープし、不純物濃度1×1019cm−3程度のn+型のInGaAsを、厚さ400〜1000nm程度に形成する。
【0026】
そして、サブコレクタ層12の上面にコレクタ層13を形成する。コレクタ層13は、Siをドープし、不純物濃度2×1016cm−3程度のn型のInPを、厚さ500nm程度に形成する。
【0027】
そして、コレクタ層13の上面にベース層14を形成する。ベース層14は、CあるいはBeをドープし、不純物濃度2×1019cm−3程度のp型のInGaAsを厚さ75nm程度に形成する。
【0028】
次いで、ベース層14の上面にエミッタ層15を形成する。エミッタ層15は、Siをドープし、不純物濃度5×1017cm−3程度のn型のInPを厚さ50nm程度に形成する。
【0029】
そして、エミッタ層15の上面にエミッタキャップ層16を形成する。エミッタキャップ層16は、Siをドープし、不純物濃度1×1019cm−3程度のn型のInGaAsを厚さ50nm程度に形成する。
【0030】
以上のサブコレクタ層12、コレクタ層13、ベース層14、エミッタ層15、エミッタキャップ層16は、たとえば、MBE(Molecular Beam Epitaxy)法またはMOCVD(Metal Organic Chemical Vapor Deposition)法によるエピタキシャル成長で形成され、結晶性を有する。
【0031】
次いで、図2(b)に示すように、エミッタキャップ層16の上面の一部にエミッタ電極17を形成する。エミッタ電極17は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板11の全面にレジスト膜R1を形成する。そして、レジスト膜R1をエミッタキャップ層16が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R1をアッシングして、Ti、Pt、Auの積層体であるエミッタ電極17が形成される。
【0032】
次いで、図3(c)に示すように、エミッタキャップ層16およびエミッタ層15をパターニングする。本工程は、図7を用いて説明する。InGaAsのエミッタキャップ層16は、図7(a)に示すようにエミッタ電極17をマスクとし、図7(b)に示すように、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液としてウェットエッチングすることによりパターニングされる。
【0033】
そして、InPのエミッタ層15は、図7(c)に示すように、エミッタキャップ層16をマスクとしてパターニングされる。前述したように、エミッタキャップ層16のInGaAsとエミッタ層15のInPはエッチング特性が異なるため、エミッタキャップ層16をマスクとすることができる。まず、Arをドーズ量1×1013cm−2、注入エネルギー20KeVの条件にて、エミッタ層15をエッチングする領域にイオン注入する。イオン注入により、結晶性を有するエミッタ層15の結晶格子がずれて、結晶欠陥部1が形成される。結晶欠陥部は、結晶を構成する元素が結晶格子の位置からずれた部分をいう。イオン注入は結晶欠陥部1の形成のため、イオンのドーズ量が多い方が良好であり、Arの場合、ドーズ量1012〜1015cm−2とすることが好ましい。このとき、InGaAsのベース層14をイオン注入しないように、エミッタ層15の層厚の深さ半分程度にイオン濃度がピークとなるようにイオン注入条件を調整する。
なお、イオン注入はAr、Si、As、B、Oを使用することができる。このうち、Arイオンは質量が大きいため、効果的に結晶の結晶格子のずれを発生させ、結晶欠陥部1を形成することができる。
そして、エミッタ層15は、図7(d)に示すように、パターニングされたエミッタキャップ層16をマスクとし、パターニングされる。エミッタ層15は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として結晶欠陥部1と共にエッチングされパターニングされる。
以上のように、エミッタ層15は、イオン注入により、結晶欠陥部1が形成されているため、エッチング液に対する面方位依存性が喪失する。イオン注入しない場合は、異なるエッチングレートの面、たとえば(110)面が現れるため、サイドエッチングが顕著に発生する。しかしながら、イオン注入して面方位依存性が喪失させ縦方向と横方向のエッチングレートが同等となるため、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるエミッタ層15を形成することができる。
【0034】
次いで、図3(d)に示すように、ベース層14の上面の一部にベース電極18を形成する。ベース電極18は、たとえばリフトオフ法などにより、以下の手順にて形成される。まず、基板11の全面にレジスト膜R2を形成する。そして、レジスト膜R2をベース層14が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R2をアッシングして、Ti、Pt、Auの積層体であるベース電極18が形成される。
【0035】
次いで、図4(e)に示すように、ベース層14、ベース電極18、エミッタキャップ層16、エミッタ層15、エミッタ電極17の上にCVD(Chemical Vapor Deposition)法によりSi3N4の第1絶縁層23を厚さ100nm程度に形成する。
【0036】
次いで、図4(f)に示すように、ベース層14とコレクタ層13をパターニングするためのレジスト膜R3を設ける。そして、たとえばRIE(Reactive Ion Ething)法により、レジスト膜R3が形成された領域以外の第1絶縁層23をエッチングしパターニングする。そして、ベース層14とコレクタ層13をパターニングする。
【0037】
InGaAsのベース層14は、レジスト膜R3およびパターニングされた第1絶縁層23をマスクとしてパターニングされる。InGaAsのベース層14は、たとえば、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)= 3:1:50の混合液をエッチング液としてウェットエッチングされる。
【0038】
そして、InPのコレクタ層13は、前述したエミッタ層15と同様に、パターニングされたベース層14をマスクとしてパターニングする。コレクタ層13をエッチングする領域に、たとえば、Arをドーズ量1×1013cm−2、注入エネルギー20KeVの条件でイオン注入する。コレクタ層13は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液としてウェットエッチングされる。前述のエミッタ層15と同様に、コレクタ層13をエッチングする領域はイオン注入により結晶欠陥部を有するため、エッチング液に対する面方位依存性が喪失する。このため、コレクタ層13をエッチングする領域は、縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、所望なメサ構造であるコレクタ層13を形成することができる。
【0039】
次いで、図5(g)に示すように、サブコレクタ層12に接続するコレクタ電極19を形成する。コレクタ電極19は、たとえばリフトオフ法などにより、以下の手順にて形成する。まず、基板11の全面にレジスト膜R4を形成する。そして、レジスト膜R4をサブコレクタ層12が露出するまで開口して、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成する。そして、レジスト膜R4をアッシングして、Ti、Pt、Auの積層体であるコレクタ電極19が形成される。
【0040】
次いで、図5(h)に示すように、サブコレクタ層12をパターニングするため、レジスト膜R5を設ける。サブコレクタ層12はレジスト膜R5をマスクとしパターニングされる。サブコレクタ層12は、たとえば、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液としてウェットエッチングされる。
【0041】
次いで、図6(i)に示すように、ベース電極18、エミッタキャップ層16、エミッタ層15、エミッタ電極17、コレクタ層13、サブコレクタ層12、コレクタ電極19、および基板11の上にCVD法によりSi3N4の第2絶縁層24を厚さ200nm程度にて形成する。
【0042】
次いで、図6(j)に示すように、エミッタ取り出し電極20、ベース取り出し電極21、コレクタ取り出し電極22を形成する。エミッタ取り出し電極20、ベース取り出し電極21、コレクタ取り出し電極22の各取り出し電極は、リフトオフ法により、第2絶縁層24を開口した後、その開口に厚さ50nmのTi、厚さ50nmのPt、厚さ200nmのAuを順次積層して形成される。
【0043】
InPのエミッタ層15とコレクタ層13などの加工される半導体層は、フォトレジストをマスクとせず、それぞれ、InGaAsのエミッタキャップ層16とサブコレクタ層12などのエッチング特性が異なる他の半導体層をハードマスクとしているためにエッチング液がその界面へしみ込むことが少ない。このため、InPは、従来、その結晶面方位依存性により、所望の形状にパターニングすることが困難であった。しかしながら、本実施形態は、被加工半導体層とエッチング特性が異なる半導体層をマスクとし被加工半導体層をエッチングする際、その被エッチング領域にイオン注入して結晶欠陥部を形成し、エッチング液に対する面方位依存性を喪失させ縦方向と横方向とのエッチングレートを同等とするため、ウェトエッチングによるサイドエッチング量を容易に制御できる。したがって、本実施形態は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上ができる。
なお、上記のようにハードマスクでなく、フォトレジストをマスクとして用いて結晶性を有する半導体層をエッチングする場合であっても、結晶欠陥部を形成することで同様な効果が得られ、よって、所望なパターニングが容易にできる。また、イオン注入の深さは、RF電圧などのイオン注入条件を制御することで、容易に所望の深さに設定することができる。このため、実施形態1の製造方法は、高歩留まりで製造できる。
【0044】
(実施形態2)
本発明の一例である実施形態2の半導体装置の構成は、上述した実施形態1と同様に図1で示した構成のHBTである。
【0045】
以下に、本発明の実施形態2に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態1に示したHBTの製造方法のうち、エミッタキャップ層16およびエミッタ層15をパターニングする工程を除き、同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0046】
図8は、エミッタキャップ層16およびエミッタ層15をパターニングする工程を示す半導体装置の断面図である。
【0047】
図8(a)に示すように、InGaAsのエミッタキャップ層16およびInPのエミッタ層15をパターニングするために、エミッタ電極17をマスクとする。そして、図8(b)に示すように、たとえば、Arをドーズ量1×1013cm−2、RF電力40keVの条件でエミッタキャップ層16およびエミッタ層15をエッチングする領域にイオン注入をする。イオン注入により、エミッタキャップ層16をエッチングする領域に第1結晶欠陥部2、エミッタ層15のエッチングする領域に第2結晶欠陥部3が形成できる。このとき、エミッタキャップ層16およびエミッタ層15をエッチングする領域にあるInGaAsのベース層14を、イオン注入しないようにイオン注入条件を調整する。
そして、図8(c)に示すように、エミッタキャップ層16は、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)=3:1:50の混合液をエッチング液として用い、第1結晶欠陥部2と共にエッチングされ、パターニングされる。
【0048】
そして、エミッタ層15は、図8(d)に示すように、パターニングされたエミッタキャップ層16をマスクとし、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として用い、第2結晶欠陥部3と共にエッチングされ、パターニングされる。
【0049】
エミッタキャップ層16およびエミッタ層15をエッチングする領域はイオン注入により結晶欠陥部が形成され、両者共にエッチング液に対する面方位依存性が喪失する。このため、エミッタキャップ層16およびエミッタ層15をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御できる。したがって、実施形態2は、所望なメサ構造であるエミッタキャップ層16およびエミッタ層15を形成できる。
また、複数の半導体層を同一工程で結晶欠陥部を形成するため、イオン注入の横方向の広がりが大きくなり、結晶欠陥部が横方向に広く形成できる。このため、ウェットエッチング時のサイドエッチングをより効果的に防止できる。
このように、InGaAsのエミッタキャップ層16とInPのエミッタ層15のようにエッチング特性が異なる半導体層が複数ある場合であっても、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上が可能である。また、複数の半導体層を同一工程でイオン注入し結晶欠陥部を形成するため、製造効率を向上できる。
【0050】
(実施形態3)
本発明の一例である実施形態3の半導体装置の構成は、上述した実施形態1と同様に図1で示した構成のHBTである。
【0051】
以下に、本発明の実施形態3に係る半導体装置の製造方法について説明する。本実施形態においては、実施形態1に示したHBTの製造方法のうち、エミッタキャップ層16およびエミッタ層15をパターニングする工程を除き、同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0052】
図9は、エミッタキャップ層16およびエミッタ層15をパターニングする工程を示す半導体装置の断面図である。
【0053】
図9(a)に示すように、InGaAsのエミッタキャップ層16およびInPをパターニングするために、エミッタ電極17をマスクとする。そして、図9(b)に示すように、エミッタキャップ層16をドライエッチング、たとえばRIE法によりエッチングする。エミッタキャップ層16をドライエッチングする際、エミッタ層15の厚さの半分程度の深さまでエッチングイオンを到達させる。このドライエッチングにより、エミッタ層15をエッチングする領域には結晶欠陥部4が形成される。
そして、図9(c)に示すように、エミッタ層15は、パターニングされたエミッタキャップ層16をマスクとしパターニングされる。エミッタ層15は、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液として用い、結晶欠陥部4と共にエッチングされる。
【0054】
上述したように、実施形態3の製造方法は、エミッタ層15をエッチングする領域に、ドライエッチングのエッチングイオンにより結晶欠陥部4を形成し、エッチング液に対する面方位依存性を喪失する。このため、エミッタ層15をエッチングする領域は縦方向と横方向のエッチングレートが同等となり、サイドエッチング量が容易に制御でき、所望なメサ構造を形成できる。したがって、実施形態3の製造方法は、所望なパターニングが容易で微細化ができ、歩留まりまたは信頼性の向上を可能とする。
また、実施形態3の製造方法は、エミッタキャップ層16をドライエッチングする工程と同一工程でエミッタ層15をエッチングする領域に結晶欠陥部を形成するため、エッチング特性が異なる複数の半導体層をエッチングする場合であっても、製造効率を向上できる。
【0055】
なお、実施形態3においては、結晶欠陥部を併せて形成する際にドライエッチングとしてRIEを用いたが、プラズマエッチング、スパッタエッチング、イオンミリングでもよい。とくに、物理的スパッタリング作用が大きいスパッタエッチング、イオンミリングは、結晶の結晶格子のずれを生じやすく、結晶欠陥部を効果的に形成できる。
【0056】
【発明の効果】
本発明によれば、結晶性を有する半導体層をウェットエッチングする際、半導体層の面方位依存性の有無に起因せずに所望なパターニングが容易な半導体装置の製造方法を提供することができる。また、本発明によれば、微細化、信頼性および製造効率の向上が可能である半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1,2,3に係る半導体装置の構成を示す概略断面図である。
【図2】図2は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図3】図3は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図4】図4は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図5】図5は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図6】図6は本発明の実施形態1,2,3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図7】図7は本発明の実施形態1に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図8】図8は本発明の実施形態2に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図9】図9は本発明の実施形態3に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図10】図10は従来の半導体装置を示し、(a)は概略断面図、(b)は概略平面図である。
【図11】図11は従来の半導体装置の製造方法における製造工程を示し、(a)は平面図、(b)は(a)のY1−Y2における概略断面図である。
【図12】図12は従来の半導体装置の製造方法における製造工程の概略平面図である。
【図13】図13は従来の半導体装置の製造方法における製造工程の概略平面図である。
【符号の説明】
11…基板、12…サブコレクタ層、13…コレクタ層、14…ベース層、15…エミッタ層、16…エミッタキャップ層、17…エミッタ電極、18…ベース電極、19…コレクタ電極、20…エミッタ取り出し電極、21…ベース取り出し電極、22…コレクタ取り出し電極、23…第1絶縁層、24…第2絶縁層
Claims (6)
- 結晶性を有する半導体層をエッチングする半導体装置の製造方法であって、
前記半導体層をエッチングする領域に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、
を有する半導体装置の製造方法。 - 前記結晶欠陥形成工程において、前記半導体層をエッチングする領域にイオン注入し結晶欠陥部を形成する
請求項1記載の半導体装置の製造方法。 - 前記結晶性を有する半導体層が、5族元素にリン元素を含む3−5族化合物半導体である
請求項1記載の半導体装置の製造方法。 - 前記第1工程において、前記半導体層をエッチングする領域にアルゴンをイオン注入し結晶欠陥部を形成する
請求項3記載の半導体装置の製造方法。 - 結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、
前記複数の半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層の一部をエッチング液により除去する第1ウェットエッチング工程と、
前記結晶欠陥部が形成された前記半導体層のうち、前記第1ウェットエッチング工程でエッチングされない半導体層をエッチング液により除去する第2ウェットエッチング工程と、
を有する
半導体装置の製造方法。 - 結晶性を有しエッチング特性が異なる複数の半導体層をエッチングする半導体装置の製造方法であって、
ドライエッチングにより前記複数の半導体層の一部を除去すると共に、前記ドライエッチングで除去されない半導体層に結晶欠陥部を形成する結晶欠陥形成工程と、
前記結晶欠陥部が形成された前記半導体層をエッチング液により除去するウェットエッチング工程と、
を有する
半導体装置の製造方法。
Priority Applications (1)
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JP2003037973A JP2004247651A (ja) | 2003-02-17 | 2003-02-17 | 半導体装置の製造方法 |
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WO2006085367A1 (ja) * | 2005-02-09 | 2006-08-17 | Fujitsu Limited | 半導体装置の製造方法 |
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- 2003-02-17 JP JP2003037973A patent/JP2004247651A/ja active Pending
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