JP2007250677A - 半導体記憶装置およびそれを備えた半導体装置 - Google Patents
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Abstract
【課題】コンタクトホールの位置ズレを吸収し、かつ半導体記憶装置の小型化を図る手段を提供する。
【解決手段】半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極と、ゲート電極の両側の半導体基板の表層に形成された高濃度拡散層と、ゲート電極の両側面にそれぞれ接し、このゲート電極の両側の高濃度拡散層に達する半導体基板上の領域に形成された記憶素子と、ゲート電極および記憶素子を含む半導体基板上を覆う酸化シリコンからなる中間絶縁膜とを備えた半導体記憶装置において、記憶素子は、ゲート電極の高濃度拡散層側の側面を覆い、高濃度拡散層上に延在する第１のシリコン酸化膜と、第１のシリコン酸化膜上に積層された電荷蓄積窒化膜と、電荷蓄積窒化膜上に積層された第２のシリコン酸化膜と、第２のシリコン酸化膜上に形成されたシリコン窒化膜とを備える。
【選択図】 図１
【解決手段】半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極と、ゲート電極の両側の半導体基板の表層に形成された高濃度拡散層と、ゲート電極の両側面にそれぞれ接し、このゲート電極の両側の高濃度拡散層に達する半導体基板上の領域に形成された記憶素子と、ゲート電極および記憶素子を含む半導体基板上を覆う酸化シリコンからなる中間絶縁膜とを備えた半導体記憶装置において、記憶素子は、ゲート電極の高濃度拡散層側の側面を覆い、高濃度拡散層上に延在する第１のシリコン酸化膜と、第１のシリコン酸化膜上に積層された電荷蓄積窒化膜と、電荷蓄積窒化膜上に積層された第２のシリコン酸化膜と、第２のシリコン酸化膜上に形成されたシリコン窒化膜とを備える。
【選択図】 図１
Description
本発明は、ゲート電極の両側のサイドウォール部に形成された不揮発性の記憶素子を有する半導体記憶装置およびそれを備えた半導体装置に関する。
従来の半導体記憶装置は、半導体基板上に、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極の両側の半導体基板の表層に高濃度拡散層を形成し、ゲート電極の両側面に隣接しそれぞれ高濃度拡散層に達するサイドウォール形状の記憶素子を形成して構成され、その記憶素子を、ゲート電極の高濃度拡散層側の側面を覆い、高濃度拡散層に達するシリコン酸化膜と、このシリコン酸化膜上に形成されたサイドウォール形状の窒化シリコンからなる電荷蓄積窒化膜と、この電荷蓄積窒化膜を覆うシリコン酸化膜とで形成し、記憶素子の電荷蓄積窒化膜にチャネルホットエレクトロンを用いて電子を注入する不揮発性メモリを形成している（例えば、特許文献１参照。）。
従来の他の半導体記憶装置は、半導体基上に、ゲート絶縁膜を挟んで半導体基板に対向配置されたゲート電極の両側の半導体基板の表層に高濃度拡散層を形成し、ゲート電極の両側面に隣接しそれぞれ高濃度拡散層に達するサイドウォール形状の記憶素子を形成して構成され、その記憶素子を、ゲート電極の高濃度拡散層側の側面を覆い、高濃度拡散層に達するシリコン酸化膜と、このシリコン酸化膜上に積層された窒化シリコンからなる電荷蓄積窒化膜と、その電荷蓄積窒化膜上を覆うサイドウォール形状のシリコン酸化膜とで形成し、ゲート電極および記憶素子を含む半導体基板上を酸化シリコンからなる中間絶縁膜で覆い、記憶素子の電荷蓄積窒化膜にチャネルホットエレクトロンを用いて電子を注入する不揮発性メモリを形成している。
また、中間絶縁膜を貫通して高濃度拡散層に達するコンタクトホールを隣り合う記憶素子間に形成する場合に、ゲート電極およびその両側の記憶素子上を膜厚７０〜２００ｎｍの窒化シリコンからなるストッパ窒化膜で覆い、ＳｉＯ２／ＳｉＮのエッチング選択比が大きい異方性エッチング（酸化シリコン膜のエッチングレートが窒化シリコン膜のエッチングレートに比べて速い条件での異方性エッチングをいう。）を用いて、ストッパ窒化膜により記憶素子を保護しながらコンタクトホールを形成している（例えば、特許文献２参照。）。
特開２００４−５６０９５号公報（主に第７頁段落００３６−第８頁段落００３９、第５図）
特開２００４−３４３０１５号公報（主に第２１頁段落０１６１−段落０１６２、および第１７頁段落０１１９−段落０１２３、第１８図、第１１図）
しかしながら、上述した特許文献１の技術においては、ゲート電極の両側に形成された記憶素子の電荷蓄積窒化膜上をシリコン酸化膜で覆っているため、その後に形成される酸化シリコンからなる中間絶縁膜を貫通するコンタクトホールを異方性エッチングにより隣り合う記憶素子間に形成する場合に、コンタクトホールの形成位置にズレが生ずると、中間絶縁膜と電荷蓄積窒化膜上のシリコン酸化膜が同じ酸化シリコンで形成されているために選択的にエッチングすることができず、コンタクトホールの一部が記憶素子の電荷蓄積窒化膜およびその上のシリコン酸化膜を貫通して半導体基板上に達し、電荷蓄積窒化膜の削除部が高濃度拡散層の端部から離隔して記憶素子への電子の注入が困難になり、半導体記憶装置の信頼性が低下するという問題がある。
このコンタクトホールの位置ズレを吸収するために、隣り合う記憶素子間に余裕代を設けると、ゲート電極間の間隔を広げることになり、半導体記憶装置が大型化するという問題がある。
特許文献２の技術においても、特許文献１の技術と同様にゲート電極の両側に形成された記憶素子の電荷蓄積窒化膜上をシリコン酸化膜で覆っているため、上記と同様の問題がある。
特許文献２の技術においても、特許文献１の技術と同様にゲート電極の両側に形成された記憶素子の電荷蓄積窒化膜上をシリコン酸化膜で覆っているため、上記と同様の問題がある。
このため、特許文献２の技術においては、ゲート電極およびその両側の記憶素子上を窒化シリコンからなるストッパ窒化膜で覆い、ＳｉＯ２／ＳｉＮのエッチング選択比が大きい異方性エッチングを用いて、ストッパ窒化膜により記憶素子を保護しながらコンタクトホールを形成しているが、酸化シリコン膜を選択的にエッチングするといえどもコンタクトホールの穿孔方向に直交する方向に存在する窒化シリコン膜がエッチングされない訳ではないので、ストッパ窒化膜を比較的厚く形成することが必要になる。
また、異方性エッチングにおいては、スルーホールの穿孔方向に沿う方向はエッチングされ難いので、コンタクトプラグと高濃度拡散層との接触面積を確保するためには、隣り合う記憶素子間の間隔を少なくともストッパ窒化膜の膜厚の２倍分広げなければならず、半導体記憶装置が大型化するという問題がある。
本発明は、上記の問題点を解決するためになされたもので、コンタクトホールの位置ズレを吸収し、かつ半導体記憶装置の小型化を図る手段を提供することを目的とする。
本発明は、上記の問題点を解決するためになされたもので、コンタクトホールの位置ズレを吸収し、かつ半導体記憶装置の小型化を図る手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記半導体基板に対向配置されたゲート電極と、該ゲート電極の両側の前記半導体基板の表層に形成された高濃度拡散層と、前記ゲート電極の両側面にそれぞれ接し、該ゲート電極の両側の高濃度拡散層に達する前記半導体基板上の領域に形成された記憶素子と、前記ゲート電極および前記記憶素子を含む前記半導体基板上を覆う酸化シリコンからなる中間絶縁膜とを備えた半導体記憶装置において、前記記憶素子は、前記ゲート電極の前記高濃度拡散層側の側面を覆い、前記高濃度拡散層上に延在する第１のシリコン酸化膜と、該第１のシリコン酸化膜上に積層された電荷蓄積窒化膜と、該電荷蓄積窒化膜上に積層された第２のシリコン酸化膜と、該第２のシリコン酸化膜上に形成されたシリコン窒化膜と、を備えることを特徴とする。
これにより、本発明は、コンタクトホールの形成位置がズレて、コンタクトホールの一部が記憶素子上に形成されたとしても、最上層のシリコン窒化膜の異方性エッチングに対する保護機能により電荷蓄積窒化膜が削り取られることを防止してコンタクトホールの位置ズレを吸収することができ、隣り合うゲート電極の記憶素子間の間隔の拡大を最小限に抑制して半導体記憶装置の小型化を図ることができるという効果が得られる。
以下に、図面を参照して本発明による半導体記憶装置の実施例について説明する。
図１は実施例１の半導体記憶装置の断面を示す説明図、図２は実施例１の工程Ｐ５の終了状態を示す説明図、図３は実施例１の半導体記憶装置の作用を示す説明図である。
図１において、１は半導体記憶装置である。
２は半導体基板であり、比較的低濃度のＰ型不純物を拡散させた単結晶シリコン（Ｓｉ）からなる基板である。
図１において、１は半導体記憶装置である。
２は半導体基板であり、比較的低濃度のＰ型不純物を拡散させた単結晶シリコン（Ｓｉ）からなる基板である。
３は高濃度拡散層であり、半導体基板２の表層に比較的高濃度のＮ型不純物を拡散させて形成された拡散層であって、ソース領域およびドレイン領域として機能する。
４はゲート電極であり、隣り合う高濃度拡散層３の間の中央部の半導体基板２上に形成された酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜５上にポリシリコンを積層して形成された電極であって、ゲート絶縁膜５を挟んで半導体基板２に対向し、高濃度拡散層３が形成されていない高濃度拡散層３間の中央部に配置されている。
４はゲート電極であり、隣り合う高濃度拡散層３の間の中央部の半導体基板２上に形成された酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜５上にポリシリコンを積層して形成された電極であって、ゲート絶縁膜５を挟んで半導体基板２に対向し、高濃度拡散層３が形成されていない高濃度拡散層３間の中央部に配置されている。
６は低濃度拡散層であり、半導体基板２の表層に比較的低濃度のＮ型不純物を拡散させて形成された拡散層であって、ゲート電極４と高濃度拡散層３との間にそれぞれ形成されており、その先端はゲート電極４の下方に延在し、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成している。
８は第１のシリコン酸化膜であり、ゲート電極４の高濃度拡散層３側の側面４ａ、および半導体基板２上をＬ字状に覆い、高濃度拡散層３の端部上に達する酸化シリコンからなる膜厚３〜２０ｎｍの範囲の比較的膜厚の薄い薄膜の絶縁膜である。
８は第１のシリコン酸化膜であり、ゲート電極４の高濃度拡散層３側の側面４ａ、および半導体基板２上をＬ字状に覆い、高濃度拡散層３の端部上に達する酸化シリコンからなる膜厚３〜２０ｎｍの範囲の比較的膜厚の薄い薄膜の絶縁膜である。
９は電荷蓄積窒化膜（図１に網掛けで示す。他の図において同じ。）であり、第１のシリコン酸化膜８上に積層されたＬ字状の窒化シリコン（ＳｉＮ）からなる絶縁性および誘電性を有する膜厚２〜１５ｎｍの範囲の薄膜であって、注入された電子を保持して電荷を蓄積する機能を有している。
１０は第２のシリコン酸化膜であり、電荷蓄積窒化膜９上に積層されたＬ字状の酸化シリコンからなる膜厚３〜２０ｎｍの範囲の薄膜の絶縁膜であって、電荷蓄積窒化膜９に保持された電子の移動を抑制する電子障壁として機能する。
１０は第２のシリコン酸化膜であり、電荷蓄積窒化膜９上に積層されたＬ字状の酸化シリコンからなる膜厚３〜２０ｎｍの範囲の薄膜の絶縁膜であって、電荷蓄積窒化膜９に保持された電子の移動を抑制する電子障壁として機能する。
１１はシリコン窒化膜であり、第２のシリコン酸化膜１０に略矩形断面形状のサイドウォール形状に形成された窒化シリコンからなる膜厚１０〜２００ｎｍの範囲の比較的膜厚の厚い厚膜であって、後述するコンタクトホール１５を異方性エッチングにより形成するときの電荷蓄積窒化膜９の保護膜として機能する。
ここに、サイドウォール形状とは、本来、矩形にされるべきシリコン窒化膜１１等の断面形状が、ゲート電極４の上面を露出させる工程における異方性エッチング等のときに、ゲート電極４の反対側の上方の角部が削り取られて矩形の一の角部が円弧状または放物線状になった断面形状をいう。
ここに、サイドウォール形状とは、本来、矩形にされるべきシリコン窒化膜１１等の断面形状が、ゲート電極４の上面を露出させる工程における異方性エッチング等のときに、ゲート電極４の反対側の上方の角部が削り取られて矩形の一の角部が円弧状または放物線状になった断面形状をいう。
１２ａ、１２ｂは記憶素子であり、上記の第１のシリコン酸化膜８、電荷蓄積窒化膜９、第２のシリコン酸化膜１０、シリコン窒化膜１１を順に積層して形成されたＳｉＯ２・ＳｉＮ・ＳｉＯ２・ＳｉＮ構造（ＯＮＯＮ構造という。）を有するサイドウォール形状の素子であって、チャネルホットエレクトロンを用いて注入された電子を電荷蓄積窒化膜９中、または隣接する第１のシリコン酸化膜８および／もしくは第２のシリコン酸化膜１１との界面に保持して電荷を蓄積する不揮発性メモリとして機能する。
１４は中間絶縁膜であり、ゲート電極４上や記憶素子１２ａ、１２ｂ上等を覆う半導体基板２上に形成された酸化シリコンからなる厚膜の絶縁膜である。
１５はコンタクトホールであり、中間絶縁膜１４の上面から高濃度拡散層３に達する中間絶縁膜１４を貫通する貫通穴であって、一のゲート電極４の側面４ａに形成された記憶素子１２ａと、隣り合う他のゲート電極４の側面４ａに形成された記憶素子１２ｂとの間（この間を、隣り合うゲート電極４の記憶素子間という。）に形成される。
１５はコンタクトホールであり、中間絶縁膜１４の上面から高濃度拡散層３に達する中間絶縁膜１４を貫通する貫通穴であって、一のゲート電極４の側面４ａに形成された記憶素子１２ａと、隣り合う他のゲート電極４の側面４ａに形成された記憶素子１２ｂとの間（この間を、隣り合うゲート電極４の記憶素子間という。）に形成される。
１６はコンタクトプラグであり、コンタクトホール１５にタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグであって、高濃度拡散層３と中間絶縁膜１４上に形成される図示しない配線パターンとを電気的に接続する機能を有している。
上記の構成の作用について説明する。
本実施例の半導体記憶装置１は、以下のようにして製造される。
上記の構成の作用について説明する。
本実施例の半導体記憶装置１は、以下のようにして製造される。
工程Ｐ１、上記の記憶素子１２ａ、１２ｂ等の半導体素子を形成するための素子形成領域を設定した半導体基板２を準備し、上面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等により素子形成領域間を電気的に絶縁分離するための厚膜の酸化シリコンからなる図示しない素子分離層を形成する。
なお、本実施例の素子分離層は、図１における紙面の手前および奥方向に紙面と平行に形成されている。
工程Ｐ２、分離された素子形成領域の半導体基板２上に熱酸化法等によりゲート絶縁膜５を形成するための酸化シリコン膜を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極４を形成するためのポリシリコン膜を形成する。
工程Ｐ２、分離された素子形成領域の半導体基板２上に熱酸化法等によりゲート絶縁膜５を形成するための酸化シリコン膜を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート電極４を形成するためのポリシリコン膜を形成する。
そして、フォトリソグラフィによりポリシリコン膜上にゲート電極４の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出しているポリシリコン膜等をエッチングして半導体基板２を露出させ、ゲート酸化膜５を挟んで半導体基板２に対向するゲート電極４を形成する。
工程Ｐ３、工程Ｐ２で形成したレジストマスクを除去し、隣り合うゲート電極４間に露出している半導体基板２の上面に、低濃度のＮ型不純物をイオン注入して隣り合うゲート電極４のそれぞれの下方に達する低濃度拡散層６を形成する。
工程Ｐ３、工程Ｐ２で形成したレジストマスクを除去し、隣り合うゲート電極４間に露出している半導体基板２の上面に、低濃度のＮ型不純物をイオン注入して隣り合うゲート電極４のそれぞれの下方に達する低濃度拡散層６を形成する。
次いで、ゲート電極４上等に熱酸化法またはＣＶＤ法により第１のシリコン酸化膜８を形成するための薄膜の酸化シリコン膜を形成し、その上にＣＶＤ法により電荷蓄積窒化膜９を形成するための薄膜の窒化シリコン膜を積層し、その上にＣＶＤ法により第２のシリコン酸化膜１０を形成するための薄膜の酸化シリコン膜を積層し、その上にＣＶＤ法によりシリコン窒化膜１１を形成するための厚膜の窒化シリコン膜を形成する。
そして、異方性エッチングにより前記の積層した酸化シリコン膜や窒化シリコン膜をエッチングして、ゲート電極４の上面および隣り合うゲート電極４の記憶素子間の半導体基板２の上面を露出させる。
これにより、ゲート電極４の両側にサイドウォール形状にされたＯＮＯＮ構造の記憶素子１２ａ、１２ｂが形成される。
これにより、ゲート電極４の両側にサイドウォール形状にされたＯＮＯＮ構造の記憶素子１２ａ、１２ｂが形成される。
工程Ｐ４、記憶素子１２ａ、１２ｂの形成後に、隣り合うゲート電極４の記憶素子間に露出している半導体基板２の上面に、高濃度のＮ型不純物をイオン注入して隣り合うゲート電極４の記憶素子間に隣接する記憶素子１２ａおよび１２ｂのそれぞれの第１のシリコン酸化膜８の下方に達する高濃度拡散層３を形成する。
工程Ｐ５、高濃度拡散層３の形成後に、ゲート電極４および記憶素子１２ａ、１２ｂを含む半導体基板２上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して中間絶縁膜１４を形成する。この工程Ｐ５を終えた状態を図２に示す。
工程Ｐ５、高濃度拡散層３の形成後に、ゲート電極４および記憶素子１２ａ、１２ｂを含む半導体基板２上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して中間絶縁膜１４を形成する。この工程Ｐ５を終えた状態を図２に示す。
工程Ｐ６、中間絶縁膜１４の形成後に、フォトリソグラフィにより中間絶縁膜１４上に隣り合うゲート電極４の記憶素子間のコンタクトホール１５の形成領域の中間絶縁膜１４を露出させた開口部を有するレジストマスクを形成し、これをマスクとしてＳｉＯ２／ＳｉＮのエッチング選択比が大きい条件での異方性エッチングにより中間絶縁膜１４を穿孔して、高濃度拡散層３に達するコンタクトホール１５を形成する。
そして、前記のレジストマスクの除去し、ＣＶＤ法等によりコンタクトホール１５内に導電材料を埋め込んでコンタクトプラグ１６を形成して図１に示す本実施例の半導体記憶装置１を形成する。
また、中間絶縁膜１４上に、コンタクトプラグ１６に電気的に接続する配線パターン等を形成して本実施例の半導体記憶装置１を備えた半導体装置を製造する。
また、中間絶縁膜１４上に、コンタクトプラグ１６に電気的に接続する配線パターン等を形成して本実施例の半導体記憶装置１を備えた半導体装置を製造する。
このようにして形成された半導体記憶装置１の記憶素子１２ａ、１２ｂに蓄積された電荷の保持特性を評価するために、雰囲気温度を２５０℃とした加速試験を実施した。その試験結果を図４に示す。
図４は、記憶素子に蓄積された電子が、加熱時間の経過に伴って電荷蓄積窒化膜９内を移動し、もしくは半導体基板２側に抜けて電流が増加していく様子を示したものである。
図４は、記憶素子に蓄積された電子が、加熱時間の経過に伴って電荷蓄積窒化膜９内を移動し、もしくは半導体基板２側に抜けて電流が増加していく様子を示したものである。
図４における横軸は、雰囲気温度２５０℃での加熱時間を示し、縦軸はソース−ドレイン間の電流変動量を示す。
また、△印は本実施例のＯＮＯＮ構造の記憶素子１２ａ、１２ｂの場合を、◇印は比較のために作成したＯＮＯ構造、本実施例の第１のシリコン酸化膜８に電荷蓄積窒化膜９を積層し、これにサイドウォール形状のシリコン酸化膜を形成した記憶素子（例えば特許文献２の図１８に類似する記憶素子）の場合を、□印は比較のために形成したＯＮ構造、つまり本実施例の第１のシリコン酸化膜８にサイドウォール形状の電荷蓄積窒化膜を形成した記憶素子の場合を示す。
また、△印は本実施例のＯＮＯＮ構造の記憶素子１２ａ、１２ｂの場合を、◇印は比較のために作成したＯＮＯ構造、本実施例の第１のシリコン酸化膜８に電荷蓄積窒化膜９を積層し、これにサイドウォール形状のシリコン酸化膜を形成した記憶素子（例えば特許文献２の図１８に類似する記憶素子）の場合を、□印は比較のために形成したＯＮ構造、つまり本実施例の第１のシリコン酸化膜８にサイドウォール形状の電荷蓄積窒化膜を形成した記憶素子の場合を示す。
図４に示すように、本実施例のＯＮＯＮ構造の記憶素子１２ａ、１２ｂは、電荷蓄積窒化膜９の近傍に同じ材料のシリコン窒化膜１１を配置したとしても、従来のＯＮＯ構造の記憶素子と同等の特性を示すことが判る。
また、ＯＮ構造の場合は加熱時間の経過に伴って、ソース−ドレイン間の電流変動量が増加しており、電荷蓄積窒化膜に保持された電子が、熱エネルギにより励起されてサイドウォール形状の電荷蓄積窒化膜内の上部に移動する現象が起きていることが判る。
また、ＯＮ構造の場合は加熱時間の経過に伴って、ソース−ドレイン間の電流変動量が増加しており、電荷蓄積窒化膜に保持された電子が、熱エネルギにより励起されてサイドウォール形状の電荷蓄積窒化膜内の上部に移動する現象が起きていることが判る。
本実施例の半導体記憶装置１のＯＮＯＮ構造の記憶素子１２ａ、１２ｂは、従来のＯＮＯ構造の記憶素子と同等の電荷保持特性を有しており、電荷蓄積窒化膜９を覆う第２のシリコン酸化膜１０が薄膜であっても、この第２のシリコン窒化膜１０が電荷蓄積窒化膜９からの電子の移動を抑制する電子障壁として十分に機能をすることを示している。
つまり、半導体記憶装置１の動作時の周囲環境の温度上昇や、他の素子の動作に伴う発熱による温度上昇があったとしても、シリコン窒化膜１０が電子障壁として機能し、電荷蓄積窒化膜９から移動する電子を抑制して従来の半導体記憶装置と同様の環境下で用いることができることを示している。
つまり、半導体記憶装置１の動作時の周囲環境の温度上昇や、他の素子の動作に伴う発熱による温度上昇があったとしても、シリコン窒化膜１０が電子障壁として機能し、電荷蓄積窒化膜９から移動する電子を抑制して従来の半導体記憶装置と同様の環境下で用いることができることを示している。
また、本実施例の電荷蓄積窒化膜９は薄膜に形成されているので、電荷蓄積窒化膜９内の電子の移動をも抑制することができる。
上記のような電荷保持特性を有する本実施例の半導体記憶装置１は、上記の工程Ｐ６におけるコンタクトホール１５の形成時に、図３に示すようにコンタクトホール１５の形成位置が一方のゲート電極４の側にズレて、コンタクトホール１５が記憶素子１２ａまたは１２ｂの一部を含む位置に形成されたとしても、本実施例の異方性エッチングはＳｉＯ２／ＳｉＮのエッチング選択比が大きい条件で行われるので、厚膜のシリコン窒化膜１１の一部が削り取られて削除部１８が形成されるものの、その削除部１８は電荷蓄積窒化膜９に達することはなく、電荷蓄積窒化膜９への電子の注入が阻害されることもない。
上記のような電荷保持特性を有する本実施例の半導体記憶装置１は、上記の工程Ｐ６におけるコンタクトホール１５の形成時に、図３に示すようにコンタクトホール１５の形成位置が一方のゲート電極４の側にズレて、コンタクトホール１５が記憶素子１２ａまたは１２ｂの一部を含む位置に形成されたとしても、本実施例の異方性エッチングはＳｉＯ２／ＳｉＮのエッチング選択比が大きい条件で行われるので、厚膜のシリコン窒化膜１１の一部が削り取られて削除部１８が形成されるものの、その削除部１８は電荷蓄積窒化膜９に達することはなく、電荷蓄積窒化膜９への電子の注入が阻害されることもない。
すなわち、隣り合うゲート電極４の記憶素子間の間隔を、コンタクトプラグ１６の断面形状の公差およびコンタクトホール１５の形成位置の製造可能なズレ幅を考慮したときにコンタクトプラグ１６と高濃度拡散層３との必要な接触面積が確保できる長さと同等に設定しても、コンタクトホール１５の形成位置の位置ズレを最上層の厚膜のシリコン窒化膜１１の異方性エッチングに対する保護機能により吸収して電荷蓄積窒化膜９が削り取られることを防止するので、隣り合うゲート電極４の記憶素子間の間隔の拡大を最小限に抑制して半導体記憶装置１の小型化を図ることができる。
また、第１のシリコン酸化膜８および第２のシリコン酸化膜１０は３〜２０ｎｍの範囲の薄膜に形成されているので、例えコンタクトホール１５の一部がこれら第１および第２のシリコン酸化膜８、１０上に形成されたとしても、エッチストップ現象により酸化シリコン膜を選択的にエッチングする異方性エッチングにより深く掘り込まれることはなく、電荷蓄積窒化膜９の機能を損なうことはない。
なお、本実施例では、上記工程Ｐ３において、第２のシリコン酸化膜１０はＣＶＤ法により形成するとして説明したが、電荷蓄積窒化膜９を厚目に形成しておき、熱酸化法により第２のシリコン酸化膜１０を形成するようにしてもよい。
以上説明したように、本実施例では、ゲート電極の両側の高濃度拡散層に達する領域に形成されたサイドウォール形状の記憶素子を、ゲート電極の高濃度拡散層側の側面を覆い高濃度拡散層上に延在する第１のシリコン酸化膜上に、電荷蓄積窒化膜と第２のシリコン酸化膜とシリコン窒化膜とを積層して形成するようにしたことによって、コンタクトホールの形成位置がズレて、コンタクトホールの一部が記憶素子上に形成されたとしても、最上層の厚膜のシリコン窒化膜の異方性エッチングに対する保護機能により電荷蓄積窒化膜が削り取られることを防止してコンタクトホールの位置ズレを吸収することができ、隣り合うゲート電極の記憶素子間の間隔の拡大を最小限に抑制して半導体記憶装置の小型化を図ることができる。
以上説明したように、本実施例では、ゲート電極の両側の高濃度拡散層に達する領域に形成されたサイドウォール形状の記憶素子を、ゲート電極の高濃度拡散層側の側面を覆い高濃度拡散層上に延在する第１のシリコン酸化膜上に、電荷蓄積窒化膜と第２のシリコン酸化膜とシリコン窒化膜とを積層して形成するようにしたことによって、コンタクトホールの形成位置がズレて、コンタクトホールの一部が記憶素子上に形成されたとしても、最上層の厚膜のシリコン窒化膜の異方性エッチングに対する保護機能により電荷蓄積窒化膜が削り取られることを防止してコンタクトホールの位置ズレを吸収することができ、隣り合うゲート電極の記憶素子間の間隔の拡大を最小限に抑制して半導体記憶装置の小型化を図ることができる。
また、両側の高濃度拡散層のゲート電極側にゲート電極の下方に延在する低濃度拡散層を形成したことによって、低濃度拡散層の抵抗変化により電荷蓄積窒化膜への電荷の蓄積の有無を判定することができ、記憶素子に蓄積された電荷の有無判定の簡素化を図ることができる。
ところで、半導体記憶装置１を有する半導体装置においては、半導体記憶装置１の周辺にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が形成されている場合が多い。
ところで、半導体記憶装置１を有する半導体装置においては、半導体記憶装置１の周辺にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子が形成されている場合が多い。
図５は実施例１のＭＯＳＦＥＴの断面を示す説明図である。
図５において、２１はＭＯＳＦＥＴである。
本実施例のＭＯＳＦＥＴ２１は、ｎＭＯＳ素子であり、半導体基板２に設定された素子形成領域に形成されたＮ型不純物を拡散させた高濃度拡散層３および低濃度拡散層６（ＬＤＤ）からなる拡散層と、低濃度拡散層６を跨いで形成されたゲート絶縁膜５を挟んで半導体基板２に対向するゲート電極４と、ゲート電極４の両側に形成されたサイドウォール部２２ａ、２２ｂと、２酸化珪素等からなる中間絶縁膜１４に埋設された高濃度拡散層３に接続するコンタクトプラグ備えて構成されている。
図５において、２１はＭＯＳＦＥＴである。
本実施例のＭＯＳＦＥＴ２１は、ｎＭＯＳ素子であり、半導体基板２に設定された素子形成領域に形成されたＮ型不純物を拡散させた高濃度拡散層３および低濃度拡散層６（ＬＤＤ）からなる拡散層と、低濃度拡散層６を跨いで形成されたゲート絶縁膜５を挟んで半導体基板２に対向するゲート電極４と、ゲート電極４の両側に形成されたサイドウォール部２２ａ、２２ｂと、２酸化珪素等からなる中間絶縁膜１４に埋設された高濃度拡散層３に接続するコンタクトプラグ備えて構成されている。
このサイドウォール部２２ａ、２２ｂは、上記の記憶素子１２ａ、１２ｂと同様にして形成された薄膜の第１のシリコン酸化膜８、薄膜の第２のシリコン酸化膜１０、厚膜のシリコン窒化膜１１を有しており、その第１のシリコン酸化膜８と第２のシリコン酸化膜１０との間には、上記の記憶素子１２ａ、１２ｂの電荷蓄積窒化膜９と同様にして形成された窒化シリコンの薄膜である窒化シリコン絶縁膜９ａが形成され、第１のシリコン酸化膜８、窒化シリコン絶縁膜９ａ、第２のシリコン酸化膜１０、厚膜のシリコン窒化膜１１を順に積層したサイドウォール形状に形成されている。
これにより、ゲート電極４に対向する半導体基板２の表層がｎＭＯＳ素子のチャネル領域２３として機能し、ゲート電極４に加えられた電圧によりチャネル領域２３にチャネルが形成され、ソース領域またはドレイン領域として機能する高濃度拡散層３の間を流れる電流が制御される。
この場合に、サイドウォール部２２ａ、２２ｂを形成する窒化シリコンからなる窒化シリコン絶縁膜９ａやシリコン窒化膜１１は、電気絶縁性を有しているので、酸化シリコン膜と同様に絶縁膜として機能する。
この場合に、サイドウォール部２２ａ、２２ｂを形成する窒化シリコンからなる窒化シリコン絶縁膜９ａやシリコン窒化膜１１は、電気絶縁性を有しているので、酸化シリコン膜と同様に絶縁膜として機能する。
ＭＯＳＦＥＴ２１が、ｐＭＯＳ素子の場合も同様である。
このように、本実施例のＭＯＳＦＥＴ２１は、上記のゲート電極４およびその両側に形成されたサイドウォール形状の記憶素子１２ａ、１２ｂと同様の構成を有しているので、上記の工程Ｐ１〜Ｐ６と同じ工程の順序で同時に製造することができ、半導体記憶装置１を備えた半導体装置の製造工程を簡素化することができる。
このように、本実施例のＭＯＳＦＥＴ２１は、上記のゲート電極４およびその両側に形成されたサイドウォール形状の記憶素子１２ａ、１２ｂと同様の構成を有しているので、上記の工程Ｐ１〜Ｐ６と同じ工程の順序で同時に製造することができ、半導体記憶装置１を備えた半導体装置の製造工程を簡素化することができる。
図６は実施例２の半導体記憶装置の断面を示す説明図、図７は実施例２の工程ＰＡ５の終了状態を示す説明図、図８は実施例２の工程ＰＡ６の終了状態を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図６において、３１はシリサイド膜であり、ゲート電極４上に形成された比較的高融点の金属材料（例えばタングステン）とシリコンとの化合物であるシリサイド材料からなる薄膜であって、ポリシリコンからなるゲート電極４の電気抵抗を減少させる機能を有している。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図６において、３１はシリサイド膜であり、ゲート電極４上に形成された比較的高融点の金属材料（例えばタングステン）とシリコンとの化合物であるシリサイド材料からなる薄膜であって、ポリシリコンからなるゲート電極４の電気抵抗を減少させる機能を有している。
３２はハードマスク窒化膜であり、シリサイド膜３１上に積層された窒化シリコンからなる膜厚５０〜３００ｎｍの範囲の厚膜であって、後述するコンタクトホール３５をセルフアラインコンタクトエッチング法により形成するときのゲート電極４の保護膜として機能する。
３３はストッパ窒化膜であり、ハードマスク窒化膜３２および記憶素子１２ａ、１２ｂを含む半導体基板２上に形成された窒化シリコンからなる膜厚１０〜４０ｎｍの範囲の薄膜であって、後述するコンタクトホール３５をセルフアラインコンタクトエッチング法により形成するときのゲート電極４や電荷蓄積窒化膜９の保護膜として機能する。
３３はストッパ窒化膜であり、ハードマスク窒化膜３２および記憶素子１２ａ、１２ｂを含む半導体基板２上に形成された窒化シリコンからなる膜厚１０〜４０ｎｍの範囲の薄膜であって、後述するコンタクトホール３５をセルフアラインコンタクトエッチング法により形成するときのゲート電極４や電荷蓄積窒化膜９の保護膜として機能する。
本実施例のコンタクトホール３５は、その中間絶縁膜１４の上面側は、隣り合うゲート電極４のそれぞれの一部を含む領域の中間絶縁膜１４にハードマスク窒化膜３２に達すると共に実施例１のコンタクトホール１５に比べて大きい断面形状を有する穴として形成され、その半導体基板２側は、サイドウォール形状の記憶素子１２ａ、１２ｂ上に形成されたストッパ窒化膜３３に沿って縮小し、隣り合うゲート電極４の記憶素子間に形成されている高濃度拡散層３に達しており、中間絶縁膜１４の上面から高濃度拡散層３に達する中間絶縁膜１４を貫通する貫通穴として形成されている。
３６はコンタクトプラグであり、実施例１と同様の導電材料をコンタクトホール３５に埋め込んで形成されたプラグであって、高濃度拡散層３と中間絶縁膜１４上に形成される図示しない配線パターンとを電気的に接続する機能を有している。
なお、セルフアラインコンタクトエッチング法は、異方性エッチングによりゲート電極４上を含む領域をエッチングし、終点検出によりゲート電極４上のハードマスク窒化膜３２に達したことを検出し、その後は既知のハードマスク窒化膜３２の半導体基板２からの高さに基づいて、残りのコンタクトホール３５のエッチングを時間により管理し、エッチング量の適正化を図る方法である。
なお、セルフアラインコンタクトエッチング法は、異方性エッチングによりゲート電極４上を含む領域をエッチングし、終点検出によりゲート電極４上のハードマスク窒化膜３２に達したことを検出し、その後は既知のハードマスク窒化膜３２の半導体基板２からの高さに基づいて、残りのコンタクトホール３５のエッチングを時間により管理し、エッチング量の適正化を図る方法である。
上記の構成の作用について説明する。
本実施例の半導体記憶装置１は、以下のようにして製造される。
工程ＰＡ１、実施例１の工程Ｐ１と同様にして図示しない素子分離層を形成する。
工程ＰＡ２、実施例１の工程Ｐ２と同様にしてゲート絶縁膜５を形成するための酸化シリコン膜を形成し、その上にゲート電極４を形成するためのポリシリコン膜を形成する。
本実施例の半導体記憶装置１は、以下のようにして製造される。
工程ＰＡ１、実施例１の工程Ｐ１と同様にして図示しない素子分離層を形成する。
工程ＰＡ２、実施例１の工程Ｐ２と同様にしてゲート絶縁膜５を形成するための酸化シリコン膜を形成し、その上にゲート電極４を形成するためのポリシリコン膜を形成する。
次いで、ポリシリコン膜上にＣＶＤ法によりシリサイド膜３１を形成するためのシリサイド材料の薄膜を形成し、その上にハードマスク窒化膜３２を形成するための厚膜の窒化シリコン膜を形成する。
そして、フォトリソグラフィにより前記の窒化シリコン膜上にゲート電極４の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出している窒化シリコン膜等をエッチングして半導体基板２を露出させ、ゲート酸化膜５を挟んで半導体基板２に対向するゲート電極４、並びにゲート電極４上に積層されたシリサイド膜３１およびハードマスク窒化膜３２を形成する。
そして、フォトリソグラフィにより前記の窒化シリコン膜上にゲート電極４の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出している窒化シリコン膜等をエッチングして半導体基板２を露出させ、ゲート酸化膜５を挟んで半導体基板２に対向するゲート電極４、並びにゲート電極４上に積層されたシリサイド膜３１およびハードマスク窒化膜３２を形成する。
工程ＰＡ３、工程ＰＡ２で形成したレジストマスクを除去し、実施例１の工程Ｐ３と同様にして低濃度拡散層６を形成する。
次いで、実施例１の工程Ｐ３と同様にしてゲート電極４上のハードマスク窒化膜３２上等に第１のシリコン酸化膜８、電荷蓄積窒化膜９、第２のシリコン酸化膜１０、シリコン窒化膜１１を形成するための酸化シリコン膜や窒化シリコン膜を積層し、異方性エッチングによりエッチングして、ハードマスク窒化膜３２の上面および隣り合うゲート電極４の記憶素子間の半導体基板２の上面を露出させ、ゲート電極４の両側にサイドウォール形状にされたＯＮＯＮ構造の記憶素子１２ａ、１２ｂを形成する。
次いで、実施例１の工程Ｐ３と同様にしてゲート電極４上のハードマスク窒化膜３２上等に第１のシリコン酸化膜８、電荷蓄積窒化膜９、第２のシリコン酸化膜１０、シリコン窒化膜１１を形成するための酸化シリコン膜や窒化シリコン膜を積層し、異方性エッチングによりエッチングして、ハードマスク窒化膜３２の上面および隣り合うゲート電極４の記憶素子間の半導体基板２の上面を露出させ、ゲート電極４の両側にサイドウォール形状にされたＯＮＯＮ構造の記憶素子１２ａ、１２ｂを形成する。
工程ＰＡ４、記憶素子１２ａ、１２ｂの形成後に、実施例１の工程Ｐ４と同様にして高濃度拡散層３を形成する。
そして、ゲート電極４上のハードマスク窒化膜３２上および記憶素子１２ａ、１２ｂ上等にＣＶＤ法により薄膜の窒化シリコンからなるストッパ窒化膜３３を形成する。
工程ＰＡ５、ストッパ窒化膜３３の形成後に、実施例１の工程Ｐ４と同様にしてストッパ窒化膜３３を覆う中間絶縁膜１４を形成する。この工程ＰＡ５を終えた状態を図７に示す。
そして、ゲート電極４上のハードマスク窒化膜３２上および記憶素子１２ａ、１２ｂ上等にＣＶＤ法により薄膜の窒化シリコンからなるストッパ窒化膜３３を形成する。
工程ＰＡ５、ストッパ窒化膜３３の形成後に、実施例１の工程Ｐ４と同様にしてストッパ窒化膜３３を覆う中間絶縁膜１４を形成する。この工程ＰＡ５を終えた状態を図７に示す。
工程ＰＡ６、中間絶縁膜１４の形成後に、フォトリソグラフィにより中間絶縁膜１４上に隣り合うゲート電極４間のそれぞれのゲート電極４上のハードマスク窒化膜３２上の一部を含むコンタクトホール３５の形成領域の中間絶縁膜１４を露出させた開口部を有するレジストマスクを形成し、これをマスクとしてＳｉＯ２／ＳｉＮのエッチング選択比が大きい条件での異方性エッチングによりゲート電極４上のストッパ窒化膜３３を除去する程度に中間絶縁膜１４をエッチングしてハードマスク窒化膜３２に達するまでのコンタクトホール３５を穿孔し、終点検出によりハードマスク窒化膜３２に達したことを検出して本工程の異方性エッチングを終了する。
この工程ＰＡ６を終えた状態は、図８に示すように、ハードマスク窒化膜３２上等のストッパ窒化膜３３のようにコンタクトホール３５の穿孔方向の直交方向に存在する窒化シリコン膜は異方性エッチングにより削り取られるが、ハードマスク窒化膜３２および記憶素子１２ａ、１２ｂはこれらの極一部が削り取られて小さな削除部１８が形成され、隣り合うゲート電極４の記憶素子間に形成されているストッパ窒化膜３３はエッチングされずに残存した状態になっている。
工程ＰＡ７、終点検出により工程ＰＡ６を終えた後は、窒化シリコン膜を選択的にエッチングする条件の異方性エッチングにより、工程ＰＡ６で形成したレジストマスクをマスクとして、隣り合うゲート電極４の記憶素子間に形成されているストッパ窒化膜３３をエッチングして、高濃度拡散層３に達するコンタクトホール３５を形成する。
このときの異方性エッチングは、ハードマスク窒化膜３２の半導体基板２からの高さに基づいて算出されたエッチング時間により時間を管理して行われる。
このときの異方性エッチングは、ハードマスク窒化膜３２の半導体基板２からの高さに基づいて算出されたエッチング時間により時間を管理して行われる。
また、ハードマスク窒化膜３２および記憶素子１２ａ、１２ｂは、ストッパ窒化膜３３の厚さに相当する厚さ分削り取られて比較的大きな削除部１８が形成される。
そして、工程ＰＡ６で形成したレジストマスクの除去し、スパッタ法等によりコンタクトホール３５内に導電材料を埋め込んでコンタクトプラグ３６を形成して図６に示す本実施例の半導体記憶装置１を形成する。
そして、工程ＰＡ６で形成したレジストマスクの除去し、スパッタ法等によりコンタクトホール３５内に導電材料を埋め込んでコンタクトプラグ３６を形成して図６に示す本実施例の半導体記憶装置１を形成する。
また、中間絶縁膜１４上に、コンタクトプラグ１６に電気的に接続する配線パターン等を形成して本実施例の半導体記憶装置１を備えた半導体装置を製造する。
このようにして形成された本実施例の半導体記憶装置１は、上記工程ＰＡ６、ＰＡ７におけるコンタクトホール３５の形成時に、図６に示すように工程ＰＡ７における窒化シリコン膜を選択的にエッチングする条件の異方性エッチングによりハードマスク窒化膜３２および記憶素子１２ａ、１２ｂに比較的大きな削除部１８が形成されるが、ゲート電極４および電荷蓄積窒化膜９は、少なくともストッパ窒化膜３３の膜厚より厚い厚膜のハードマスク窒化膜３２およびシリコン窒化膜１１により覆われているので、削除部１８がゲート電極４上のシリサイド膜３１および電荷蓄積窒化膜９に達することはなく、ゲート電極４とコンタクトプラグ３６との間にショートが生ずること、および電荷蓄積窒化膜９への電子の注入が阻害されることもない。
このようにして形成された本実施例の半導体記憶装置１は、上記工程ＰＡ６、ＰＡ７におけるコンタクトホール３５の形成時に、図６に示すように工程ＰＡ７における窒化シリコン膜を選択的にエッチングする条件の異方性エッチングによりハードマスク窒化膜３２および記憶素子１２ａ、１２ｂに比較的大きな削除部１８が形成されるが、ゲート電極４および電荷蓄積窒化膜９は、少なくともストッパ窒化膜３３の膜厚より厚い厚膜のハードマスク窒化膜３２およびシリコン窒化膜１１により覆われているので、削除部１８がゲート電極４上のシリサイド膜３１および電荷蓄積窒化膜９に達することはなく、ゲート電極４とコンタクトプラグ３６との間にショートが生ずること、および電荷蓄積窒化膜９への電子の注入が阻害されることもない。
また、コンタクトホール３５の形成位置が一方のゲート電極４の側にズレて形成されたとしても、前記と同様にゲート電極４や電荷蓄積窒化膜９が厚膜のハードマスク窒化膜３２およびシリコン窒化膜１１により保護されているので、隣り合うゲート電極４の記憶素子間の間隔を広げることなく位置ズレを吸収することができる。
更に、本実施例のゲート電極４上や記憶素子１２ａ、１２ｂ上には、厚膜のハードマスク窒化膜３２やシリコン窒化膜１１が形成されているので、薄膜のストッパ窒化膜３３を形成すれば、前記の保護機能を確保することができ、隣り合うゲート電極４の記憶素子間の間隔の拡大を最小限に止めて、セルフアラインコンタクトエッチング法によりコンタクトホール３５を形成する半導体記憶装置１の小型化を図ることができる。
更に、本実施例のゲート電極４上や記憶素子１２ａ、１２ｂ上には、厚膜のハードマスク窒化膜３２やシリコン窒化膜１１が形成されているので、薄膜のストッパ窒化膜３３を形成すれば、前記の保護機能を確保することができ、隣り合うゲート電極４の記憶素子間の間隔の拡大を最小限に止めて、セルフアラインコンタクトエッチング法によりコンタクトホール３５を形成する半導体記憶装置１の小型化を図ることができる。
また、第１のシリコン酸化膜８および第２のシリコン酸化膜１０は３〜２０ｎｍの範囲の薄膜に形成されているので、実施例１で説明したと同様にエッチストップ現象により工程ＰＡ６における異方性エッチングにおいて深く掘り込まれることはない。
更に、工程ＰＡ７における異方性エッチングにおいても電荷蓄積窒化膜９が２〜１５ｎｍの範囲の薄膜に形成されているので、エッチストップ現象により深く掘り込まれることはなく、電荷蓄積窒化膜９の機能を損なうこともない。
更に、工程ＰＡ７における異方性エッチングにおいても電荷蓄積窒化膜９が２〜１５ｎｍの範囲の薄膜に形成されているので、エッチストップ現象により深く掘り込まれることはなく、電荷蓄積窒化膜９の機能を損なうこともない。
以上説明したように、本実施例では、ゲート電極の両側の高濃度拡散層に達する領域に形成されたサイドウォール形状の記憶素子を、ゲート電極の高濃度拡散層側の側面を覆い高濃度拡散層上に延在する第１のシリコン酸化膜上に、電荷蓄積窒化膜と第２のシリコン酸化膜とシリコン窒化膜とを積層して形成し、ゲート電極上に、窒化シリコンからなるハードマスク窒化膜を設け、このハードマスク窒化膜および記憶素子を含む半導体基板上の、中間絶縁膜との間に窒化シリコンからなるストッパ窒化膜を形成するようにしたことによって、セルフアラインコンタクトエッチング法により形成されたコンタクトホールの形成位置がズレたとしても、ストッパ窒化膜と、ハードマスク窒化膜およびシリコン窒化膜とにより形成される厚膜の窒化シリコン膜の異方性エッチングに対する保護機能によりゲート電極や電荷蓄積窒化膜が削り取られることを防止してコンタクトホールの位置ズレを吸収することができると共に、薄膜のストッパ窒化膜により隣り合うゲート電極の記憶素子間の間隔の拡大を最小限に止めてセルフアラインコンタクトエッチング法によりコンタクトホールを形成する半導体記憶装置の小型化を図ることができる。
なお、本実施例の半導体記憶装置を有する半導体装置においても、実施例１で説明したと同様に上記の工程ＰＡ１〜ＰＡ７と同じ工程の順序でＭＯＳＦＥＴを同時に製造することができ、半導体記憶装置を備えた半導体装置の製造工程を簡素化することができる。
この場合に、本実施例の素子分離層上にはストッパ窒化膜が形成されているので、工程ＰＡ６における異方性エッチングにより素子分離層がエッチングされることはなく、工程ＰＡ７における窒化シリコン膜を選択的にエッチングする異方性エッチングによる酸化シリコンで形成された素子分離層の削れを最小限に止めることが可能になり、コンタクトプラグにより隣り合う素子形成領域を素子分離層を越えて接続することも実現することができる。
この場合に、本実施例の素子分離層上にはストッパ窒化膜が形成されているので、工程ＰＡ６における異方性エッチングにより素子分離層がエッチングされることはなく、工程ＰＡ７における窒化シリコン膜を選択的にエッチングする異方性エッチングによる酸化シリコンで形成された素子分離層の削れを最小限に止めることが可能になり、コンタクトプラグにより隣り合う素子形成領域を素子分離層を越えて接続することも実現することができる。
上記各実施例においては、高濃度拡散層や低濃度拡散層はＮ型不純物を拡散させるとして説明したが、Ｐ型不純物を拡散させるようにしてもよい。
また、上記各実施例においては、記憶素子はＯＮＯＮ構造であるとして説明したが、ＯＮＯＮＯＮ構造等であってもよい。要は最上層を窒化シリコン膜にすればよく、電荷蓄積窒化膜上に積層する酸化シリコン膜と窒化シリコン膜の数はいくつであってもよい。
また、上記各実施例においては、記憶素子はＯＮＯＮ構造であるとして説明したが、ＯＮＯＮＯＮ構造等であってもよい。要は最上層を窒化シリコン膜にすればよく、電荷蓄積窒化膜上に積層する酸化シリコン膜と窒化シリコン膜の数はいくつであってもよい。
更に、上記各実施例において説明した記憶素子は、Ｎ型低濃度拡散層の抵抗変化により電荷蓄積窒化膜への電荷の蓄積の有無を判定する半導体記憶装置であっても、スレッショルド電圧（しきい電圧）により電荷蓄積窒化膜への電荷の蓄積の有無を判定する半導体記憶装置であっても適用することができる。
１ 半導体記憶装置
２ 半導体基板
３ 高濃度拡散層
４ ゲート電極
４ａ 側面
５ ゲート絶縁膜
６ 低濃度拡散層
８ 第１のシリコン酸化膜
９ 電荷蓄積窒化膜
１０ 第２のシリコン酸化膜
１１ シリコン窒化膜
１２ａ、１２ｂ 記憶素子
１４ 中間絶縁膜
１５、３５ コンタクトホール
１６、３６ コンタクトプラグ
１８ 削除部
２１ ＭＯＳＦＥＴ
２２ａ、２２ｂ サイドウォール部
２３ チャネル領域
３１ シリサイド膜
３２ ハードマスク窒化膜
３３ ストッパ窒化膜
２ 半導体基板
３ 高濃度拡散層
４ ゲート電極
４ａ 側面
５ ゲート絶縁膜
６ 低濃度拡散層
８ 第１のシリコン酸化膜
９ 電荷蓄積窒化膜
１０ 第２のシリコン酸化膜
１１ シリコン窒化膜
１２ａ、１２ｂ 記憶素子
１４ 中間絶縁膜
１５、３５ コンタクトホール
１６、３６ コンタクトプラグ
１８ 削除部
２１ ＭＯＳＦＥＴ
２２ａ、２２ｂ サイドウォール部
２３ チャネル領域
３１ シリサイド膜
３２ ハードマスク窒化膜
３３ ストッパ窒化膜
Claims (6)
- 半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記半導体基板に対向配置されたゲート電極と、該ゲート電極の両側の前記半導体基板の表層に形成された高濃度拡散層と、前記ゲート電極の両側面にそれぞれ接し、該ゲート電極の両側の高濃度拡散層に達する前記半導体基板上の領域に形成された記憶素子と、前記ゲート電極および前記記憶素子を含む前記半導体基板上を覆う酸化シリコンからなる中間絶縁膜とを備えた半導体記憶装置において、
前記記憶素子は、
前記ゲート電極の前記高濃度拡散層側の側面を覆い、前記高濃度拡散層上に延在する第１のシリコン酸化膜と、
該第１のシリコン酸化膜上に積層された電荷蓄積窒化膜と、
該電荷蓄積窒化膜上に積層された第２のシリコン酸化膜と、
該第２のシリコン酸化膜上に形成されたシリコン窒化膜と、を備えることを特徴とする半導体記憶装置。 - 請求項１において、
前記ゲート電極上に、窒化シリコンからなるハードマスク窒化膜を設け、該ハードマスク窒化膜と、前記中間絶縁膜との間に窒化シリコンからなるストッパ窒化膜が形成されていることを特徴とする半導体記憶装置。 - 請求項１または請求項２において、
前記高濃度拡散層上に、前記中間絶縁膜を貫通するコンタクトプラグを形成したことを特徴とする半導体記憶装置。 - 請求項２において、
前記中間絶縁膜を貫通して前記隣合う記憶素子間の高濃度拡散層上に達し、隣合う前記ゲート電極上の前記ハードマスク窒化膜上を含む領域に形成されたコンタクトプラグを有することを特徴とする半導体記憶装置。 - 請求項１ないし請求項４のいずれか一項において、
前記両側の高濃度拡散層の前記ゲート電極側に、前記ゲート電極の下方に延在する低濃度拡散層を形成したことを特徴とする半導体記憶装置。 - 請求項１ないし請求項５のいずれか一項に記載の半導体記憶装置と、ゲート電極の両側の半導体基板の表層に形成された高濃度拡散層を有するＭＯＳＦＥＴとを備えた半導体装置であって、
前記ＭＯＳＦＥＴは、
前記ゲート電極の前記高濃度拡散層側の側面を覆い、前記高濃度拡散層上に延在する第１のシリコン酸化膜と、
該第１のシリコン酸化膜上に積層された窒化シリコン絶縁膜と、
該窒化シリコン絶縁膜上に積層された第２のシリコン酸化膜と、
該第２のシリコン酸化膜上に形成されたシリコン窒化膜と、を有するサイドウォール部を備えることを特徴とする半導体装置。
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