KR20150093897A - 반도체 소자 및 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 제1 게이트 전극 및 제2 게이트 전극를 형성하는 단계, 상기 제1 게이트 전극 및 제2 게이트 전극 상에 제1 절연막과 제2절연막을 형성하는 단계, 상기 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계, 상기 제1, 제2, 제3 절연막을 에치 백하여 상기 제1 게이트 및 제 2 게이트 측면에 각각 제1 스페이서 및 제2 스페이서를 형성하는 단계를 포함하며, 상기 반도체 기판 표면과 접하는 상기 제1 스페이서의 수평 길이는 상기 반도체 기판 표면과 접하는 상기 제2 스페이서의 수평 길이와 다른 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 보다 상세하게는, 동일한 칩 내에서 서로 다른 스페이서 길이를 갖는 트랜지스터들을 구현하는 방법 및 구조에 관한 것이다.
미국 공개특허 제2009-0039445호는 스페이서 길이(spacer length) 조절 방법에 관한 것으로, 게이트 스페이서를 형성할 영역이 오픈 되도록 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 사용하여 질소(N) 또는 플로린(F)을 이용하여 이온 주입 후 산화 속도 차이를 이용하여 다른 두께의 게이트 스페이서를 형성하여 게이트 스페이서의 길이를 조절할 수 있는 기술을 개시한다.
다만, 이러한 선행 기술은 질소 또는 플로린 이온 주입을 하기 때문에 LDD 및 고농도 소스/드레인 영역 형성을 위한 더 많은 이온 주입 엔지니어링이 필요하고, 이온 주입에 의한 소자의 신뢰성에 문제가 있을 수 있다.
본 발명은 동일한 반도체 칩 내에서 서로 다른 스페이서 길이를 갖는 트랜지스터들을 제조하는 반도체 소자 및 제조 방법을 제공하고자 한다.
본 발명은 복수의 트랜지스터들에 대해 질소 또는 플로린(F) 등의 이온 주입 없이 서로 다른 스페이서 길이를 갖는 트랜지스터들을 제조하는 반도체 소자 및 제조 방법을 제공하고자 한다.
본 발명은 3층의 절연막을 이용한 서로 다른 스페이서 길이를 갖는 트랜지스터들을 제조하는 반도체 소자 및 제조 방법을 제공하고자 한다.
본 발명은 버퍼 절연막 및 추가 절연막을 이용하여 제1 트랜지스터와 제2 트랜지스터 사이의 스페이서 길이의 차이를 형성하는 반도체 소자 및 제조 방법을 제공하고자 한다.
실시예들 중에서, 반도체 소자의 제조 방법은 반도체 기판에 제1 게이트 전극 및 제2 게이트 전극를 형성하는 단계, 상기 제1 게이트 전극 및 제2 게이트 전극 상에 제1 절연막과 제2절연막을 형성하는 단계, 상기 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계, 상기 제1, 제2, 제3 절연막을 에치 백하여 상기 제1 게이트 및 제 2 게이트 측면에 각각 제1 스페이서 및 제2 스페이서를 형성하는 단계를 포함하며, 상기 반도체 기판 표면과 접하는 상기 제1 스페이서의 수평 길이는 상기 반도체 기판 표면과 접하는 상기 제2 스페이서의 수평 길이와 다른 것을 특징으로 한다.
상기 제1 게이트 전극 상에 형성된 제3 절연막 두께는 상기 제2 게이트 전극상에 형성된 제3 절연막 두께보다 작게 형성하는 것을 특징으로 할 수 있다.
상기 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계는, 상기 제2 절연막에 버퍼 절연막을 증착하는 단계 및 상기 제1 게이트 전극 상에 형성된 상기 제2절연막이 노출되도록 상기 제1 게이트 전극 상에 상기 버퍼 절연막을 선택적으로 제거하는 단계를 포함할 수 있다.
상기 버퍼 절연막을 선택적으로 제거하는 단계 후에, 추가 절연막을 상기 노출된 제2 절연막에 추가로 증착하여, 상기 제1 게이트 전극 상에는 상기 제1 절연막, 상기 제2 절연막, 상기 추가 절연막이 증착되고, 상기 제2 게이트 전극 상에는 상기 제1 절연막, 상기 제2 절연막, 상기 버퍼 절연막, 상기 추가 절연막이 증착되는 단계를 더 포함할 수 있다.
상기 제1 절연막과 상기 제3 절연막은 동일한 물질로 형성되는 것을 특징으로 할 수 있고, 상기 버퍼 절연막과 상기 추가 절연막은 동일한 물질로 형성되는 것을 특징으로 할 수 있다.
상기 제2 절연막은 상기 제1 절연막 및 제3 절연막과 다른 물질로 형성되는 것을 특징으로 할 수 있다.
상기 제2 스페이서의 수평 길이는 상기 제1 스페이서의 수평 길이의 1배 이상 2배 이하인 것을 특징으로 할 수 있다.
실시예들 중에서, 반도체 소자는 반도체 기판에 형성된 제1 게이트 절연막, 상기 제1 게이트 절연막 보다 두꺼운 제2 게이트 절연막, 상기 제1 게이트 절연막 상에 제1 게이트 도전막, 상기 제2 게이트 절연막 상에 제2 게이트 도전막, 상기 제1 게이트 도전막 측면에 하부 절연막, 중간 절연막 및 상부 절연막으로 형성된 제1 스페이서 및 상기 제2 게이트 도전막 측면에 하부 절연막, 중간 절연막 및 상부 절연막으로 형성된 제2 스페이서를 포함하고, 상기 반도체 기판 표면과 접하는 상기 제1 스페이서의 수평 길이는 상기 제2 스페이서의 수평 길이와 다른 것을 특징으로 한다.
상기 제1 스페이서의 수평 길이는 상기 제2 스페이서의 수평 길이보다 작은 것을 특징으로 할 수 있다.
상기 중간 절연막의 두께는 상기 하부 절연막의 두께보다 크게 형성하는 것을 특징으로 할 수 있다.
상기 제2 스페이서의 상부 절연막 단면적은 상기 제1 스페이서의 상부 절연막의 단면적보다 크게 형성하는 것을 특징으로 할 수 있다.
상기 중간 절연막과 상기 상부 절연막은 식각률이 서로 다른 것을 특징으로 할 수 있고, 상기 중간 절연막의 식각률은 상기 상부 절연막의 식각률보다 작은 것을 특징으로 할 수 있다.
상기 제1 절연막은 실리콘 산화막으로 형성하고, 상기 제2 절연막은 실리콘질화막 또는 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 할 수 있다.
상기 제2 스페이서 길이는 상기 제1 스페이서 길이의 1배 이상 2배 이하인 것을 특징으로 할 수 있다.
상기 하부 절연막은 상기 상부 절연막과 동일 물질인 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 및 제조 방법과 이와 관련된 기술들은 서로 다른 스페이서 길이를 갖는 복수의 트랜지스터들을 동일한 반도체 칩에 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 및 제조 방법과 이와 관련된 기술들은 복수의 트랜지스터들 각각의 동작전압에 최적화된 스페이서 길이를 선택적으로 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 및 제조 방법과 이와 관련된 기술들은 복수의 트랜지스터들에 대한 이온 주입 공정을 일시에 진행하여 소자 제공 공정을 단순화 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 LDD 스페이서 소자의 평면도이다.
도 2는 LDD 스페이서 소자에 포함된 트랜지스터들의 동작 특성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 LDD 스페이서 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 LDD 스페이서 소자에 포함된 트랜지스터들의 동작 특성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 LDD 스페이서 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 LDD 스페이서 소자의 평면도이다.
도 1을 참조하면, LDD 스페이서 소자(100)는 반도체 기판(110)에 형성된 제1 및 제2 트랜지스터들(120 및 130)을 포함한다. 본 발명은 LDD(Lightly Doped Drain) 스페이서(spacer)의 길이가 서로 다른 두 종류의 트랜지스터를 동일 chip 안에 구현할 수 있는 방법에 대한 것이다.
제1 및 제2 트랜지스터들(120 및 130) 각각은 게이트 스택(Gate Stack, 121), 스페이서(122), 저농도 영역(126 및 136)의 LDD(Lightly Doped Drain) 구조와 고농도 영역(127 및 137)의 소스/드레인 영역을 포함하는 구조로 형성된다.
LDD 구조(126 및 136)는 반도체 소자의 게이트 길이 감소에 따라 나타나는 핫 캐리어 효과(Hot Carrier Effect)를 방지하기 위한 구조로서, 강한 전계가 걸리는 드레인 영역에 이온 농도가 낮은 저농도 영역(126 및 136)을 구비한다.
LDD 구조(126 및 136)의 트랜지스터는 드레인 접합에서의 높은 전계에 의한 핫 캐리어 효과를 감소시킬 수 있으며, 게이트 전극 밑의 LDD 접합 깊이가 작기 때문에 게이트와 드레인 및 소스간의 오버랩 커패시턴스를 감소시킬 수 있다.
제1 및 제2 트랜지스터들(120 및 130)의 구조를 구체적으로 살펴보면, 게이트 스택(121 및 131)은 게이트를 형성할 부분으로, 게이트 절연막(121a 및 131a) 및 게이트 도전막(121b 및 131b)을 순차적으로 적층한 구조로 형성될 수 있다. 게이트 절연막(121a)은 게이트 도전막(121b)과 반도체 기판(110)을 절연하는 기능을 하며, 게이트 도전막(121b)은 게이트 전극으로서의 기능을 한다.
여기서, 제1 트랜지스터(120)에 사용되는 게이트 절연막(121a)의 두께는 제2 트랜지스터(130)에 사용되는 게이트 절연막(131a)의 두께보다 작게 형성한다. 그 이유는 제1 트랜지스터(120)의 동작 전압이 제2 트랜지스터(130)보다 낮게 설정하기 때문이다. 그리고 제1 트랜지스터 및 제2 트랜지스터(120 및 130)에 사용되는 각각의 게이트 도전막(121b 및 131b)의 두께(또는 높이)는 서로 동일하게 할 수도 있고, 다르게 할 수도 있다. 본 발명에서는 게이트 도전막(121b 및 131b)의 두께는 동일하게 하였다. 그 이유는 공정의 단순화 하기 위해서이다. 대신, 스페이서(122 및 132)는 각각 다르게 하였다. 그리고 제1 트랜지스터 및 제2 트랜지스터(120 및 130)에 사용되는 게이트 도전막(121b 및 131b)의 폭(width)은 같거나 다르게 할 수 있으나, 본 발명에서는 높은 동작 전압을 갖는 제2 트랜지스터(130)의 폭을 제1 트랜지스터(120) 보다 더 넓게 하였다. 그래서 높은 동작 전압에서 안정적으로 소자 성능이 발휘되도록 하였다.
제1 및 제2 트랜지스터(120 및 130) 사이에는 소자 분리를 위해서 분리막(isolation layer, 112)이 필요하다. 소자 분리를 위해서는 분리막(112) 깊이는 소스/드레인 영역(127 및 137)의 깊이보다 깊게 해야 한다. 소자 분리막(112)는 실리콘 산화막을 사용한다. 그리고 실리콘 산화막과 반도체 기판 사이에 스트레스 완화를 위해서 실리콘 산화막과 반도체 기판 사이에 라이너 질화막을 추가할 수도 있다.
일 실시예에서, 게이트 스택은 게이트 절연막, 폴리 실리콘, 하드 마스크를 차례로 증착한 후, 패터닝을 하고 포토 레지스트 및 하드 마스크를 이용하여 게이트 스택(121 및 131)을 형성하는 것이다. 하드 마스크로 실리콘 산화막 또는 실리콘 질화막이 사용될 수 있다.
스페이서(122 및 132)는 게이트 스택(121 및 131)의 양측에 인접하여 위치하며, 절연막으로 구성된다. 또한 스페이서(122 및 132)는 LDD 영역(126 및 136) 과 소스/드레인 영역(127 및 137)의 위에도 형성된다. 주로 LDD 영역(126 및 136) 위에 존재한다. 스페이서(122 및 132)의 폭, 수평 길이 또는 면적에 의해 LDD 영역(126및 136)의 폭 또는 길이가 결정된다. 스페이서(122 및 132)의 폭, 길이 또는 면적이 클수록 LDD 영역(126및 136)의 폭, 길이 또는 면적은 증가한다. 또한 스페이서(122 및 132)는 이온 주입 공정에서 저농도 영역(126) 및 고농도 영역(127) 사이에 도핑 농도 차이를 발생시킨다. 고농도 영역(127)은 스페이서(122 및 132)를 형성하고 이온 주입을 하기 때문이다. LDD 영역(126및 136)이 상대적으로 소스/드레인 영역(127 및 137) 보다 도핑 농도가 낮기 때문에 스페이서(122 및 132)의 면적 또는 길이가 커질수록 그 만큼 저농도 도핑 영역(126 및 136)의 길이 또는 면적은 그만큼 증가한다고 볼 수 있다.
스페이서(122 및 132)는 하부절연막, 중간 절연막, 상부 절연막(122a 내지 122c 및 132a 내지 132c)에 의해 구현될 수 있다. 스페이서(122 및 132)의 구현 방법은 도 3을 통해 설명하도록 한다.
스페이서 길이(123 및 133)는 해당 트랜지스터의 채널 길이(128 및 138)를 결정하며, 해당 채널 길이(128 및 138)는 트랜지스터가 견딜 수 있는 내압의 크기를 결정할 수 있다. 스페이서 길이(123 및 133)의 차이에 따른 트랜지스터의 동작 특성은 도 2를 통해 상세하게 설명한다. 여기서 스페이서 길이(123,133)는 각각 반도체 기판(110)과 접하는 스페이서(122 및 132)의 수평길이를 의미한다. 도1에서 보듯이, 제2 트랜지스터(130)의 스페이서 길이(133)가 제1 트랜지스터(120)의 스페이서 길이(123)보다 크게 정의하였다. 스페이서 길이(123 및 133)는 게이트(121 및 131) 측면에 형성된 스페이서(122 및 132)의 두께에 의해 결정된다.
각각의 스페이서(122 및 132)는 2개 이상의 절연막이 적층된 구조이다. 본 발명에서는 3개로 적층된 절연막 구조를 사용하였다. 하부 절연막(122a 및 132a), 즉 하부 절연막(122a 및 132a)은 실리콘 산화막으로 형성하고, 중간 절연막(122b 및 132b)은 식각 정지막 역할을 하도록 실리콘 질화막 또는 실리콘 산화 질화막으로 형성한다. 하부 절연막(122a 및 132a)과 중간 절연막(122b 및 132b)은 식각률이 다른 물질을 사용하는 것이 적합하다. 그리고 상부 절연막(122c 및 132c)은 실리콘 산화막을 사용한다. 마찬가지로 상부 절연막(122c 및 132c)은 중간 절연막(122b 및 132b)과 식각률이 다른 절연막을 사용하는 것이 바람직하다. 그래서 하부 절연막(122a 및 132a)과 상부 절연막(122c 및 132c)은 동일한 물질을 사용할 수 있다. 상부 절연막(122c 및 132c)의 두께가 서로 다르게 정의함으로써 스페이서 길이를 조정할 수 있다. 예를 들어, 제2 트랜지스터(130)의 상부 절연막 두께(132c)를 제1 트랜지스터(120)의 상부 절연막(122c)의 두께보다 최소한 크게 하면 스페이서 길이(133)가 제1 트랜지스터(120)의 스페이서 길이(123)보다 크게 할 수 있다. 상부 절연막(122c 및 132c)의 두께를 크게 하는 방법에 대해서는 도3에서 자세히 설명하고자 한다. 그리고 하부 절연막(122a 및 132a) 두께는 제1 및 제2 트랜지스터(120 및 130)의 구조에서 서로 동일하게 하는 것이다. 중간 절연막(122b 및 132b) 두께도 마찬가지로 제1 및 제2 트랜지스터(120 및 130)의 구조에서 서로 동일하게 하는 것이다.
그리고 중요한 특징 중의 하나는 하부 절연막(122a 및 132a), 중간 절연막(122b 및 132b), 상부 절연막(122c 및 132c) 순으로 절연막의 두께가 커진다는 것이다. 질화막을 중간 절연막(122b 및 132b)으로 사용하면서 식각 정지막으로 사용하기 때문에 하부 절연막(122a 및 132a) 두께보다 두껍게 형성하며, 상부 절연막(122c 및 132c)은 에치 백 및 스페이서 길이 조정을 용이하게 하기 위해서 가장 두껍게 형성한다.
스페이서 길이(123 및 133)가 클수록 더 높은 동작전압에서 구동이 가능하다. 예를 들어 제1 트랜지스터(120)가 1 - 4V 사이에서 동작한다면, 제2 트랜지스터(130)는 제1 트랜지스터(120)의 동작 전압보다 큰 5 - 10V 사이에서 동작이 가능하도록 스페이서 길이(133)를 크게 한다. 그래서 본 발명은 하나의 칩 내에 트랜지스터의 동작 전압이 1 - 30V 사이에서 동작하는 복수의 소자에 대해 적합한 구조이다. 제1 트랜지스터(120)가 1 - 4V 사이에서 동작하고, 제2 트랜지스터(130)는 제1 트랜지스터(120)의 동작 전압보다 큰 5-10V 사이에서 동작이 가능하도록 제2 스페이서 길이(133)는 상기 제1 스페이서 길이(123)의 1.2배 이상 2.0배 이하로 할 수 있다.
저농도 영역(126 및 136)은 스페이서(122 및 132) 하부의 이온 도핑 영역으로 고농도 영역(127 및 137) 보다 낮은 농도의 이온을 포함하고 있다. 저농도 영역(126 및 136)은 이온 주입 공정에서 스페이서(122 및 132)에 의한 차단 효과에 의해 낮은 도핑 농도를 유지한다.
고농도 영역(127 및 137)은 저농도 영역(126 및 136)에 인접하여 형성되며, 이온 주입 공정에서 스페이서(122 및 132)에 의한 차단 효과가 발생하지 않아 저농도 영역(126 및 136) 보다 높은 도핑 농도를 유지한다.
도 2는 LDD 스페이서 소자에 포함된 트랜지스터들의 동작 특성을 나타내는 도면이다.
제1 및 제2 트랜지스터들(120 및 130)은 서로 다른 스페이서 길이를 형성하고 있고, 제2 트랜지스터(130)의 스페이서 길이(133)는 제2 트랜지스터(120)의 스페이서 길이(123) 보다 넓게 형성되어 있다. 제1 및 제2 트랜지스터들(120 및 130)이 동일한 공정에 의해 제조되더라도, 각각의 스페이서 길이(123 및 133)에 따라 다른 채널 특성을 갖는다. 여기서 스페이서 길이(123 및 133)는 각각 반도체 기판(110)과 접하는 스페이서의 수평길이를 의미한다.
도 2a는 제1 및 제2 트랜지스터들(120 및 130)의 스페이서 길이(123 및 133)가 각각 800Å 및 1600Å 인 경우, 각각의 트랜지스터에서 측정한 VDS(소스 드레인 전압)와 IDS(소스 드레인 전류)의 관계를 나타내는 그래프이다.
도2a에서 보듯이, 제1 및 제2 트랜지스터들(120 및 130)은 VDS의 증가에 따라 낮은 IDS의 값을 유지한다. 다만, VDS가 일정한 항복 전압(BV, Breakdown Voltage, 210) 이상이 되면, IDS는 전자사태(avalanche)에 의해 급격하게 증가한다. 그림에서 보듯이, 전류가 급격하게 증가하는 구간이 제2 트랜지스터(130)는 VDS 값이 12V 근처, 제1 트랜지스터(120)는 VDS 값이 10V 근처로서 채널 길이를 달리하여 전자사태가 일어나는 구간을 달리할 수 있다.
도2b에서 보듯이 제1 트랜지스터 및 제2 트랜지스터(120 및 130) 모두 10V 이상의 높은 항복전압을 유지하고 있지만, 제2 트랜지스터(130)는 제1 트랜지스터(120)보다 긴 채널 길이(138)를 형성하여 10V 보다 높은 12V 근처에서 항복 전압(210)이 일어나고 있다. 그래서 제1 트랜지스터(120)보다 높은 구동 전압을 가질 수 있다.
복수의 트랜지스터들은 동일한 소자 내에 구현된 경우에도, 설계 요청에 따라 각각 다른 구동 전압에 의해 구동될 수 있고, 각각의 구동 전압에 견딜 수 있도록 각각의 구동 전압에 대응하는 채널 길이(128 및 138)로 구현될 필요가 있다.
해당 채널 길이(128 및 138)는 스페이서 길이(123 및 133)를 변경하여 조절할 수 있고, 스페이서 길이(123 및 133)가 증가할수록 해당 채널 길이(128 및 138)도 증가할 수 있다.
도 2b는 제1 및 제2 트랜지스터들(120 및 130)의 채널 길이(128 및 138)가 각각 800Å 및 1600Å인 경우, 각각의 트랜지스터에서 측정한 BVDSS를 나타내는 그래프이다. 해당 그래프를 통해 도 2a와 마찬가지로 채널 길이(128 및 138)가 길면 항복 전압(210)이 커져서 더 큰 전압에서도 구동 가능함을 확인할 수 있다.
도 3은 본 발명의 일 실시예에 따른 LDD 스페이서 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a에서, 반도체 기판(110) 상에서 제1 및 제2 트랜지스터들(120 및 130)을 배치할 위치에 각각의 게이트 스택(121 및 131)을 형성한다. 게이트 스택(121 및 131)은 게이트 절연막(121a 및 131a), 폴리 실리콘(121b 및 131b), 하드 마스크(도시 안됨)를 차례로 증착한 후, 패터닝을 하고 포토 레지스트 및 하드 마스크를 이용하여 형성된다. 여기에서, 하드 마스크는 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산화 질화막(SiON)을 사용하여 형성될 수 있다.
그리고 게이트 스택(121 및 131)이 형성된 후 LDD 영역(126a 및 126b)을 형성한다. 스페이서용 절연막을 증착하기 전에 LDD 이온 주입을 통해서 게이트 구조 양 측면에 노출된 실리콘 반도체 기판(110)에 형성된다. 그리고 게이트 구조 양 측면에 스페이서 형성을 하기 위해 아래와 같은 공정이 진행된다.
제1 및 제2 게이트 스택들(121 및 131) 상에 제1 절연막(310)을 형성한다. 제1 절연막은 50Å ~ 300Å 두께의 실리콘 산화막을 사용한다. 제1 절연막(310)은 제1 및 제2 트랜지스터들(120 및 130) 모두에 공통되는 스페이서(122a 및 132a)를 형성한다.
도 3b에서, 제1 절연막(310) 상에 제2 절연막(320)을 형성한다. 일 실시예에서, 제2 절연막(320)은 버퍼 절연막(330)을 습식각(Wet Etch)을 이용하여 제거할 때 식각 정지막 역할을 할 수 있도록 제1 절연막(310) 및 버퍼 절연막(330)과는 다른 물질을 사용한다. 예를 들어 제2 절연막(320)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 질소 원자가 들어가는 막이 적합하다. 두께는 300Å ~ 700Å 두께로 증착할 수 있다. 제2 절연막(320)의 두께는 제1 절연막(310)의 두께보다 큰 것이 바람직하다. 왜냐하면 식각 정지막 역할을 해야 하기 때문이다.
이후 단계는 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막(320) 상에 형성하는 단계을 설명하고자 한다.
제1 게이트 전극 상에 형성된 제3 절연막 두께는 제2 게이트 전극상에 형성된 제3 절연막 두께보다 작게 형성한다. 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계는, 상기 제2 절연막에 버퍼 절연막(330)을 증착하는 단계(도3b), 상기 제1 게이트 전극 상에 형성된 상기 제2절연막(320)이 노출되도록 상기 제1 게이트 전극 상에 상기 버퍼 절연막(330)을 선택적으로 제거하는 단계(도 3c 및 도 3d)를 포함한다.
그리고 버퍼 절연막(330)을 선택적으로 제거하는 단계 후에, 추가 절연막(340)을 상기 노출된 제2 절연막(320)에 추가로 증착하여, 상기 제1 게이트 전극 상에는 상기 제1 절연막(310), 상기 제2 절연막(320), 상기 추가 절연막(340)이 증착되고, 상기 제2 게이트 전극 상에는 상기 제1 절연막(310), 상기 제2 절연막(320), 상기 버퍼 절연막(330), 상기 추가 절연막(340)이 증착되는 단계를 더 포함한다(도3e). 그래서 제3 절연막은 상기 버퍼 절연막(330) 또는 추가 절연막(340)을 포함한다고 볼 수 있다.
위의 과정을 다시 자세히 설명하면, 도3b에서 제2 절연막(320) 형성 후, 제2 절연막(320) 상에 실리콘 산화막으로 이루어진 버퍼 절연막(330)을 형성한다. 버퍼 절연막(330)의 두께는 800 ~ 3000A 두께로 증착될 수 있다. 버퍼 절연막(330)의 두께는 제2 절연막(320) 두께보다 두껍게 형성된다. 버퍼 절연막(330)은 포토 레지스트 마스크를 사용해서 이후 선택적으로 식각되는데, 제1 및 제2 트랜지스터들(120 및 130) 각각의 스페이서 길이(123 및 133)가 차이 나는 정도를 고려하여 형성될 수 있다.
예를 들어, 버퍼 절연막(330)은, 제1 트랜지스터(120)의 스페이서 길이(123)를 1500Å 으로 구현하고, 제2 트랜지스들(130)의 스페이서 길이(133)를 2000Å 으로 구현하는 경우, 해당 스페이서 길이의 차이인 500Å의 두께로 형성될 수 있다.
도 3c에서, 제2 트랜지스터(130) 상부에 포토 레지스트(340)를 형성한다. 포토 레지스트(340)는 제2 트랜지스터(130) 상부를 보호하여 제2 트랜지스터(130)의 스페이서 길이(133)를 유지할 수 있도록 한다.
제1 트랜지스터(120) 영역의 제1 게이트 스택(121) 상에 제2 절연막(320)을 노출시키기 위하여, 버퍼 절연막(330)은 포토 레지스트(340)를 이용하여 선택적으로 식각된다. 구체적으로, 제1 트랜지스터(120) 상부의 버퍼 절연막(330)은 포토 레지스트(340)를 통해 보호되지 않아 식각되고, 제2 트랜지스터(130) 상부의 버퍼 절연막(330)은 포토 레지스트(340)를 통해 보호되어 식각되지 않는다.
즉, 제2 트랜지스터(130)는 제1 트랜지스터(120)의 스페이서 길이(123) 보다 더 긴 스페이서 길이(133)를 유지하기 위해 포토 레지스트(340)를 통해 보호되며 보호된 버퍼 절연막(330)의 두께 차이 만큼 스페이서 차이를 유지하게 된다.
도 3d에서, BOE 용액을 이용한 습식 식각 공정 또는 건식각에 의해 제1 트랜지스터(120a) 상부의 버퍼 절연막(330)을 제거하여 제2 절연막(320)을 노출시킨다. 본 발명에서는 습식 식각 공정을 이용하여 제거하였는데, 그 이유는 습식각이 버퍼 절연막(320)을 완전히 제거할 수 있기 때문이다. 제2 절연막(320)은 제1 트랜지스터(120a) 상부의 버퍼 절연막(330)이 제거되면 해당 식각 공정이 추가적으로 진행되지 않도록 차단한다. 그래서 제2 절연막(320)의 식각률은 상기 버퍼 절연막(330)의 식각률과 다르게 해야 하는데, 위와 같이 더 이상 추가 식각이 진행되지 않도록 하기 위해, 제2 절연막(320)의 식각률은 상기 버퍼 절연막(330)의 식각률보다 작게 또는 느리게 해야 한다. 식각 공정 이후, 제1 게이트 스택(121) 상에는 제2 절연막이 노출되어, 제1 절연막(310) 및 제2 절연막(320)만 남게 된다. 그리고 포토 레지스트(340)를 제거한다. 그래서 제1 트랜지스터는 제1 게이트 전극 상에 제1 절연막(310), 제2 절연막(320)이 형성된 구조가 되고, 제2 트랜지스터는 제2 게이트 전극 상에 제1 절연막(310), 제2 절연막(320) 및 버퍼 절연막(330)이 형성된 구조가 된다.
도 3e에서, 제1 및 제2 트랜지스터들(120 및 130) 상부에 버퍼 절연막(330)과 동일한 추가 절연막(350)을 증착한다. 제1 트랜지스터는 제1 절연막(310)과 제2 절연막(320) 위에 추가 절연막(350)이 증착되고, 제2 트랜지스터는 제1 절연막(310)과 제2 절연막(320) 및 버퍼 절연막(330) 위에 추가 절연막(350)이 증착되는 것이다. 버퍼 절연막(330)을 실리콘 산화막을 사용했다면 추가 절연막(350)도 실리콘 산화막을 사용한다. 동일한 막을 증착하는 이유는 그렇게 해야 에치백(etch back) 공정에 의해 스페이서 모양이 형성되기 때문이다. 추가 절연막(350)은 제1 및 제2 트랜지스터들(120 및 130) 각각의 스페이서(122 및 132)의 종료 지점을 형성한다. 추가 절연막(350)은 제1 절연막(310)과 마찬가지로 제1 및 제2 트랜지스터들(120 및 130) 모두에 공통되는 스페이서(122c 및 132c) 부분을 형성한다.
도 3f에서, 에치 백(etch back) 식각 공정에 의해 제1 및 제2 트랜지스터들(120 및 130) 상부의 적층물의 일부가 제거되어 스페이서 모양이 형성된다. 이 과정에서 반도체 기판 표면이 드러날 수 있다. 그래서 제1 게이트 측면에 제1 스페이서(122)를 형성하고 제2 게이트 측면에 제2 스페이서(132)를 형성한다. 그래서 제1 스페이서(122)는 하부 절연막(122a), 중간 절연막(122b) 및 상부 절연막(122c)으로 이루어지고, 제2 스페이서(132)는 하부 절연막(132a), 중간 절연막(132b), 상부 절연막(132c)으로 구성된다. 여기서 하부 절연막(122a 및 132a)은 제1 절연막(310)으로 이루어진 것이고, 중간 절연막 또는 식각 정지막(122b 및 132b)는 제2 절연막(320)으로 이루어진 것이다. 그리고 제1 스페이서의 상부 절연막(122c)은 추가 절연막(350)으로 이루어진 막이다. 제2 스페이서의 상부 절연막(132c)은 버퍼 절연막(330)과 추가 절연막(350)로 이루어진 막이다. 그런데 버퍼 절연막(330)과 추가 절연막(350)은 동일한 물질이기 때문에 제2 스페이서(132)의 상부 절연막(132c)에서 버퍼 절연막(330)과 추가 절연막(350)이 서로 구분이 되지 않는다.
앞에서 언급했듯이, 제1 절연막(310)이 실리콘 산화막으로 이루어진 경우, 제1 및 제2 스페이서의 하부 절연막은 실리콘 산화막으로 이루어진다. 그리고 제2 절연막(320)이 실리콘 질화막 또는 실리콘 산화질화막(SiON)으로 형성한 경우, 제1 및 제2 스페이서의 중간 절연막도 실리콘 질화막 또는 실리콘 산화질화막(SiON)으로 이루어질 수 있다. 또한 제3 절연막(버퍼 절연막 또는 추가 절연막)이 실리콘 산화막으로 형성할 경우, 제1 및 제2 스페이서의 상부 절연막도 실리콘 산화막으로 이루어질 수 있다. 하부 절연막과 중간 절연막의 모양(shape)은 모두 L 자 모양을 가지고 있는 반면에 상부 절연막은 부채꼴 모양을 가지고 있다. 즉, 바깥쪽은 커브(curve) 모양을 보이고, 안쪽은 중간 절연막의 모양을 따라가기 때문에 직각 모양이다.
여기서 제1 스페이서(122)의 하부 절연막(122a) 두께와 제2 스페이서(132)의 하부 절연막(132a) 두께는 서로 동일할 수 있다. 제1 스페이서(122)의 중간 절연막(122b) 두께는 제2 스페이서(132)의 중간 절연막(132b) 두께보다 같거나 작을 수 있다. 습식각에 의해 제1 스페이서(122)의 중간 절연막(122b)이 약간의 손실이 발생할 수 있기 때문에, 같거나 작을 수 있는 것이다.
제1 스페이서의 상부 절연막(122c) 두께가 제2 스페이서의 상부 절연막(132c)의 두께보다 작다. 다시 말하면 제1 스페이서의 상부 절연막(122c) 면적이 제2 스페이서의 상부 절연막(132c)의 면적보다 작다. 여기서 면적은 단면적(cross-sectional area) 면적으로 볼 수 있다. 왜냐하면 제1 스페이서의 상부 절연막(122c)은 추가 절연막(350)으로 이루어진 반면에, 제2 스페이서의 상부 절연막(132c)은 버퍼 절연막(330)과 추가 절연막(350)을 합쳐서 이루어져 있기 때문이다. 그래서 반도체 기판과 접하는 제1 스페이서와 제2 스페이서의 폭은 버퍼 절연막(330) 두께만큼 차이가 발생하는 것이다. 버퍼 절연막(330) 두께가 50nm 두께이면, 제1 스페이서와 제2 스페이서 폭은 50nm 만큼 차이가 발생한다고 보면 된다. 그래서 버퍼 절연막(320)의 두께로 스페이서의 길이 차이를 조정할 수 있는 것이다. 그래서 제1 스페이서(122)의 가장 긴 수평 길이는 제2 스페이서(132)의 가장 긴 수평 길이보다 작게 형성된다. 그래서 제1 트랜지스터(120)의 채널길이(128)는 제2 트랜지스터(130)의 채널길이(138)보다 작게 된다.
본 발명에서는 상부 절연막의 면적 또는 두께를 달리해서 제1 스페이서(122)와 제2 스페이서(132) 수평 길이를 다르게 했지만, 하부 절연막 또는 중간 절연막의 두께 또는 단면적을 달리 해서 수평 길이를 다르게 할 수 있다. 결론적으로는 제1 스페이서(122)가 차지하는 폭 또는 면적보다 제2 스페이서(132)가 차지하는 폭 또는 단면적을 더 크게 하면 된다.
또한, 제2 절연막(320)을 식각 정지막으로 사용하므로, 제1 스페이서(122)는 하부 절연막(122a), 식각 정지막(122b) 및 상부 절연막(122c)으로 이루어지고, 제2 스페이서(132)도 하부 절연막(132a), 식각 정지막(132b), 상부 절연막(132c)으로 이루어졌다고 볼 수 있다.
도 3g에서, 이온 주입 공정에 의해 고농도 영역(127)을 형성한다. 이온 주입 공정은 필요한 트랜지스터 특성에 맞게 P+ 또는 N+로 고농도로 도핑 될 수 있다. 이온 주입 공정은 제1 및 제2 트랜지스터들(120 및 130) 각각에 별도로 진행되지 않고, 하나의 공정에 의해 제1 및 제2 트랜지스터들(120 및 130) 모두에 동시에 진행될 수 있어 소자 제조 공정을 간소화 할 수 있다.
도 3h에서, 제1 및 제2 트랜지스터들(120 및 130)의 형태를 완성한다. 완성된 제1 및 제2 트랜지스터들(120 및 130)은 각각 서로 다른 스페이서 길이(123 및 133)을 형성하게 되며, 해당 스페이서 길이(123 및 133)의 차이에 의해 서로 다른 구동 전압을 유지할 수 있다.
일 실시 예에서, 제1 트랜지스터(120)은 Low voltage (LV) Device로 사용되고, 제2 트랜지스터(130)는 High voltage (HV) device로도 사용될 수 있다. 즉, 제2 트랜지스터(130)는 제1 트랜지스터(120)보다 긴 채널 길이(138)를 형성하여 10V 이상의 높은 항복 전압(210)을 유지할 수 있고, 제1 트랜지스터(120)보다 높은 구동 전압을 가질 수 있다. 예를 들어 제1 트랜지스터(120)가 1 - 4V 사이에서 동작한다면, 제2 트랜지스터(130)는 제1 트랜지스터(120)의 동작 전압보다 큰 5 - 10V 사이에서 동작이 가능하도록 스페이서 길이(133)를 크게 한다. 그래서 본 발명은 하나의 칩 내에 트랜지스터의 동작 전압이 1 - 30V 사이에서 동작하는 복수의 소자에 대해 적합한 구조이다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: LDD 스페이서 소자
110: 반도체 기판 120: 제1 트랜지스터
121: 게이트 스택 122: 스페이서
122a: 하부 절연막
122b: 중간 절연막 또는 식각 정지막
122c: 상부 절연막
123: 스페이서 길이
126: 저농도 도핑 영역 127: 고농도 도핑 영역
128: 채널 길이
130: 제2 트랜지스터
131: 게이트 스택 132: 스페이서
132a: 하부 절연막
132b: 중간 절연막 또는 식각 정지막
132c: 상부 절연막 133: 스페이서 길이
136: 저농도 도핑 영역 137: 고농도 도핑 영역
138: 채널 길이
210: 항복 전압
310: 제1 절연막 320: 제2 절연막
330: 버퍼 절연막 340: 포토 레지스트
350: 추가 절연막
110: 반도체 기판 120: 제1 트랜지스터
121: 게이트 스택 122: 스페이서
122a: 하부 절연막
122b: 중간 절연막 또는 식각 정지막
122c: 상부 절연막
123: 스페이서 길이
126: 저농도 도핑 영역 127: 고농도 도핑 영역
128: 채널 길이
130: 제2 트랜지스터
131: 게이트 스택 132: 스페이서
132a: 하부 절연막
132b: 중간 절연막 또는 식각 정지막
132c: 상부 절연막 133: 스페이서 길이
136: 저농도 도핑 영역 137: 고농도 도핑 영역
138: 채널 길이
210: 항복 전압
310: 제1 절연막 320: 제2 절연막
330: 버퍼 절연막 340: 포토 레지스트
350: 추가 절연막
Claims (17)
- 반도체 기판에 제1 게이트 전극 및 제2 게이트 전극를 형성하는 단계;
상기 제1 게이트 전극 및 제2 게이트 전극 상에 제1 절연막과 제2절연막을 형성하는 단계;
상기 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계;
상기 제1, 제2, 제3 절연막을 에치 백하여 상기 제1 게이트 및 제 2 게이트 측면에 각각 제1 스페이서 및 제2 스페이서를 형성하는 단계;를 포함하며,
상기 반도체 기판 표면과 접하는 상기 제1 스페이서의 수평 길이는 상기 반도체 기판 표면과 접하는 상기 제2 스페이서의 수평 길이와 다른 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 게이트 전극 상에 형성된 제3 절연막 두께는 상기 제2 게이트 전극상에 형성된 제3 절연막 두께보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 게이트 전극 및 제2 게이트 전극 상에 각각 다른 두께의 제3 절연막을 상기 제2 절연막 상에 형성하는 단계는,
상기 제2 절연막에 버퍼 절연막을 증착하는 단계;
상기 제1 게이트 전극 상에 형성된 상기 제2절연막이 노출되도록 상기 제1 게이트 전극 상에 상기 버퍼 절연막을 선택적으로 제거하는 단계;
를 포함하는 반도체 소자의 제조 방법.
- 제3항에 있어서,
상기 버퍼 절연막을 선택적으로 제거하는 단계 후에,
추가 절연막을 상기 노출된 제2 절연막에 추가로 증착하여, 상기 제1 게이트 전극 상에는 상기 제1 절연막, 상기 제2 절연막, 상기 추가 절연막이 증착되고,
상기 제2 게이트 전극 상에는 상기 제1 절연막, 상기 제2 절연막, 상기 버퍼 절연막, 상기 추가 절연막이 증착되는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제4항에 있어서,
상기 버퍼 절연막과 상기 추가 절연막은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제1 절연막과 상기 제3 절연막은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제2 절연막은 상기 제1 절연막 및 제3 절연막과 다른 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,
상기 제2 스페이서의 수평 길이는 상기 제1 스페이서의 수평 길이의 1배 이상 2배 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판에 형성된 제1 게이트 절연막;
상기 제1 게이트 절연막 보다 두꺼운 제2 게이트 절연막;
상기 제1 게이트 절연막 상에 제1 게이트 도전막;
상기 제2 게이트 절연막 상에 제2 게이트 도전막;
상기 제1 게이트 도전막 측면에 하부 절연막, 중간 절연막 및 상부 절연막으로 형성된 제1 스페이서; 및
상기 제2 게이트 도전막 측면에 하부 절연막, 중간 절연막 및 상부 절연막으로 형성된 제2 스페이서;를 포함하고,
상기 반도체 기판 표면과 접하는 상기 제1 스페이서의 수평 길이는 상기 제2 스페이서의 수평 길이와 다른 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 제1 스페이서의 수평 길이는 상기 제2 스페이서의 수평 길이보다 작은 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 중간 절연막의 두께는 상기 하부 절연막의 두께보다 크게 형성하는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 제2 스페이서의 상부 절연막 단면적은 상기 제1 스페이서의 상부 절연막의 단면적보다 크게 형성하는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 중간 절연막과 상기 상부 절연막은 식각률이 서로 다른 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제13항에 있어서,
상기 중간 절연막의 식각률은 상기 상부 절연막의 식각률보다 작은 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 제1 절연막은 실리콘 산화막으로 형성하고,
상기 제2 절연막은 실리콘질화막 또는 실리콘 산질화막(SiON)으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 제2 스페이서 길이는 상기 제1 스페이서 길이의 1배 이상 2배 이하인 것을 특징으로 하는 반도체 소자.
- 제9항에 있어서,
상기 하부 절연막은 상기 상부 절연막과 동일 물질인 것을 특징으로 하는 반도체 소자.
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