CN106373889B - 改善nmos热载流子效应的方法 - Google Patents

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Abstract

本发明提供了一种改善NMOS热载流子效应的方法，通过氧化硅层作为刻蚀第二器件区的部分氮化硅层的保护层，采用第二器件区的剩余氮化硅层作为刻蚀第一NMOS器件区的氧化硅层的保护层，从而实现了第一NMOS器件区比第二器件区较厚的氮化硅层，然后再次在第一NMOS器件区和第二器件区同时沉积氮化硅材料来增加氮化硅层的厚度，从而使第二器件区的氮化硅层达到目标厚度；因此，后续刻蚀形成的第一NMOS器件区的第一二侧墙的厚度大于第二器件区的第二二侧墙的厚度，由于侧墙的厚度不同，使得后继续进行源漏离子注入时在第一NMOS器件区和第二器件区的侧墙两侧底部的深阱区中形成的源漏区的横向宽度不相同，从而避免现有的源漏离子注入后对第一NMOS器件区的横向电场的影响。

Description

改善NMOS热载流子效应的方法
技术领域
本发明涉及集成电路技术领域，具体涉及一种改善NMOS热载流子效应的方法。
背景技术
随着器件尺寸缩小，串联电阻对器件驱动电流的影响增大，为得到足够的驱动电流，需减小串联电阻。器件的LDD由于掺杂较源漏低，对串联电阻的贡献较大。因此，随着器件尺寸缩小，缩小LDD部分的长度，即减小侧墙的宽度成为趋势。5V器件的侧墙宽度可以达到250纳米，但60纳米的器件的侧墙可以达到60纳米甚至更小。
传统的工艺中所有的器件均使用同一宽度的侧墙。在这样的限制下，源漏注入会影响5V器件的横向电场，由于源漏的高掺杂，会增加5V器件的横向电场。
发明内容
为了克服以上问题，本发明旨在提供一种改善NMOS热载流子效应的方法，通过增加器件的侧墙宽度，来去除源漏注入带来的影响。
为了达到上述目的，本发明提供了一种改善NMOS热载流子效应的方法，包括：
步骤01：在第一尺寸工艺中，在一半导体衬底上划分并行的第一NMOS器件区和第二器件区；
步骤02：在第一NMOS器件区和第二器件区的半导体衬底上依次制备深阱区、形成于深阱区上的栅氧层，形成于栅氧层上的栅极，形成于栅极侧壁的第一侧墙以及在第一侧墙两侧的深阱区中形成浅掺杂区；
步骤03：在第一NMOS器件区和第二器件区的完成步骤02的半导体衬底上依次沉积氮化硅层和氧化硅层；
步骤04：在所述第一NMOS器件区和第二器件区同时涂覆光刻胶，并经过光刻工艺，暴露出第二器件区；
步骤05：去除第二器件区的氧化硅层，并且去除光刻胶；然后，去除第二器件区的部分氮化硅层；
步骤06：在以第二器件区的剩余的氮化硅为掩膜来保护第二器件区的条件下，去除第一NMOS器件区的氧化硅层；
步骤07：在所述第一NMOS器件区和第二器件区沉积氮化硅材料直至第二器件区的氮化硅层达到目标厚度，此时，第一NMOS器件区的氮化硅层的厚度大于第二器件区的氮化硅层的目标厚度；
步骤08：刻蚀所述第一NMOS器件区和第二器件区的氮化硅层，从而在第一NMOS器件区得到第一二侧墙以及在第二器件区得到第二二侧墙；其中，第一二侧墙的厚度大于第二二侧墙的厚度；
步骤09：对所述第一NMOS器件区和第二器件区进行源漏离子注入，第一二侧墙下方的源漏区的之间的间距大于第二二侧墙下方的源漏区之间的间距。
优选地，所述第一NMOS器件区和第二器件区的第一侧墙的尺寸小于或等于所述第一尺寸。
优选地，所述第一NMOS器件区应用于第一电压，所述第二器件区应用于第二电压，第一电压高于第二电压。
优选地，所述第一二侧墙的厚度与所述第二二侧墙的厚度的差值至少为10nm。
优选地，所述步骤05中，采用湿法腐蚀工艺去除第二器件区的氧化硅层。
优选地，所述步骤05中，采用湿法腐蚀工艺去除部分氮化硅层。
优选地，所述步骤05中，去除部分氮化硅层的湿法腐蚀所采用的药液为大于85℃的热磷酸。
优选地，所述步骤05中，采用湿法腐蚀去除所述第一NMOS器件区的氧化硅层。
优选地，所述步骤05中，去除所述第一NMOS器件区的氧化硅层的湿法腐蚀所采用的药液为缓冲氢氟酸(BHF)。
优选地，所述步骤08中，同时刻蚀所述第一NMOS器件区和第二器件区的氮化硅层时采用的工艺为干法刻蚀工艺。
本发明的改善NMOS热载流子效应的方法，通过氧化硅层作为刻蚀第二器件区的部分氮化硅层的保护层，采用第二器件区的剩余氮化硅层作为刻蚀第一NMOS器件区的氧化硅层的保护层，从而实现了第一NMOS器件区比第二器件区较厚的氮化硅层，然后再次在第一NMOS器件区和第二器件区同时沉积氮化硅材料来增加氮化硅层的厚度，从而使第二器件区的氮化硅层达到目标厚度；这样，后续刻蚀形成的第一NMOS器件区的第一二侧墙的厚度大于第二器件区的第二二侧墙的厚度，由于侧墙的厚度不同，使得后继续进行源漏离子注入时在第一NMOS器件区和第二器件区的侧墙两侧底部的深阱区中形成的源漏区的横向宽度和纵向深度均不相同，也即是第一NMOS器件区的源漏区之间的距离增大，从而避免了现有的源漏离子注入后对第一NMOS器件区的横向电场的影响。
附图说明
图1为本发明的一个较佳实施例的改善NMOS热载流子效应的方法的流程示意图
图2-10为本发明的一个较佳实施例的改善NMOS热载流子效应的方法的各制备步骤示意图
图11为5V NMOS器件区的横向电场分布示意图
图12为具有不同宽度的侧墙的5V NMOS器件区的横向电场分布示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
本发明中，第一NMOS器件区可以应用于第一电压，第二器件区可以应用于第二电压，第一电压高于第二电压。本发明中，第一NMOS器件区和第二器件区的第一侧墙的尺寸可以小于或等于第一尺寸。
以下结合附图1-12和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
本实施例中，请参阅图1，改善NMOS热载流子效应的方法，包括：
步骤01：在第一尺寸工艺中，在一半导体衬底上划分并行的第一NMOS器件区和第二器件区；
具体的，请参阅图2，本实施例中，在半导体衬底00上划分为并行的第一NMOS器件区N和第二器件区M；第一NMOS器件区N为5V NMOS器件区，第二器件区M为1.2V器件区，但这不用于限制本发明的保护范围。第一尺寸工艺为60nm的工艺。
步骤02：在第一NMOS器件区和第二器件区的半导体衬底上依次制备深阱区、形成于深阱区上的栅氧层，形成于栅氧层上的栅极，形成于栅极侧壁的第一侧墙以及在第一侧墙两侧的深阱区中形成浅掺杂区；
具体的，这里为了便于描述在图3-10中省略半导体衬底00的示意，但这不用于限制本发明的保护范围。请参阅图3，同时在第一NMOS器件区N和第二器件区M的半导体衬底上依次制备深阱区1、形成于深阱区1上的栅氧层5，形成于栅氧层5上的栅极2，形成于栅极2侧壁的第一侧墙6以及在第一侧墙6两侧的深阱区1中形成浅掺杂区4；这里，5V NMOS器件区N的第一侧墙6和1.2V器件区M的第一侧墙6的尺寸相同且均等于60nm。
步骤03：在第一NMOS器件区和第二器件区的完成步骤02的半导体衬底上依次沉积氮化硅层和氧化硅层；
具体的，请参阅图4，这里可以但不限于采用化学气相沉积法来沉积氮化硅层7和氧化硅层8。
步骤04：在第一NMOS器件区和第二器件区同时涂覆光刻胶，并经过光刻工艺，暴露出第二器件区；
具体的，请参阅图5，光刻胶R可以但不限于采用旋涂等工艺来制备，使得光刻胶R具有平坦表面，以增加光刻精度；并且，为了增加光刻精准度，还可以先形成一层底部抗反射层，然后再涂覆光刻胶。
步骤05：去除第二器件区的氧化硅层，并且去除光刻胶；然后，去除第二器件区的部分氮化硅层；
具体的，请参阅图6，这里采用湿法腐蚀工艺去除第二器件区M的氧化硅层8，湿法腐蚀工艺可以采用药液缓冲氢氟酸(BHF)。然后，采用湿法腐蚀工艺去除第二器件区M的部分氮化硅层7，这里采用的药液为大于85℃热磷酸。
步骤06：在以第二器件区的剩余的氮化硅为掩膜来保护第二器件区的条件下，去除第一NMOS器件区的氧化硅层；
具体的，请参阅图7，采用湿法腐蚀去除第一NMOS器件区N的氧化硅层8，所采用的药液可以为缓冲氢氟酸(BHF)。
步骤07：在第一NMOS器件区和第二器件区沉积氮化硅材料直至第二器件区的氮化硅层达到目标厚度，此时，第一NMOS器件区的氮化硅层的厚度大于第二器件区的氮化硅层的目标厚度，这里该目标厚度为60nm。其它实施例中，该目标厚度还可以小于60nm，比如50nm。
具体的，请参阅图8，可以但不限于采用化学气相沉积法来沉积氮化硅材料，使得第一NMOS器件区N和第二器件区M的氮化硅层7的厚度同时增加。
步骤08：刻蚀第一NMOS器件区和第二器件区的氮化硅，从而在第一NMOS器件区得到第一二侧墙以及在第二器件区得到第二二侧墙；其中，第一二侧墙的厚度大于第二二侧墙的厚度；
具体的，请参阅图9，采用干法刻蚀工艺来刻蚀氮化硅层7。这里，第一二侧墙7’的厚度与第二二侧墙7的厚度的差值至少为10nm，第二二侧墙7的厚度为60nm，第一二侧墙7’至少为70nm。
步骤09：对第一NMOS器件区和第二器件区进行源漏离子注入，第一二侧墙下方的源漏区的之间的间距大于第二二侧墙下方的源漏区之间的间距
具体的，请参阅图10，在第一NMOS器件区N的第一二侧墙7’的两侧底部的深阱区1中形成的源漏区3和第二器件区M的第二二侧墙7的两侧底部的深阱区1中形成的源漏区3的横向宽度不相同，第一NMOS器件区N的源漏区3的横向宽度小于第二器件区M的源漏区3的横向宽度，此外，在第一NMOS器件区N的第一二侧墙7’的两侧底部的深阱区1中形成的源漏区3和第二器件区M的第二二侧墙7的两侧底部的深阱区1中形成的源漏区3的纵向深度也不相同，这里，第一NMOS器件区N的源漏区3的纵向深度大于第二器件区M的源漏区3的纵向深度。
请参阅图11，图11为5V NMOS器件区的横向电场分布示意图，图11中，在浅掺杂区的注入剂量从4.0e13到2.5e13范围内，横向电场随注入剂量减少而减小；但减少到1.5e13时，横向电场突然增加到比4.0e13的还大。这是由于受源漏注入影响所致。请参阅图12，图12为具有不同宽度的侧墙的5V NMOS器件区的横向电场分布示意图；图12中，当侧墙宽度增加10纳米后，横向峰值电场从4e5v/cm减小到3.6e5v/cm，因此增加侧墙宽度可以减小横向峰值电场，从而改善5V NMOS的热载流子效应。
虽然本发明已以较佳实施例揭示如上，然实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书为准。

Claims (10)

1.一种改善NMOS热载流子效应的方法，其特征在于，包括：
步骤01：在第一尺寸工艺中，在一半导体衬底上划分并行的第一NMOS器件区和第二器件区；
步骤02：在第一NMOS器件区和第二器件区的半导体衬底上依次制备深阱区、形成于深阱区上的栅氧层，形成于栅氧层上的栅极，形成于栅极侧壁的第一侧墙以及在第一侧墙两侧的深阱区中形成浅掺杂区；
步骤03：在第一NMOS器件区和第二器件区的完成步骤02的半导体衬底上依次沉积氮化硅层和氧化硅层；
步骤04：在所述第一NMOS器件区和第二器件区同时涂覆光刻胶，并经过光刻工艺，暴露出第二器件区；
步骤05：去除第二器件区的氧化硅层，并且去除光刻胶；然后，去除第二器件区的部分氮化硅层；
步骤06：在以第二器件区的剩余的氮化硅为掩膜来保护第二器件区的条件下，去除第一NMOS器件区的氧化硅层；
步骤07：在所述第一NMOS器件区和第二器件区沉积氮化硅材料直至第二器件区的氮化硅层达到目标厚度，此时，第一NMOS器件区的氮化硅层的厚度大于第二器件区的氮化硅层的目标厚度；
步骤08：刻蚀所述第一NMOS器件区和第二器件区的氮化硅层，从而在第一NMOS器件区得到第一二侧墙以及在第二器件区得到第二二侧墙；其中，第一二侧墙的厚度大于第二二侧墙的厚度；
步骤09：对所述第一NMOS器件区和第二器件区进行源漏离子注入，第一二侧墙下方的源漏区的之间的间距大于第二二侧墙下方的源漏区之间的间距。
2.根据权利要求1所述的方法，其特征在于，所述第一NMOS器件区和第二器件区的第一侧墙的尺寸小于或等于所述第一尺寸。
3.根据权利要求1或2所述的方法，其特征在于，所述第一NMOS器件区应用于第一电压，所述第二器件区应用于第二电压，第一电压高于第二电压。
4.根据权利要求1所述的方法，其特征在于，所述第一二侧墙的厚度与所述第二二侧墙的厚度的差值至少为10nm。
5.根据权利要求1所述的方法，其特征在于，所述步骤05中，采用湿法腐蚀工艺去除第二器件区的氧化硅层。
6.根据权利要求1所述的方法，其特征在于，所述步骤05中，采用湿法腐蚀工艺去除部分氮化硅层。
7.根据权利要求6所述的方法，其特征在于，所述步骤05中，去除部分氮化硅层的湿法腐蚀所采用的药液为大于85℃的热磷酸。
8.根据权利要求1所述的方法，其特征在于，所述步骤06中，采用湿法腐蚀去除所述第一NMOS器件区的氧化硅层。
9.根据权利要求8所述的方法，其特征在于，所述步骤06中，去除所述第一NMOS器件区的氧化硅层的湿法腐蚀所采用的药液为缓冲氢氟酸(BHF)。
10.根据权利要求1所述的方法，其特征在于，所述步骤08中，同时刻蚀所述第一NMOS器件区和第二器件区的氮化硅层时采用的工艺为干法刻蚀工艺。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653485A (zh) * 2020-06-24 2020-09-11 上海华力集成电路制造有限公司 一种改善io器件热载流子效应的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254866A (en) * 1990-04-03 1993-10-19 Mitsubishi Denki Kabushiki Kaisha LDD CMOS with wider oxide sidewall on PMOS than NMOS
US6506642B1 (en) * 2001-12-19 2003-01-14 Advanced Micro Devices, Inc. Removable spacer technique

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102143249B1 (ko) * 2014-02-07 2020-08-11 매그나칩 반도체 유한회사 반도체 소자 및 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254866A (en) * 1990-04-03 1993-10-19 Mitsubishi Denki Kabushiki Kaisha LDD CMOS with wider oxide sidewall on PMOS than NMOS
US6506642B1 (en) * 2001-12-19 2003-01-14 Advanced Micro Devices, Inc. Removable spacer technique

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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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