CN104779162B - 一种提高沟槽型vdmos器件栅氧化层击穿电压的方法 - Google Patents
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Abstract
本发明提供一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法，包括如下步骤：提供具有外延层的硅衬底；在硅衬底的外延层上形成初始氧化层；光刻、刻蚀，在初始氧化层上形成有源区图形；注入离子，在有源区图形下方的外延层内部形成有源区；光刻，形成具有环区图形和栅极图形的光刻胶层；依次进行湿法刻蚀和干法刻蚀，在初始氧化层上形成环区图形和栅极图形；注入离子，在环区图形下方的外延层内部形成环区；去除光刻胶层，在外延层和初始氧化层上形成硬掩膜；刻蚀，在有源区内形成沟槽；去除硬掩膜，并在栅极图形上方形成栅极。本发明方法能够有效去除硅衬底外延层表面受刻蚀等操作造成的损伤部分，从而有利于保证器件栅氧化层的质量。
Description
技术领域
本发明属于半导体制造技术领域，具体涉及一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法。
背景技术
对于沟槽型VDMOS器件而言，栅氧化层的击穿电压是非常重要的性能参数。如果栅氧化层的击穿电压偏低，将会导致栅源间漏电（IGSS）失效比例增大，严重时甚至会导致整个器件报废。
沟槽型VDMOS器件在其初始环区的制作工艺中，通常需要进行离子注入以及刻蚀等操作，其中刻蚀工艺包括湿法刻蚀和干法刻蚀。湿法刻蚀通常将刻蚀材料浸泡在腐蚀液内进行腐蚀，其具有良好的选择性和各向同性，横向刻蚀的宽度都接近于垂直刻蚀的深度，然而其在相邻环间距较小的情况下并不适用；干法刻蚀利用等离子体进行刻蚀，其具有良好的各向异性，但无法进行选择性刻蚀，为了保证将初始氧化层刻蚀干净，通常在干法刻蚀时会进行过刻。
此外，在进行沟槽的刻蚀时，通常会先形成一层硬掩膜，在利用该硬掩膜形成沟槽后会随即将其去除。上述的这些操作均易对硅衬底的外延层表面造成损伤，从而导致在损伤部位生长出的栅氧化层的质量下降，击穿电压变低，最终导致器件IGSS失效。
发明内容
本发明提供一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法，其能够有效去除硅衬底上的外延层表面受刻蚀等操作所造成的损伤部分，显著提高在硅衬底的外延层表面生长的栅氧化层的击穿电压，从而保证了器件栅氧化层的质量，并有效改善IGSS失效比例。
本发明提供的一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法，包括如下步骤：
提供具有外延层的硅衬底；
在所述硅衬底的外延层上形成初始氧化层；
光刻、刻蚀，在所述初始氧化层上形成有源区图形；
注入离子，在所述有源区图形下方的外延层内部形成有源区；
光刻，形成具有环区图形和栅极图形的光刻胶层；
依次进行湿法刻蚀和干法刻蚀，在所述初始氧化层上形成环区图形和栅极图形；
注入离子，在所述环区图形下方的外延层内部形成环区；
去除所述光刻胶层，在所述外延层和所述初始氧化层上形成硬掩膜；
刻蚀，在所述有源区内形成沟槽；
去除所述硬掩膜，并在所述栅极图形上方形成栅极。
根据本发明提供的提高沟槽型VDMOS器件栅氧化层击穿电压的方法，形成所述硬掩膜的方法具体包括：在所述外延层和所述初始氧化层上形成垫氧化层，并在所述垫氧化层上淀积二氧化硅层，从而形成所述硬掩膜；即，所述硬掩膜由所述垫氧化层和形成于所述垫氧化层上的二氧化硅层组成。
进一步地，所述垫氧化层的厚度为优选为所述二氧化硅层的厚度为优选为本发明的硬掩膜，特别是其中的垫氧化层的厚度不能过大，否则会影响后续的沟槽刻蚀；并且所述厚度也不能过小，否则不利于对栅极图形下方的外延层形成保护，进而无法保障在外延层表面所生长的栅氧化层的质量。
根据本发明提供的提高沟槽型VDMOS器件栅氧化层击穿电压的方法，所述初始氧化层的厚度为所述湿法刻蚀所刻蚀掉的初始氧化层的厚度为此外，所述干法刻蚀去除湿法刻蚀后残留的全部初始氧化层。
根据本发明提供的提高沟槽型VDMOS器件栅氧化层击穿电压的方法，在所述栅极图形上方形成栅极具体包括：在所述栅极图形上方形成栅氧化层，并在所述栅氧化层上形成多晶硅层。
进一步地，所述栅氧化层的厚度为
进一步地，所述多晶硅层的厚度为
本发明提供的提高沟槽型VDMOS器件栅氧化层击穿电压的方法能够有效去除硅衬底上的外延层表面受刻蚀等操作所造成的损伤部分，从而显著提高了在硅衬底的外延层表面生长的栅氧化层的击穿电压，进而保证了器件栅氧化层的质量，并有效改善IGSS失效比例。
附图说明
图1为实施例1的形成有初始氧化层的硅衬底的剖面结构示意图；
图2为实施例1的形成有有源区图形的硅衬底的剖面结构示意图；
图3为实施例1的形成有有源区的硅衬底的俯视结构示意图；
图4为实施例1的环区形成过程的剖面结构示意图；
图5为实施例1的形成有硬掩膜的硅衬底的剖面结构示意图；
图6为实施例1的形成有环区和栅极的硅衬底的俯视结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图和实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明的一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法，可以包括如下步骤：
步骤1、提供具有外延层的硅衬底；
具体如图1所示，所述具有外延层的硅衬底可以是本领域常规的外延片，也可以采用本领域常规的方法在硅衬底1上生长出外延层2；在本实施例中，可以在N+硅衬底1的一侧表面上形成N型外延层2。
步骤2、在所述硅衬底的外延层上形成初始氧化层；
具体地，可以采用湿法氧化在所述硅衬底1的外延层2上形成厚度为的初始氧化层3；在本实施例中，所形成的初始氧化层3的厚度可以为湿法氧化的温度可以为950℃。
步骤3、光刻、刻蚀，在所述初始氧化层上形成有源区图形；
具体如图2所示，可以通过在所述初始氧化层3上旋涂光刻胶，通过掩膜版进行曝光后显影，形成具有有源区图形的光刻胶层（图中未示出），然后以该光刻胶层作为掩膜进行刻蚀，从而在所述初始氧化层3上形成有源区图形；在本实施例中，可以采用湿法刻蚀形成有源区图形，例如可以氢氟酸（BOE）进行所述湿法刻蚀。
步骤4、注入离子，在所述有源区图形下方的外延层内部形成有源区；
具体如图3所示，可以采用本领域常规方法进行离子注入，使离子通过所述有源区图形进入到其下方的外延层2中，经热驱入后，在有源区图形下方的外延层2内部形成有源区4。
步骤5、光刻，形成具有环区图形和栅极图形的光刻胶层；
具体如图4所示，可以通过旋涂光刻胶，并利用掩膜版进行曝光后显影，形成具有环区图形和栅极图形的光刻胶层5。
步骤6、依次进行湿法刻蚀和干法刻蚀，在所述初始氧化层上形成环区图形和栅极图形；
具体地，可以以光刻胶层5作为掩膜依次进行湿法刻蚀和干法刻蚀，从而在所述初始氧化层3上形成环区图形和栅极图形；并且，所述湿法刻蚀可以采用氢氟酸（BOE）进行，湿法刻蚀所刻蚀掉的初始氧化层的厚度可以为所述干法刻蚀可以采用等离子体进行，干法刻蚀去除湿法刻蚀后所残留的全部初始氧化层；在本实施例中，湿法刻蚀所刻蚀掉的初始氧化层的厚度为干法刻蚀所刻蚀掉的初始氧化层的厚度为
步骤7、注入离子，在所述环区图形下方的外延层内部形成环区；
具体地，可以采用常规方法进行离子注入，使离子通过所述环区图形进入到其下方的外延层2内部，从而形成环区7。
步骤8、去除所述光刻胶层，在所述外延层和所述初始氧化层上形成硬掩膜；
具体如图5所示，在去除所述光刻胶层5后，可以先进行热氧化，在所述外延层（即所述有源区图形、所述环区图形和所述栅极图形下方的外延层）和所述初始氧化层上形成厚度为的垫氧化层，并在所述垫氧化层上淀积厚度为的二氧化硅层，从而形成所述硬掩膜8；在本实施例中，所述硬掩膜8由厚度为的所述垫氧化层和厚度为的所述二氧化硅层组成，其中所述热氧化的温度可以为850℃。所述硬掩膜8，特别是其中的垫氧化层在后续的沟槽刻蚀后能够有效去除硅衬底的外延层表面受刻蚀所造成的损伤部分，从而提高硅衬底的外延层表面生长的栅氧化层的质量，并有效改善IGSS失效比例。
步骤9、刻蚀，在所述有源区内形成沟槽；
具体地，可以采用干法刻蚀，如等离子体刻蚀在所述有源区内形成沟槽。
步骤10、去除所述硬掩膜，并在所述栅极图形上方形成栅极。
具体如图6所示，可以在所述栅极图形上方的初始氧化层3上形成栅氧化层，所述栅氧化层的厚度可以为并且在所述栅氧化层上形成多晶硅层，所述多晶硅层的厚度可以为从而形成栅极6；在本实施例中，所述栅氧化层的厚度为所述多晶硅层的厚度为
在进行栅氧化层击穿电压测定时，可以在所述多晶硅层上施加正电，在所述硅衬底1上施加负电，通过逐渐增加电压，直至栅氧化层被击穿，从而测得所述栅氧化层的击穿电压；经检测，本实施例的沟槽型VDMOS器件的栅氧化层的击穿电压为64V。
实施例2
除步骤10中，所述栅氧化层的厚度为外，其它与实施例1相同。经检测，本实施例的沟槽型VDMOS器件的栅氧化层的击穿电压为94V。
实施例3
除步骤10中，所述栅氧化层的厚度为外，其它与实施例1相同。经检测，本实施例的沟槽型VDMOS器件的栅氧化层的击穿电压为50V。
对照例1
本对照例的沟槽型VDMOS器件的制作包括如下步骤：
步骤1至步骤7、分别与实施例1的步骤1至步骤7相同。
步骤8、去除所述光刻胶层，在所述外延层和所述初始氧化层上形成硬掩膜；
具体地，在去除所述光刻胶层后，先进行热氧化，在所述外延层（即所述有源区图形、所述环区图形和所述栅极图形下方的外延层）和所述初始氧化层上形成厚度为的垫氧化层，并在所述垫氧化层上淀积厚度为的二氧化硅层，从而形成所述硬掩膜。
步骤9和步骤10、分别与实施例1的步骤9和步骤10相同。
经检测，本对照例的沟槽型VDMOS器件的栅氧化层的击穿电压为38V。
对照例2
除步骤10中，所述栅氧化层的厚度为外，其它与对照例1相同。经检测，本对照例的沟槽型VDMOS器件的栅氧化层的击穿电压为54V。
对照例3
除步骤10中，所述栅氧化层的厚度为外，其它与对照例1相同。经检测，本对照例的沟槽型VDMOS器件的栅氧化层的击穿电压为32V。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (7)
1.一种提高沟槽型VDMOS器件栅氧化层击穿电压的方法，其特征在于，包括如下步骤：
提供具有外延层的硅衬底；
在所述硅衬底的外延层上形成初始氧化层；
光刻、刻蚀，在所述初始氧化层上形成有源区图形；
注入离子，在所述有源区图形下方的外延层内部形成有源区；
光刻，形成具有环区图形和栅极图形的光刻胶层；
依次进行湿法刻蚀和干法刻蚀，在所述初始氧化层上形成环区图形和栅极图形；
注入离子，在所述环区图形下方的外延层内部形成环区；
去除所述光刻胶层，在所述外延层和所述初始氧化层上形成硬掩膜；
刻蚀，在所述有源区内形成沟槽；
去除所述硬掩膜，并在所述栅极图形上方形成栅极；
其中，形成所述硬掩膜的方法具体包括：在所述外延层和所述初始氧化层上形成垫氧化层，并在所述垫氧化层上淀积二氧化硅层，从而形成所述硬掩膜；
所述垫氧化层的厚度为
2.根据权利要求1所述的方法，其特征在于，所述垫氧化层的厚度为
3.根据权利要求1或2所述的方法，其特征在于，所述二氧化硅层的厚度为
4.根据权利要求1或2所述的方法，其特征在于，所述初始氧化层的厚度为所述湿法刻蚀所刻蚀掉的初始氧化层的厚度为
5.根据权利要求1或2所述的方法，其特征在于，在所述栅极图形上方形成栅极具体包括：在所述栅极图形上方形成栅氧化层，并在所述栅氧化层上形成多晶硅层。
6.根据权利要求5所述的方法，其特征在于，所述栅氧化层的厚度为
7.根据权利要求5所述的方法，其特征在于，所述多晶硅层的厚度为
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
| CN102013398A (zh) * | 2009-09-04 | 2011-04-13 | 中芯国际集成电路制造(上海)有限公司 | 功率mos管制造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
| CN102013398A (zh) * | 2009-09-04 | 2011-04-13 | 中芯国际集成电路制造(上海)有限公司 | 功率mos管制造方法 |
| CN102110717A (zh) * | 2011-01-26 | 2011-06-29 | 成都瑞芯电子有限公司 | 沟槽式金属氧化物半导体场效应晶体管及其制造方法 |
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