JP2008306003A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高アスペクト比のトレンチを形成でき、且つ、トレンチ壁面全面にわたってダメージ層を除去できる半導体装置の製造方法を提供する。
【解決手段】異方性ドライエッチングにより、シリコンを含む半導体基板にアスペクト比が10以上のトレンチを形成するトレンチ形成工程と、異方性ドライエッチングによって半導体基板に生じたダメージ層を、等方性ドライエッチングにより除去する除去工程と、を有する半導体装置の製造方法であって、除去工程において、少なくとも炭素及びフッ素を含む第1ガスと、酸素からなる第2ガスとの少なくとも2種類のガスを用い、半導体基板の温度をトレンチの壁面全面にわたってダメージ層を除去できる温度にして、等方性ドライエッチングを実施する。
【選択図】図4

Description

本発明は、半導体基板にトレンチを形成してなる半導体装置の製造方法に関するものである。
従来、素子間を分離する絶遠分離トレンチ、MOS素子やIGBT素子などのトレンチ構造のゲート電極、n型の領域とp型の領域を交互に配置した並設pn構造部を備える超接合素子などを含む半導体装置を製造するに当たり、異方性ドライエッチングにより半導体基板にトレンチを形成する方法が採用されている。この方法では、加速させたイオンを半導体基板に衝突させてエッチングするので、半導体基板のトレンチ壁面内部にダメージ層が生じる。このダメージ層が残った状態で後工程(熱処理)を行うと、結晶欠陥の発生や、トレンチ壁面上に形成される絶縁膜の信頼性低下といった問題が生じる。
このダメージ層を除去する方法として、本出願人は先に特許文献1を開示している。特許文献1によれば、異方性ドライエッチングによってトレンチを形成した後、フッ酸と硝酸の混合液による等方性ウェットエッチングによって、ダメージ層を除去するようにしている。しかしながら、高アスペクト比(アスペクト比10以上)のトレンチを形成する場合、表面張力等によって混合液がトレンチの底部側まで供給されにくく、これによりトレンチ壁面の一部にダメージ層が残ることも考えられる。
また、等方性ドライエッチングを採用することも考えられる。しかしながら、従来の等方性ドライエッチングでは、高アスペクト比(アスペクト比10以上)のトレンチを形成する場合、エッチャントガスがトレンチ底部まで供給されにくく、トレンチの形状が、開口部付近が選択的にエッチングされて側壁に段差のある(角張った部分のある)漏斗様の形状となりやすい。この場合、段差部において電界集中が起こりやすくなる。また、この段差部やダメージ層が残ったトレンチ底部において、結晶欠陥の発生やトレンチ壁面上に形成される絶縁膜の信頼性低下といった問題が生じる。
高アスペクト比のトレンチ底部をエッチングするために、半導体基板にバイアスを印加し、トレンチ底部までイオンを引き込んでエッチングすることも考えられる。しかしながら、この方法によれば、加速させたイオンの衝突により、半導体基板に新たなダメージ層が生じることとなる。
また、特許文献2には、等方性ドライエッチングによってトレンチ底部をエッチングする方法が示されている。異方性ドライエッチングによって半導体基板にトレンチを形成した後、シリコン窒化膜をトレンチ壁面全面に形成する。そして、異方性エッチングによってトレンチ底部のシリコン窒化膜を除去した後に等方性エッチングすることで、トレンチの底部をラウンド形状としつつ、半導体基板に生じたダメージを除去するようにしている。
特開2001−35189号公報 特開2003−7676号公報
しかしながら、特許文献2に示される製造方法の場合、トレンチの壁面のうち、シリコン窒化膜から露出されたトレンチの底部を等方的にエッチングするため、シリコン窒化膜にて保護された部位と保護されない部位との間でエッチング有無による段差(角張った部分)が発生し、トレンチがメスフラスコ様の形状となる。したがって、段差部において電界集中が起こりやすくなる。また、この段差部や、シリコン窒化膜によって保護されることでダメージ層が残った部位において、結晶欠陥の発生やトレンチ壁面上に形成される絶縁膜の信頼性低下といった問題が生じる。
本発明は上記問題点に鑑み、高アスペクト比のトレンチを形成でき、且つ、トレンチ壁面全面にわたってダメージ層を除去できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成する為に請求項1に記載の発明は、異方性ドライエッチングにより、シリコンを含む半導体基板にアスペクト比が10以上のトレンチを形成するトレンチ形成工程と、異方性ドライエッチングによって半導体基板のトレンチ壁面内部に生じたダメージ層を、等方性ドライエッチングにより除去する除去工程と、を有する半導体装置の製造方法であって、除去工程において、少なくとも炭素及びフッ素を含む第1ガスと、酸素からなる第2ガスとの少なくとも2種類のガスを用い、半導体基板の温度をトレンチの壁面全面にわたってダメージ層を除去できる温度にして、等方性ドライエッチングを実施することを特徴とする。
本発明においては、等方性ドライエッチングに用いるガスとして、少なくとも炭素及びフッ素を含む第1ガスと酸素からなる第2ガスの少なくとも2種類のガスを採用している。このガスにおいて、炭素は、フッ素など第1ガスの他の元素とともに重合膜(ポリマー)を形成し、トレンチ壁面に堆積することでフッ素ラジカルによる半導体基板のトレンチ壁面のエッチングを妨げるように作用する。なお、この重合膜は、プラズマ放電域に近いトレンチ開口側ほど堆積されやすい。また、酸素は、半導体基板に堆積した重合膜(炭素)を除去するように作用する。すなわち、重合膜の生成と除去は、トレンチの深さ方向において、トレンチ各所にフッ素ラジカルを供給し(トレンチ各所のエッチングレートを制御し)、トレンチ壁面全面にわたってダメージ層を除去するうえで重要である。
これに対し、本発明者は、半導体基板の温度を制御する(以下に示すように20℃以上200℃以下の範囲内の所定温度とする)ことで、重合膜の生成と除去を制御して、トレンチ壁面全面にわたってダメージ層を除去することができることを明らかにした。このように、本発明によれば、高アスペクト比のトレンチを形成でき、且つ、トレンチ壁面全面にわたってダメージ層を除去することができる。
請求項2に記載のように、半導体基板の温度を90℃以上110℃以下の範囲内の温度とすると良い。これによれば、トレンチの深さ方向において、半導体基板に対するエッチングレートをトレンチ各所でほぼ等しくすることができる。したがって、等方性ドライエッチングによってトレンチ壁面に段差が生じることはない。
例えば請求項3に記載のように、トレンチ形成工程において、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチを形成すると、除去工程後のトレンチを、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることができる。また、請求項4に記載のように、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ、又は、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチを形成すると、除去工程後のトレンチを、除去工程前のトレンチ形状を模倣したテーパ形状とすることができる。
また、請求項5に記載のように、半導体基板の温度を20℃以上90℃未満の範囲内の温度としても良い。これによれば、トレンチの深さ方向において、半導体基板に対するエッチングレートを、底部側ほど大きくなるように連続的に変化する値とすることができる。この場合も、等方性ドライエッチングによってトレンチ壁面に段差が生じることはない。なお、上述の範囲内においては、温度が低いほど、トレンチの底部側が開口部側に対してエッチングされやすくなるが、20℃未満とすると、第2ガスとして酸素がある条件であっても、プラズマ放電によって第1ガスを分解(解離)する際に重合膜が酸素による除去に対して過剰に生成され、これによりダメージ層の除去が不十分となる。
例えば請求項6に記載のように、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチを形成すると、除去工程後のトレンチを、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることもできる。また、請求項7に記載のように、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチを形成すると、除去工程後のトレンチを、底部側ほどトレンチ幅の大きい逆テーパ形状とすることもできる。
また、請求項8に記載のように、半導体基板の温度を110℃よりも高く200℃以下の範囲内の温度としても良い。これによれば、トレンチの深さ方向において、半導体基板に対するエッチングレートを、開口部側ほど大きくなるように連続的に変化する値とすることができる。この場合も、等方性ドライエッチングによってトレンチ壁面に段差が生じることはない。なお、温度が高いほど、トレンチの開口部側が底部側に対してエッチングされやすくなるが、200℃を超える温度とすると、第1ガス由来の重合膜がほとんど生成しなくなるたり、フッ素ラジカルの大部分が基板表面付近で消費されることとなって、トレンチ底部へのフッ素ラジカルの供給が困難となる。
例えば請求項9に記載のように、トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチを形成すると、除去工程後のトレンチを、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることもできる。また、請求項10に記載のように、トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチを形成すると、除去工程後のトレンチを、底部側ほどトレンチ幅の小さい順テーパ形状とすることもできる。
また、請求項11に記載のように、半導体基板の温度を、90℃以上110℃以下の範囲内の温度、20℃以上90℃未満の範囲内の温度、及び110℃よりも高く200℃以下の範囲内の温度のうちの、少なくとも2つの温度で切り替えても良い。このように、半導体基板の温度を多段に切り替えても、高アスペクト比のトレンチを形成でき、且つ、トレンチ壁面全面にわたってダメージ層を除去することができる。また、トレンチを種々の形状とすることができる。
先ず、本発明の実施形態について説明する前に、本発明者が本発明を創作するに至った経緯を説明する。図1は、等方性エッチングにおける重合膜の効果を示す断面図である。図2は、等方性エッチングにおける重合膜除去の効果を示す断面図である。
本発明者は、異方性ドライエッチングにより、シリコンを含む半導体基板にトレンチを形成した後に、半導体基板のトレンチ壁面内部に生じるダメージ層を除去するに当たり、反応ガスとして、少なくとも炭素及びフッ素を含む第1ガス(例えばテトラフルオロメタン)と、酸素からなる第2ガスとの少なくとも2種類のガスを用いた等方性ドライエッチングの検討を詳細に行った。なお、チャンバ内圧力は30Pa程度とし、第2ガスに対する第1ガスの流量比を1程度とした。
具体的には、図1に示すように、シリコンからなる半導体基板10の一面に、例えばシリコン酸化膜からなり、トレンチ形成部位に応じた開口部12aを有するマスク12を形成し、マスク12を介して、異方性ドライエッチング(例えばRIE)によりトレンチ14を形成した。そして、トレンチ14の形成後、トレンチ壁面内部の図示されないダメージ層を除去すべく、等方性ドライエッチングを実施した。
ここで、上述の等方性ドライエッチングにおいては、プラズマ放電によって第1ガスが分解(解離)された際に、炭素とフッ素など第1ガスを構成する他の元素とによる重合膜(ポリマー)が生成される。図1に示すように、生成された重合膜16は、プラズマ放電域に近い、半導体基板10の一面上(マスク12上)及びトレンチ14の開口部側から堆積するため、トレンチ14の深さ方向において、開口部側ほど重合膜16が存在することとなる。この重合膜16は、プラズマ放電によって励起された活性種であるフッ素ラジカル18が、半導体基板10(トレンチ14の壁面)をエッチングする(フッ素ラジカル18がシリコンと反応して揮発性生物を生成し、表面から離脱する)のを妨げる。したがって、重合膜16が存在すると、フッ素ラジカル18は、図1に示すように、トレンチ14の底部側まで供給されることとなり、底部において等方的にエッチングが進行する。
また、第2ガスとして用いる酸素は、プラズマ放電によって励起された状態(酸素ラジカル)で、重合膜16(炭素)と反応し、例えば図2に示すように二酸化炭素20として表面から離脱するため、重合膜16が除去されることとなる。したがって、図2に示すように、重合膜16が存在しないか、存在しても僅かである状態では、活性種であるフッ素ラジカル18が、プラズマ放電域から近い半導体基板10の部位であるトレンチ14の開口部周辺の壁面をエッチングすることとなる。
このように、重合膜16の生成(堆積)と除去は、トレンチ壁面の各所エッチングレートを決定するうえで非常に重要な要素である。そこで、本発明者は、重合膜16の生成(堆積)と除去を制御するパラメータとして、半導体基板10の温度について精査した。その結果を、図3〜図7に示す。図3は、各温度における、トレンチの深さ方向における位置とエッチングレートとの関係を示す図である。図4は、各温度における、トレンチアスペクト比と、開口部エッチングレートに対する底部エッチングレートの比との関係を示す図である。図5は、トレンチの深さ方向において、エッチングレートがほぼ等しい場合の等方性エッチングを示す断面図である。図6は、トレンチの深さ方向において、底部側ほどエッチングレートが大きい場合の等方性エッチングを示す断面図である。図7は、トレンチの深さ方向において、開口部側ほどエッチングレートが大きい場合の等方性エッチングを示す断面図である。なお、図3及び図4においては、トレンチ幅が約0.8μmのトレンチ14に対して等方性ドライエッチングを施した場合の結果を示しており、温度70℃,90℃,120℃については実測値、それ以外の温度についてはシミュレーション値を示している。また、図5〜図7においては、異方性ドライエッチングにより形成された、深さ方向でトレンチ幅のほぼ等しいトレンチ14を等方性ドライエッチングする例を示しており、等方性ドライエッチング後のトレンチ14の壁面を破線で示している。
図3に示すように、半導体基板10の温度が90℃の時には、トレンチ14の深さ方向において、開口部(トレンチ深さ0μm)、中間部(トレンチ深さ10μm)、底部(トレンチ深さ20μm)の各所におけるエッチングレートがほぼ等しい値となった。これに対し、半導体基板10の温度が90℃よりも低い70℃の場合には、深さ方向においてトレンチ各所でダメージ層を除去可能でありながら、底部側ほどエッチングレートが大きい値となった。また、半導体基板10の温度が90℃よりも高い120℃の場合には、深さ方向においてトレンチ各所でダメージ層を除去可能でありながら、開口部側ほどエッチングレートが大きい値となった。
また、半導体基板10の温度による、トレンチ壁面のエッチングレートの制御は、図4に示すように、トレンチ14のアスペクト比が10以上において特に効果的であることが明らかとなった。なお、図4に示すように、半導体基板10の温度を90℃以上110℃以下、好ましくは100℃とすると、トレンチ14の各所におけるエッチングレートがほぼ等しい値となることが明らかとなった。また、110℃よりも高い温度とすると、開口部側ほどエッチングレートが大きくなることが明らかとなった。これは、重合膜16によるトレンチ開口部でのエッチング抑止効果が、90℃以上110℃以下のときよりも小さくなることによるものと考えられる。また、90℃よりも低い温度とすると、底部側ほどエッチングレートが大きくなることが明らかとなった。これは、重合膜16によるトレンチ開口部でのエッチング抑止効果が、90℃以上110℃以下のときよりも大きくなることによるものと考えられる。
すなわち、図3及び図4の結果より、アスペクト比が10以上のトレンチ14に対して等方性ドライエッチングを施すに当たり、トレンチ壁面のエッチングレートを、半導体基板10の温度によって制御できることを見出した。詳しくは、図5に示すように、トレンチ14の深さ方向において、エッチングレートがほぼ等しい状態(フッ素ラジカル18がトレンチ壁面の各所にほぼ均等に供給される状態)、図6に示すように、トレンチ14の深さ方向において、底部側ほどエッチングレートが大きい状態(フッ素ラジカル18が底部側に多く供給される状態)、図7に示すように、トレンチ14の深さ方向において、開口部側ほどエッチングレートが大きい状態(フッ素ラジカル18が開口部側に多く供給される状態)のいずれかに制御することができることを見出した。本発明は、この知見に基づくものであり、以下、本発明の実施の形態を図に基づいて説明する。
(第1実施形態)
図8〜図10は、本発明の第1実施形態に係る半導体装置の製造工程を示す断面図であり、図8は、マスク形成工程、図9は、トレンチ形成工程、図10は除去工程を示している。なお、上述した構成要素と同一の要素には、同一の符号を付与するものとする。
上述したように、本実施形態においても半導体基板10としてシリコン基板を採用する。異方性ドライエッチングに先立ち、先ず図8に示すように、半導体基板10の一面上に、トレンチ形成部位に応じた開口部12aを有するマスク12を形成する。このマスク12としては、異方性ドライエッチングによるトレンチ形成において、マスクとしての機能を果たすものであれば採用することができる。本実施形態においては、上述同様、シリコン酸化膜をパターニングしてマスク12としている。
次に、マスク12を介して、異方性ドライエッチングによりトレンチ14を形成する。異方性ドライエッチングとしては、化学的エッチングよりも物理的エッチングの影響が大きいものであれば採用することができ、本実施形態においてはRIE(反応性イオンエッチング)を採用している。この異方性ドライエッチングにおいては、加速させたイオンを、マスク12の開口部12aから露出する半導体基板10に衝突させて物理的エッチング(スパッタエッチング)するため、図9に示すように、半導体基板10のトレンチ壁面内部にダメージ層22が形成される。なお、本実施形態においては、トレンチ14として、アスペクト比が約20であり、深さ方向においてトレンチ幅のほぼ等しい垂直形状(半導体基板10の一面に対する)のトレンチを形成する。
トレンチ14の形成後、ダメージ層22を除去するために、等方性ドライエッチングを実施する。本実施形態においては、少なくとも炭素及びフッ素を含む第1ガスとしてテトラフルオロメタン(CF)、第2ガスとして酸素(O)を用い、チャンバ内圧力を30Pa程度、第2ガスに対する第1ガスの流量比を1程度とした。そして、半導体基板10の温度を、90℃以上110℃以下の範囲内において所定温度(一定)とした。このような条件とすると、上述(図3〜図5参照)したように、深さ方向においてトレンチ各所のエッチングレートがほぼ等しい値(0.95程度〜1.05程度)となる。したがって、トレンチ壁面全面がほぼ均一にエッチングされ、図10に示すように、トレンチ壁面全面にわたってダメージ層22を除去することができる。すなわち、ダメージ層22を起因とする結晶欠陥の発生を抑制することができる。
また、高アスペクト比(アスペクト比10以上)であって、深さ方向においてトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成することができる。また、トレンチ壁面全面がほぼ均一にエッチングされるので、高アスペクト比であってもトレンチ14の壁面に段差がなく、トレンチ14の底部端(側面との境界)の隅部14aと、開口部の角部である肩部14bも、等方性エッチングによって図10に示すように丸められた形状となる。したがって、局所的な電界集中を抑制することができる。
半導体基板10の温度としては、特に略100℃とすると、図4に示したように、深さ方向においてトレンチ各所のエッチングレートをより均一とし、本実施形態においてはトレンチ14の垂直性を高めることができる。
このようなトレンチ14の形成(ダメージ層22の除去)は、素子間を分離する絶遠分離トレンチ、MOS素子やIGBT素子などのトレンチ構造のゲート電極、n型の領域とp型の領域を交互に配置した並設pn構造部を備える超接合素子のトレンチ形成に適用することができる。本実施形態においては、超接合素子のトレンチ(例えばp型の領域をエピ成長によって形成する際のトレンチ)に対し、上述した製造方法を適用している。
このように本実施形態に係る半導体装置の製造方法によれば、高アスペクト比(アスペクト比10以上)のトレンチ14を形成でき、且つ、トレンチ壁面全面にわたってダメージ層22を除去することができる。したがって、ダメージ層22を起因とする結晶欠陥の発生を抑制することができる。また、等方性ドライエッチングによってトレンチ壁面に段差が生じることがないので、局所的な電界集中を抑制することができる。
なお、本実施形態においては、トレンチ形成工程において、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成する例を示した。しかしながら、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14や、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ14を形成しても良い。例えばRIEにより、図11に示すように、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14を形成しておき、上述の条件で除去工程を実施すれば、図12に示すように、除去工程後のトレンチ14を、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14とすることができる。このように、本実施形態に係る半導体装置の製造方法によれば、トレンチ壁面全面にわたってダメージ層22を除去でき、除去工程後のトレンチ14を、除去工程前のトレンチ形状を反映した(模倣した)形状とすることができる。
(第2実施形態)
図13及び図14は、本発明の第2実施形態に係る半導体装置の製造工程を示す断面図であり、図13は、トレンチ形成工程、図14は除去工程を示している。なお、上述した構成要素と同一の構成要素には、同一の符号を付与するものとする。
第1実施形態においては、半導体基板10の温度を90℃以上110℃以下の範囲内の温度とすることで、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする例を示した。これに対し、本実施形態においては、半導体基板10の温度を20℃以上90℃未満の範囲内の所定温度(一定)としつつ、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする点を特徴とする。
半導体基板10の温度を90℃よりも低い温度とすると、上述(図3、図4、図6参照)したように、トレンチ14の深さ方向において、半導体基板10に対するエッチングレートを、底部側ほど大きくなるように連続的に変化する値とすることができる。例えば、温度を70℃とすると、図4に示すように、トレンチ開口部におけるエッチングレートに対する底部におけるエッチングレートの比が1.2〜1.25程度となる。本実施形態においては、これを利用し、図13に示すように、トレンチ形成工程において、例えばRIEにより、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14を形成しておく。そして上述の条件で除去工程を実施する。なお、除去工程後のトレンチ形状が深さ方向でトレンチ幅のほぼ等しい垂直形状となるように、トレンチ形成工程後のトレンチ14の形状に応じて、除去工程における半導体基板10の温度を選択する。これにより、トレンチ壁面全面がエッチングされながらも、トレンチ14の深さ方向において底部側ほど早くエッチングされ、除去工程後のトレンチ14を、図14に示すように、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることができる。
なお、半導体基板10の温度が低いほど、重合膜16が生成されやすくなり、トレンチ14の底部側が開口部側に対してエッチングされやすくなるが、20℃未満とすると、第2ガスとして酸素がある条件であっても、酸素(酸素ラジカル)による除去に対して重合膜16の生成量が過剰となり、ダメージ層22の除去が不十分となる。したがって、半導体基板10の温度は、20℃以上90℃未満の範囲内の温度とすると良い。
このように本実施形態に係る半導体装置の製造方法によれば、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とすることができる。したがって、ダメージ層22を起因とする結晶欠陥の発生を抑制することができる。また、この等方性ドライエッチングによってトレンチ壁面に段差が生じることはないので、局所的な電界集中を抑制することができる。
なお、本実施形態においては、除去工程が終了した時点で、トレンチ14を、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする例を示した。しかしながら、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成しておくことで、除去工程後のトレンチ14を、底部側ほどトレンチ幅の大きい逆テーパ形状とすることもできる。例えば図15に示すように、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成した場合、上述の条件で除去工程を実施すれば、図16に示すように、除去工程後のトレンチ14を、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ14とすることができる。この場合も、高アスペクト比(アスペクト比10以上)のトレンチ14を形成でき、且つ、トレンチ壁面全面にわたってダメージ層22を除去することができる。また、等方性ドライエッチングによってトレンチ壁面に段差が生じることはない。
さらには、トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ14を形成しておくことで、逆テーパ形状のトレンチ14のテーパ角(半導体基板10の一面に対して垂直からの傾き角度)をより大きくするようにしても良い。
(第3実施形態)
図17及び図18は、本発明の第3実施形態に係る半導体装置の製造工程を示す断面図であり、図17は、トレンチ形成工程、図18は除去工程を示している。なお、上述した構成要素と同一の構成要素には、同一の符号を付与するものとする。
第1実施形態においては、半導体基板10の温度を90℃以上110℃以下の範囲内の所定温度(一定)とすることで、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする例を示した。これに対し、本実施形態においては、半導体基板10の温度を110℃よりも高く200℃以下の範囲内の温度としつつ、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする点を特徴とする。
半導体基板10の温度を110℃よりも高い温度とすると、上述(図3、図4、図7参照)したように、トレンチ14の深さ方向において、半導体基板10に対するエッチングレートを、開口部側ほど大きくなるように連続的に変化する値とすることができる。例えば、温度を120℃とすると、図4に示すように、トレンチ開口部におけるエッチングレートに対する底部におけるエッチングレートの比が0.9程度となる。本実施形態においては、これを利用し、図17に示すように、トレンチ形成工程において、例えばRIEにより、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ14を形成しておく。そして上述の条件で除去工程を実施する。なお、除去工程後のトレンチ形状が深さ方向でトレンチ幅のほぼ等しい垂直形状となるように、トレンチ形成工程後のトレンチ14の形状に応じて、除去工程における半導体基板10の温度を選択する。これにより、トレンチ壁面全面がエッチングされながらも、トレンチ14の深さ方向において開口部側ほど早くエッチングされ、除去工程後のトレンチ14を、図18に示すように、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることができる。
なお、半導体基板10の温度が高いほど、重合膜16が生成されにくくなり、トレンチ14の開口部側が底部側に対してエッチングされやすくなるが、200℃を超える温度とすると、重合膜16がほとんど生成しなくなるため、トレンチ底部へのフッ素ラジカル18の供給が困難となる。したがって、半導体基板10の温度を110℃よりも高く200℃以下の範囲内の温度とすると良い。
このように本実施形態に係る半導体装置の製造方法によれば、アスペクト比が10以上のトレンチ14を、ダメージ層22が除去され、且つ、深さ方向においてトレンチ幅のほぼ等しい垂直形状とすることができる。したがって、ダメージ層22を起因とする結晶欠陥の発生を抑制することができる。また、この等方性ドライエッチングによってトレンチ壁面に段差が生じることはないので、局所的な電界集中を抑制することができる。
なお、本実施形態においては、除去工程が終了した時点で、トレンチ14を、深さ方向においてトレンチ幅のほぼ等しい垂直形状とする例を示した。しかしながら、トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状のトレンチ14、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成しておくことで、除去工程後のトレンチ14を、底部側ほどトレンチ幅の小さい順テーパ形状とすることもできる。例えば図19に示すように、深さ方向でトレンチ幅のほぼ等しい垂直形状のトレンチ14を形成した場合、上述の条件で除去工程を実施すれば、図20に示すように、除去工程後のトレンチ14を、開口部側ほどトレンチ幅の大きい順テーパ形状のトレンチ14とすることができる。この場合も、高アスペクト比(アスペクト比10以上)のトレンチ14を形成でき、且つ、トレンチ壁面全面にわたってダメージ層22を除去することができる。また、等方性ドライエッチングによってトレンチ壁面に段差が生じることはない。
さらには、トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状のトレンチ14を形成しておくことで、順テーパ形状のトレンチ14のテーパ角をより大きくするようにしても良い。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
本実施形態においては、半導体基板10としてシリコン基板を採用する例を示した。しかしながら、半導体基板10としてはシリコンを含む基板であれば良く、例えばSiC基板を採用することもできる。ただし、SiC基板の場合、基板中の炭素を除去するために、第2ガスである酸素をシリコン基板よりも多くしたほうが良い。また、単結晶のバルク基板だけでなく、支持基板上に絶縁層を介して半導体層を配置してなるSOI構造基板の半導体層を、半導体基板10として採用することもできる。
本実施形態においては、第1ガスとして、テトラフルオロメタン(CF)を用いる例を示した。しかしながら、第1ガスとしては炭素とフッ素を少なくとも含むガスであれば良く、例えばトリフルオロメタン(CHF)、ジフルオロメタン(CH)、(モノ)フルオロメタン(CHF)を採用することができる。
本実施形態においては、除去工程において、半導体基板10の温度を所定温度に固定する例を示した。しかしながら、それぞれの温度範囲内において、温度を変化させても良い。また、除去工程において、半導体基板10の温度を、深さ方向においてエッチングレートのほぼ等しい90℃以上110℃以下の範囲内の温度、深さ方向において底部側ほどエッチングレートの高い20℃以上90℃未満の範囲内の温度、及び深さ方向において開口部側ほどエッチングレートの高い110℃よりも高く200℃以下の範囲内の温度のうち、少なくとも2つの温度で切り替えても良い。このように、半導体基板10の温度を多段に切り替えても、高アスペクト比のトレンチ14を形成でき、且つ、トレンチ壁面全面にわたってダメージ層22を除去することができる。また、トレンチ14を種々の形状とすることができる。例えば、20℃以上90℃未満の範囲内の温度と、110℃よりも高く200℃以下の範囲内の温度の切り替えにより、トレンチ14を、図21に示すように鼓状の形状とすることもできる。図21は、その他変形例の除去工程を示す断面図であり、破線を1段目の除去(110℃よりも高く200℃以下の範囲内の温度)での形状、実線を2段目の除去(20℃以上90℃未満の範囲内の温度)での形状としている。
本実施形態においては、半導体基板10の温度によって、重合膜16の生成及び除去を制御し、ひいては深さ方向でのトレンチ各所のエッチングレートを制御する例を示した。しかしながら、ガス流量比(ガス流量)、チャンバ内圧力によっても、重合膜16の生成及び除去を制御することは可能であると考えられる。例えば、第1ガスの量が増えると、フッ素ラジカル18及び重合膜16が増加し、底部側のエッチングレートが大きくなる。これに対し、第1ガスの量が減少すると、フッ素ラジカル18及び重合膜16が減少して、開口部側のエッチングレートが大きくなる。また、チャンバ内圧力が高くなると、分子密度が高まり、平均速度が遅くなるので、ミーンフリーパス(平均自由行程)が短くなり、開口部側のエッチングレートが大きくなる。これに対し、チャンバ内圧力が低くなると、分子密度が小さくなり、平均速度が早くなるので、ミーンフリーパスが長くなり、底部側のエッチングレートが大きくなる。
等方性エッチングにおける重合膜の効果を示す断面図である。 等方性エッチングにおける重合膜除去の効果を示す断面図である。 各温度における、トレンチの深さ方向における位置とエッチングレートとの関係を示す図である。 各温度における、トレンチアスペクト比と、開口部エッチングレートに対する底部エッチングレートの比との関係を示す図である。 トレンチの深さ方向において、エッチングレートがほぼ等しい場合のエッチングを示す断面図である。 トレンチの深さ方向において、底部側ほどエッチングレートが大きい場合のエッチングを示す断面図である。 トレンチの深さ方向において、開口部側ほどエッチングレートが大きい場合のエッチングを示す断面図である。 第1実施形態に係る半導体装置の製造工程のうち、マスク形成工程を示す断面図である。 第1実施形態に係る半導体装置の製造工程のうち、トレンチ形成工程を示す断面図である。 第1実施形態に係る半導体装置の製造工程のうち、除去工程を示す断面図である。 変形例のトレンチ形成工程を示す断面図である。 変形例の除去工程を示す断面図である。 第2実施形態に係る半導体装置の製造工程のうち、トレンチ形成工程を示す断面図である。 第2実施形態に係る半導体装置の製造工程のうち、除去工程を示す断面図である。 変形例のトレンチ形成工程を示す断面図である。 変形例の除去工程を示す断面図である。 第3実施形態に係る半導体装置の製造工程のうち、トレンチ形成工程を示す断面図である。 第3実施形態に係る半導体装置の製造工程のうち、除去工程を示す断面図である。 変形例のトレンチ形成工程を示す断面図である。 変形例の除去工程を示す断面図である。 その他変形例の除去工程を示す断面図である。
符号の説明
10・・・半導体基板
12・・・マスク
14・・・トレンチ
14a・・・隅部
14b・・・肩部
16・・・重合膜
18・・・フッ素ラジカル
20・・・二酸化炭素
22・・・ダメージ層

Claims (11)

  1. 異方性ドライエッチングにより、シリコンを含む半導体基板にアスペクト比が10以上のトレンチを形成するトレンチ形成工程と、
    前記異方性ドライエッチングによって前記半導体基板のトレンチ壁面内部に生じたダメージ層を、等方性ドライエッチングにより除去する除去工程と、を有する半導体装置の製造方法であって、
    前記除去工程において、少なくとも炭素及びフッ素を含む第1ガスと、酸素からなる第2ガスとの少なくとも2種類のガスを用い、前記半導体基板の温度を前記トレンチの壁面全面にわたって前記ダメージ層を除去できる温度にして、前記等方性ドライエッチングを実施することを特徴とする半導体装置の製造方法。
  2. 前記半導体基板の温度を90℃以上110℃以下の範囲内の温度とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記トレンチ形成工程において、深さ方向でトレンチ幅のほぼ等しい垂直形状の前記トレンチを形成することを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状の前記トレンチ、又は、底部側ほどトレンチ幅の大きい逆テーパ形状の前記トレンチを形成することを特徴とする請求項2に記載の半導体装置の製造方法。
  5. 前記半導体基板の温度を20℃以上90℃未満の範囲内の温度とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 前記トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状の前記トレンチを形成し、
    前記除去工程によって、前記トレンチを、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記トレンチ形成工程において、底部側ほどトレンチ幅の小さい順テーパ形状の前記トレンチ、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状の前記トレンチを形成し、
    前記除去工程によって、前記トレンチを、底部側ほどトレンチ幅の大きい逆テーパ形状とすることを特徴とする請求項5に記載の半導体装置の製造方法。
  8. 前記半導体基板の温度を110℃よりも高く200℃以下の範囲内の温度とすることを特徴とする請求項1に記載の半導体装置の製造方法。
  9. 前記トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状の前記トレンチを形成し、
    前記除去工程によって、前記トレンチを、深さ方向でトレンチ幅のほぼ等しい垂直形状とすることを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 前記トレンチ形成工程において、底部側ほどトレンチ幅の大きい逆テーパ形状の前記トレンチ、又は、深さ方向でトレンチ幅のほぼ等しい垂直形状の前記トレンチを形成し、
    前記除去工程によって、前記トレンチを、底部側ほどトレンチ幅の小さい順テーパ形状とすることを特徴とする請求項8に記載の半導体装置の製造方法。
  11. 前記除去工程において、前記半導体基板の温度を、90℃以上110℃以下の温度、20℃以上90℃未満の範囲内の温度、及び110℃よりも高く200℃以下の範囲内の温度の少なくとも2つの温度で切り替えることを特徴とする請求項1に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011117920A1 (ja) * 2010-03-24 2011-09-29 パナソニック株式会社 半導体装置およびその製造方法
US8710619B2 (en) 2010-08-30 2014-04-29 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2021022642A (ja) * 2019-07-26 2021-02-18 パナソニックIpマネジメント株式会社 SiC基板の製造方法
CN112635317A (zh) * 2019-09-24 2021-04-09 东京毅力科创株式会社 蚀刻方法、损伤层的去除方法和存储介质
JP2023017101A (ja) * 2018-08-23 2023-02-02 富士電機株式会社 半導体装置の製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8626344B2 (en) 2009-08-21 2014-01-07 Allure Energy, Inc. Energy management system and method
US9838255B2 (en) 2009-08-21 2017-12-05 Samsung Electronics Co., Ltd. Mobile demand response energy management system with proximity control
US9209652B2 (en) 2009-08-21 2015-12-08 Allure Energy, Inc. Mobile device with scalable map interface for zone based energy management
US8498749B2 (en) 2009-08-21 2013-07-30 Allure Energy, Inc. Method for zone based energy management system with scalable map interface
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US20130054863A1 (en) 2011-08-30 2013-02-28 Allure Energy, Inc. Resource Manager, System And Method For Communicating Resource Management Information For Smart Energy And Media Resources
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US11315931B2 (en) 2011-10-13 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8853021B2 (en) 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US9634134B2 (en) * 2011-10-13 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US9716530B2 (en) 2013-01-07 2017-07-25 Samsung Electronics Co., Ltd. Home automation using near field communication
US10063499B2 (en) 2013-03-07 2018-08-28 Samsung Electronics Co., Ltd. Non-cloud based communication platform for an environment control system
US10135628B2 (en) 2014-01-06 2018-11-20 Samsung Electronics Co., Ltd. System, device, and apparatus for coordinating environments using network devices and remote sensory information
CN106464551A (zh) 2014-01-06 2017-02-22 魅力能源公司 一种使用网络装置和基于遥感的信息来协调环境的系统、装置和设备
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
JP6557588B2 (ja) * 2015-12-04 2019-08-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP7030858B2 (ja) * 2020-01-06 2022-03-07 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
CN114613835B (zh) * 2020-12-08 2024-10-18 上海功成半导体科技有限公司 超结器件及制作方法
JP2023027863A (ja) 2021-08-18 2023-03-03 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control
DE19706682C2 (de) 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
US6599842B2 (en) * 1999-11-29 2003-07-29 Applied Materials, Inc. Method for rounding corners and removing damaged outer surfaces of a trench
JP4200626B2 (ja) * 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
JP2001351895A (ja) 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
AU2002222631A1 (en) * 2000-12-21 2002-07-01 Tokyo Electron Limited Etching method for insulating film
JP2003007676A (ja) 2001-06-18 2003-01-10 Sony Corp 半導体装置の製造方法
US7993460B2 (en) * 2003-06-30 2011-08-09 Lam Research Corporation Substrate support having dynamic temperature control
US20050029221A1 (en) * 2003-08-09 2005-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench etching using HDP chamber
JP2006049817A (ja) * 2004-07-07 2006-02-16 Showa Denko Kk プラズマ処理方法およびプラズマエッチング方法
JP4534041B2 (ja) 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
JP5061506B2 (ja) * 2006-06-05 2012-10-31 富士電機株式会社 炭化珪素半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011117920A1 (ja) * 2010-03-24 2011-09-29 パナソニック株式会社 半導体装置およびその製造方法
US8710619B2 (en) 2010-08-30 2014-04-29 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2023017101A (ja) * 2018-08-23 2023-02-02 富士電機株式会社 半導体装置の製造方法
JP7476947B2 (ja) 2018-08-23 2024-05-01 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2021022642A (ja) * 2019-07-26 2021-02-18 パナソニックIpマネジメント株式会社 SiC基板の製造方法
JP7296602B2 (ja) 2019-07-26 2023-06-23 パナソニックIpマネジメント株式会社 SiC基板の製造方法
CN112635317A (zh) * 2019-09-24 2021-04-09 东京毅力科创株式会社 蚀刻方法、损伤层的去除方法和存储介质

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