JP2023017101A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】信頼性が低下することを抑制できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、まず、半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を形成する。次に、第１トレンチの側壁の半導体基体を３０ｎｍ以上エッチングを行い、少なくとも１つの第２トレンチを形成する。また、第１トレンチを形成する工程と、第２トレンチを形成する工程と、の間に、犠牲酸化の工程を含まない。【選択図】図１１

Description

この発明は、半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。

図１５は、従来の炭化珪素半導体装置の構造を示す断面図である。図１５に示すように、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。

ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ⁺型ベース領域１０４が選択的に設けられている。第１ｐ⁺型ベース領域１０４は、ｐ型炭化珪素エピタキシャル層１０３に接するように設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ⁺型ベース領域１０５が選択的に設けられている。第２ｐ⁺型ベース領域１０５は、ｎ型炭化珪素エピタキシャル層１０２に達しない深さで設けられている。第２ｐ⁺型ベース領域１０５と第１ｐ⁺型ベース領域１０４は同時に形成されてもかまわない。

符号１０７～１１１、１１３、１１５は、それぞれｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。ｎ⁺型炭化珪素基板１０１の裏面側には裏面電極１１４が設けられる。

また、チャネル移動度を向上させるために、フッ酸（ＨＦ）洗浄、純水洗浄、犠牲酸化、プラズマエッチャー、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）、または、水素（Ｈ₂）雰囲気中で水素とＳｉＣとの反応により、表面領域を数ｎｍ～０．１μｍ程度エッチングすることにより、トレンチエッチング後の表面に残るパーティクルや酸化物系残さを除去することが公知である（例えば、下記特許文献１参照）。

特開２００６－３５１７４４号公報

ここで、図１５に記載のトレンチゲート構造の炭化珪素半導体装置の製造方法は、ｎ⁺型炭化珪素基板１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３を順にエピタキシャル成長させ、イオン注入により、ｎ⁺型ソース領域１０７、ｐ⁺型コンタクト領域１０８を形成する。この後に、トレンチ１１８が形成される。

図１６は、従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。まず、ドライエッチングによってｐ型炭化珪素エピタキシャル層１０３を貫通し、ｎ型高濃度領域１０６に達するトレンチ１１８を形成する（ステップＳ３１）。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ３２）。次に、トレンチ１１８の角を丸めるため、トレンチ１１８に対して水素アニールを行う（ステップＳ３３）。

上述したように、従来の製造方法は、ｎ⁺型ソース領域１０７を形成した後にトレンチ１１８を形成している。このため、トレンチ１１８形成時のエッチング後の水素アニールで、ｎ⁺型ソース領域１０７の一部がトレンチ１１８の底方向（図１５のｚ軸の負方向）にたれていく。たれていったｎ⁺型ソース領域１０７の一部（以下、ソースだれと称する）がｎ型高濃度領域１０６に達すると、ドレイン領域とソース領域が短絡して、ドレイン領域とソース領域にリーク電流（以下、ＤＳリークと称する）が発生し、炭化珪素半導体装置の特性が悪化する。

このため、ドライ酸化を行い（ステップＳ３４）、トレンチ１１８内に犠牲酸化膜を形成し、犠牲酸化膜を除去することで、ソースだれを除去している。ＤＳリークを抑制するため、犠牲酸化膜の膜厚は３０ｎｍ以上必要であり、従来は犠牲酸化膜の膜厚は６０ｎｍとしていた。次に、トレンチ１１８の底部および側壁に沿ってゲート絶縁膜１０９を形成する（ステップＳ３５）。次に、ゲート絶縁膜１０９上に、ゲート電極１１０を形成する（ステップＳ３６）。

このように、従来の製造方法では、ＤＳリークを抑制するため、犠牲酸化膜を形成していたが、犠牲酸化膜により、移動度が減少する。これは、犠牲酸化膜を形成する際に発生した炭素（Ｃ）がトレンチ１１８の側壁に残り、このＣ残渣により移動度が減少すると推定される。移動度は、半導体装置の各層で電子やホール等のキャリアの移動しやすさを表し、移動度が減少すると半導体装置の動作スピードが遅くなってしまう。図１７は、従来の炭化珪素半導体装置の犠牲酸化膜厚に対する移動度を示すグラフである。図１７において、横軸は犠牲酸化膜の膜厚を示し、単位はｎｍである。縦軸は移動度（μ_FE）を示し、単位はｃｍ²／Ｖｓである。図１７に示すように、犠牲酸化膜が厚くなるほど移動度は低下して、６０ｎｍの従来条件では、犠牲酸化膜を形成しない場合に比べて移動度が２０％程度減少している。

この発明は、上述した従来技術による問題点を解消するため、信頼性が低下することを抑制できる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁の前記半導体基体を３０ｎｍ以上エッチングし、少なくとも１つの第２トレンチを形成する工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まないことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁を３０ｎｍ以上エッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まない。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基体は、炭化珪素半導体基体であって、前記第２トレンチを形成する工程では、ｍ面またはａ面の前記第１トレンチの側壁をエッチングすることを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁の前記炭化珪素半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第１トレンチの側壁の前記炭化珪素半導体基体として、ｍ面またはａ面をエッチングする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記炭化珪素半導体基体は、第１導電型の半導体基板を含み、前記第２トレンチの底部と接し、前記第２トレンチの幅よりも広い第２導電型の半導体領域を形成する工程を更に含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１トレンチおよび前記第２トレンチの底部は、Ｓｉ面であることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとして等方性エッチングを行うことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとして等方性ドライエッチングを行うことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記エッチングとしてＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を行うことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、前記第１トレンチの底部もエッチングして前記第２トレンチを形成し、前記第２トレンチの底部の隅が、前記第１トレンチよりも角張ることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さいことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁および底部の前記半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第２トレンチの底部の隅は、前記第１トレンチよりも角張っている。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程を行う。次に、前記第１トレンチの側壁および底部の前記半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程を行う。前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さい。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程では、エッチング量を２００ｎｍ以下とすることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチを形成する工程よりも前に、水素アニールを行う工程を含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチの少なくとも一部は、ゲートトレンチとなることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２トレンチの少なくとも一部は、ソースコンタクト用のトレンチとなることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１トレンチおよび前記第２トレンチは、ストライプ状に形成されることを特徴とする。

本発明にかかる半導体装置の製造方法によれば、信頼性が低下することを抑制できるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のトレンチの一例を示す断面図である。 従来の炭化珪素半導体装置のトレンチの一例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 実施の形態にかかる炭化珪素半導体装置のトレンチの形成方法を示すフローチャートである。 実施の形態にかかる炭化珪素半導体装置のトレンチの他の形成方法を示すフローチャートである。 実施の形態にかかる炭化珪素半導体装置のエッチング量に対する移動度を示すグラフである。 実施の形態にかかる炭化珪素半導体装置のエッチング量に対するＤＳリーク発生率を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置のトレンチの製造方法を示すフローチャートである。 従来の炭化珪素半導体装置の犠牲酸化膜厚に対する移動度を示すグラフである。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１上にｎ型炭化珪素エピタキシャル層２、電流拡散領域であるｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３となる各炭化珪素層を順にエピタキシャル成長させてなる。

ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面は、ｎ型高濃度領域６が形成されている。ｎ型高濃度領域６は、ｎ⁺型炭化珪素基板１よりも低くｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３とを併せて炭化珪素半導体基体とする。

図１に示すように、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。

炭化珪素半導体基体の第１主面側（ｐ型炭化珪素エピタキシャル層３側）には、ストライプ状のトレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型炭化珪素エピタキシャル層３のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型炭化珪素エピタキシャル層３を貫通してｎ型高濃度領域６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にストライプ状のゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域６およびｐ型炭化珪素エピタキシャル層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。

ｎ型高濃度領域６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５が選択的に設けられている。第２ｐ⁺型ベース領域５はトレンチ１８の下に形成されており、第２ｐ⁺型ベース領域５の幅はトレンチ１８の幅よりも広い。第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。

第１ｐ⁺型ベース領域４の一部をトレンチ１８側に延在させることで第２ｐ⁺型ベース領域５に接続した構造となっていてもよい。この場合、第１ｐ⁺型ベース領域４の一部は、第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、ｎ型高濃度領域６と交互に繰り返し配置された平面レイアウトを有していてもよい。例えば、第１ｐ⁺型ベース領域４の一部を第１方向ｘの両側のトレンチ１８側に延在し、第２ｐ⁺型ベース領域５の一部と接続する構造を第２方向ｙに周期的に配置してもよい。その理由は、第２ｐ⁺型ベース領域５とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極１３に退避させることでゲート絶縁膜９への負担を軽減し信頼性をあげるためである。

ｎ型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型炭化珪素エピタキシャル層３が設けられている。ｐ型炭化珪素エピタキシャル層３の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７およびｐ⁺型コンタクト領域８が選択的に設けられている。ｎ⁺型ソース領域７はトレンチ１８に接している。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の基体第１主面側の表面層の第１ｐ⁺型ベース領域４と第２ｐ⁺型ベース領域５に挟まれた領域と、ｐ型炭化珪素エピタキシャル層３と第２ｐ⁺型ベース領域５に挟まれた領域にｎ型高濃度領域６が設けられている。

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。ソース電極１３と層間絶縁膜１１との間に、例えばソース電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

図２は、実施の形態にかかる炭化珪素半導体装置のトレンチの一例を示す断面図である。図３は、従来の炭化珪素半導体装置のトレンチの一例を示す断面図である。ここで、図２は、トレンチ１８形成後、水素アニールを行い、その後、等方性ドライエッチングによりトレンチ１８の側壁を４５ｎｍエッチングした時のトレンチの一例である。等方性ドライエッチングとして、今回は、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いた。また、図３は、トレンチ１１８形成後、水素アニールを行い、ドライ酸化により犠牲酸化膜を形成し、エッチングにより犠牲酸化膜を除去した時のトレンチの一例である。

詳細は製造方法で説明するが、実施の形態の製造方法では、トレンチ１８形成後にＣＤＥを行っている。ＣＤＥは等方性エッチングであるため、実施の形態の炭化珪素半導体装置のトレンチ１８は、従来の炭化珪素半導体装置のトレンチ１１８に比べて、開口部の角が丸くなって、底部の隅が角張るようになる。トレンチ１８の開口部とは、ドライエッチングでトレンチ１８を形成した際に半導体層（図１では、ｎ⁺型ソース領域７）に開口している部分であり、開口部の角とは、開口部近傍の半導体層の角になっている部分である。具体的には、図２のＧ部である。また、トレンチ１８の底部とは、トレンチ１８の底の平らな部分であり、底部の隅とは、底部と側壁とが接する部分である。具体的には、図２のＣ部である。

例えば、図２に示すように、実施の形態の一例のトレンチ１８の開口部の角の曲率半径（Ｒｇ）は０．４５μｍで、図３に示すように、従来の一例のトレンチ１１８の開口部の角の曲率半径（Ｒｇ’）は０．３μｍであり、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より開口部の角が丸くなっている。また、図２に示すように、実施の形態の一例のトレンチ１８の底部の隅の曲率半径（Ｒｃ）は０．０３μｍで、図３に示すように、従来の一例のトレンチ１１８の底部の隅の曲率半径（Ｒｃ’）は０．２μｍで、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より底部の隅が角張っている。

また、図２に示すように、実施の形態の一例のトレンチ１８のトレンチの底部の隅の曲率半径（Ｒｃ）に対するトレンチ１８の開口部の角の曲率半径（Ｒｇ）の比（Ｒｇ／Ｒｃ）は１５で、図３に示すように、従来の一例のトレンチ１１８のトレンチの底部の隅の曲率半径（Ｒｃ’）に対するトレンチ１１８の開口部の角の曲率半径（Ｒｇ’）の比（Ｒｇ’／Ｒｃ’）は１．５で、実施の形態の一例のトレンチ１８は、従来の一例のトレンチ１１８より曲率半径の比が大きくなっている。

ここで、角の曲率半径とは、トレンチ１８の側壁と半導体層の表面との間の曲がっている部分における点での曲率半径であり、隅の曲率半径はトレンチ１８の側壁とトレンチ１８の底部との間の曲がっている部分における点での曲率半径である。ここで、図２のトレンチ１８は、トレンチ１８の側壁をＣＤＥで４５ｎｍエッチングした時のトレンチの一例であり、実施の形態のトレンチ１８は、従来のトレンチ１１８にＣＤＥを行った状態である。このため、実施の形態のトレンチ１８の開口部の角の曲率半径（Ｒｇ）およびトレンチ１８の底部の隅の曲率半径（Ｒｃ）はエッチング量によって異なる。実施の形態のトレンチ１８では、従来のトレンチ１１８より開口部の角が丸くなり、底部の隅が角張るため、実施の形態のトレンチ１８では、トレンチ１８の開口部の角の曲率半径（Ｒｇ）は０．３μｍより大きくなり、トレンチ１８の底部の隅の曲率半径（Ｒｃ）は０．２μｍより小さくなる。また、トレンチ１８のトレンチの底部の隅の曲率半径（Ｒｃ）に対するトレンチ１８の開口部の角の曲率半径（Ｒｇ）の比（Ｒｇ／Ｒｃ）は１．５より大きくなる。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４～図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。この第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ型炭化珪素エピタキシャル層２となる。ここまでの状態が図４に示されている。

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａを形成する。下部第１ｐ⁺型ベース領域４ａと同時に、トレンチ１８の底部となる第２ｐ⁺型ベース領域５を形成してもよい。隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。ここまでの状態が図５に示されている。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを設ける。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂを合わせて、ｎ型炭化珪素エピタキシャル層２となる。

次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを設ける。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図６に示されている。

次に、ｎ型炭化珪素エピタキシャル層２の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型炭化珪素エピタキシャル層３を１．３μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図７に示されている。

次に、ｐ型炭化珪素エピタキシャル層３および露出したｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。ｎ⁺型ソース領域７の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域８を設ける。ｐ⁺型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図８に示されている。

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ型高濃度領域６、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

図１１は、実施の形態にかかる炭化珪素半導体装置のトレンチの形成方法を示すフローチャートである。実施の形態のトレンチは、以下のように形成される。まず、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６に達するトレンチ１８を形成する（ステップＳ１１）。トレンチ１８の底部はｎ型炭化珪素エピタキシャル層２に形成された第２ｐ⁺型ベース領域５に達してもよい。次に、トレンチ形成用のマスク酸化膜を除去する（ステップＳ１２）。

次に、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを行う（ステップＳ１３）。水素アニールは、例えば、１５００℃で行う。次に、ソースだれを取り除くため、ＣＤＥを行う（ステップＳ１４）。ＣＤＥは例えば、代表的なフルオロカーボンガスである四フッ化炭素（ＣＦ₄）と酸素（Ｏ₂）とを４：１にした混合ガス雰囲気中で圧力を４０Ｐａにして、１５００Ｗの電力によるマイクロ波で加熱した。これにより、ＣＦ₄のプラズマで発生した 反応性の高いフッ素（Ｆ）原子（Ｆラジカル）がＳｉと反応して蒸気圧の高い四フッ化ケイ素（ＳｉＦ₄）となり排気され，エッチングが可能となる。

また、Ｃ面は酸化速度が速いため、トレンチ１８の底部は、Ｓｉ面であることが好ましい。また、トレンチ１８の側面はｍ面であることが好ましいが、ａ面でもかまわない。また、トレンチ１８は例えば、幅が０．８５μｍ程度で、深さが１．６２μｍ程度で、アスペクト比（深さ／幅）は、１～３であることが好ましい。

ここで、図１３は、実施の形態にかかる炭化珪素半導体装置のエッチング量に対する移動度を示すグラフである。図１３において、横軸はエッチング量を示し、単位はｎｍである。縦軸は移動度（μ_FE）を示し、単位はｃｍ²／Ｖｓである。図１３に示すように、ＣＤＥでエッチングした場合、エッチング量に関わらず、移動度は５７ｃｍ²／Ｖｓ以上であり、従来の６０ｎｍ程度の犠牲酸化膜を形成した場合の移動度５０ｃｍ²／Ｖｓより高く、従来よりも５～１０％程度向上している。このように、ＣＤＥではトレンチ１８の側壁のＣ残渣が抑制できるため、移動度の低下が抑制されている。また、従来の製造方法のドライ酸化膜形成、ドライ酸化膜削除の２工程を、実施の形態の製造方法では、ＣＤＥの１工程のみにすることができる。

また、図１４は、実施の形態にかかる炭化珪素半導体装置のエッチング量に対するＤＳリーク発生率を示すグラフである。図１４において、横軸はエッチング量を示し、単位はｎｍである。縦軸はＤＳリークが発生した割合を示し、単位は％である。図１４に示すように、ＣＤＥにより３０ｎｍ以上エッチングした場合、ＤＳリークが発生した割合が０％になり、トレンチ１８側壁のソースだれを取り除きＤＳリークを抑制できる。このため、ステップＳ１４のＣＤＥによるエッチング量は３０ｎｍ以上が好ましい。また、エッチング量が多すぎるとｎ⁺型ソース領域７がすべてエッチングされてしまうため、エッチング量はｎ⁺型ソース領域７の厚さ以下、例えば、２００ｎｍ以下が好ましい。

次に、炭化珪素半導体基体のおもて面に沿ってフィールド酸化膜を例えば、膜厚０．５μｍで堆積する（ステップＳ１５）。次に、素子構造が形成されオン状態のときに電流が流れる活性領域の周囲を囲んで耐圧を保持するエッジ終端領域の一部にフィールド酸化膜を残すようにエッチング除去する。ここまでの状態が図９に示されている。図９は活性領域の構造のみを示しているため、フィールド酸化膜は図示されていない。

次に、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する（ステップＳ１６）。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理で熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ＨＴＯのような堆積法によってゲート絶縁膜９を形成した場合は、リーク電流の低減および比誘電率の向上のために堆積後アニール（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌ）を行ってもよい。

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（ステップＳ１７）。ゲート電極１０の一部はトレンチ１８外部に突出していてもよい。これにより、図１１のフローチャートが終了し、実施の形態のトレンチが形成される。

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８を露出させたコンタクトホールを形成する。ここで、ゲート電極がストライプ状であるので、層間絶縁膜に設けられるコンタクトホールもやはりストライプ状となる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１０に示されている。

次に、コンタクトホール内および層間絶縁膜１１の上にソース電極１３となるニッケル（Ｎｉ）等の導電性の膜を設ける。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１３を残す。

次に、ｎ⁺型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極１４を設ける。この後、１０００℃程度の不活性ガス雰囲気で熱処理を行って、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８およびｎ⁺型炭化珪素半導体基板１とオーミック接合するソース電極１３および裏面電極１４を形成する。

次に、ｎ⁺炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１３および層間絶縁膜１１を覆うようにアルミニウムを除去し、ソース電極パッド１５を形成する。

次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

ここで、図１２は、実施の形態にかかる炭化珪素半導体装置のトレンチの他の形成方法を示すフローチャートである。この方式では、図１１と同様に、ドライエッチングによってトレンチ１８を形成し（ステップＳ２１）、マスク酸化膜を除去し（ステップＳ２２）、水素アニールを行う（ステップＳ２３）。この後、フィールド酸化膜を堆積する（ステップＳ２４）してから、ＣＤＥを行う（ステップＳ２５）。

この形成方式では、ＣＤＥを先に行う図１１の場合に比べて、ＣＤＥ直後のきれいな界面にゲート酸化膜を形成できる。一方、ＣＤＥを先に行う図１１の場合は、ＣＤＥによりフィールド酸化膜がエッチングされることがないという利点がある。この後、ゲート絶縁膜９を形成し（ステップＳ２６）、ゲート電極１０を形成する（ステップＳ２７）ことで、図１２のフローチャートが終了し、実施の形態のトレンチが形成される。

以上、説明したように、実施の形態にかかる炭化珪素半導体装置の製造方法によれば、水素アニール後にＣＤＥを行っている。これにより、移動度の低下を抑制しつつトレンチ側壁のソースだれを取り除くことが可能になり、炭化珪素半導体装置のＤＳリークを抑制できる。このため、炭化珪素半導体装置の特性の劣化を抑制でき、信頼性が低下することを抑制できる。

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。また、本発明は、ゲートトレンチ以外のトレンチにも適用可能である。例えば、ソースコンタクト用のトレンチでもメタルカバレッジのためラウンド化が必要なため、水素アニールを行う。ここでもＣＤＥを行うことによりソースだれを取り除くことができる。

また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、トレンチ構造を有するＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ⁺型ベース領域
４ａ 下部第１ｐ⁺型ベース領域
４ｂ 上部第１ｐ⁺型ベース領域
５、１０５ 第２ｐ⁺型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１８、１１８ トレンチ

Claims (19)

1. 半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程と、
   前記第１トレンチの側壁の前記半導体基体を３０ｎｍ以上エッチングし、少なくとも１つの第２トレンチを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まないことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程と、
   前記第１トレンチの側壁を３０ｎｍ以上エッチングし、少なくとも１つの第２トレンチを形成する工程と、を含み、
   前記第１トレンチを形成する工程と、前記第２トレンチを形成する工程との間に、犠牲酸化の工程を含まないことを特徴とする半導体装置の製造方法。
4. 前記半導体基体は、炭化珪素半導体基体であって、
   前記第２トレンチを形成する工程では、ｍ面またはａ面の前記第１トレンチの側壁をエッチングすることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 炭化珪素半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程と、
   前記第１トレンチの側壁の前記炭化珪素半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程と、を含み、
   前記第１トレンチの側壁の前記炭化珪素半導体基体として、ｍ面またはａ面をエッチングすることを特徴とする半導体装置の製造方法。
6. 前記炭化珪素半導体基体は、第１導電型の半導体基板を含み、
   前記第２トレンチの底部と接し、前記第２トレンチの幅よりも広い第２導電型の半導体領域を形成する工程を更に含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
7. 前記第１トレンチおよび前記第２トレンチの底部は、Ｓｉ面であることを特徴とする請求項４から６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第２トレンチを形成する工程では、前記エッチングとして等方性エッチングを行うことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第２トレンチを形成する工程では、前記エッチングとして等方性ドライエッチングを行うことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
10. 前記第２トレンチを形成する工程では、前記エッチングとしてＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を行うことを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
11. 前記第２トレンチを形成する工程では、前記第１トレンチの底部もエッチングして前記第２トレンチを形成し、
    前記第２トレンチの底部の隅が、前記第１トレンチよりも角張ることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さいことを特徴とする請求項１から１１のいずれか１項に記載の半導体装置の製造方法。
13. 半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程と、
    前記第１トレンチの側壁および底部の前記半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程と、を含み、
    前記第２トレンチの底部の隅は、前記第１トレンチよりも角張っていることを特徴とする半導体装置の製造方法。
14. 半導体基体の第１主面側に少なくとも１つの第１トレンチを形成する工程と、
    前記第１トレンチの側壁および底部の前記半導体基体をエッチングし、少なくとも１つの第２トレンチを形成する工程と、を含み、
    前記第２トレンチの側壁と底部とが接する隅の曲率半径は、前記第１トレンチの側壁と底部とが接する隅の曲率半径よりも小さいことを特徴とする半導体装置の製造方法。
15. 前記第２トレンチを形成する工程では、エッチング量を２００ｎｍ以下とすることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置の製造方法。
16. 前記第２トレンチを形成する工程よりも前に、水素アニールを行う工程を含むことを特徴とする請求項１から１５のいずれか１項に記載の半導体装置の製造方法。
17. 前記第２トレンチの少なくとも一部は、ゲートトレンチとなることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置の製造方法。
18. 前記第２トレンチの少なくとも一部は、ソースコンタクト用のトレンチとなることを特徴とする請求項１から１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記第１トレンチおよび前記第２トレンチは、ストライプ状に形成されることを特徴とする請求項１から１８のいずれか１項に記載の半導体装置の製造方法。

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