KR100317494B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 필드 산화막 단부에 발생하는 버즈빅 및 접합 콘택에 의해 셀 사이즈가 증가하는 문제점을 해결하기 위하여, 인접하는 두 필드 산화막 사이에 소오스 영역을 공유하는 한 쌍의 게이트를 형성하고, 접합 콘택 대신 확산층을 이용하므로써, 소자의 집적도를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 셀의 셀 사이즈를 감소시키기 위한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
비휘발성 메모리의 응용분야 중의 하나인 매스 스토리지(Mass Storage)용 메모리 개발은 하드 디스크, 플로피 디스크 등과 같은 마그네틱 매스 스토리지에 비해 낮은 전력 소모, 소형, 고속동작 등의 장점으로 인해 개발이 가속되고 있다. 그런데 마그네틱 매스 스토리지의 용량은 현재 수 기가(Giga)를 실용화한 상태이나 플래쉬 메모리와 같은 비휘발성 매모리의 용량은 64M, 256M에 머물러 있는 상태이다. 따라서, 마그네틱 매스 스토리지 소자의 용량을 능가하는 전기적 비휘발성 메모리를 제조하기 위해서는 우선 칩 사이즈를 감소시키는 과정이 선행되어야 한다. 그러나 현재 사용되고 있는 비휘발성 메모리 소자는 소자가 고집적화될수록 버즈빅(Bird's beak)의 영향을 고려하여 액티브 영역을 필요이상 확보하여야 하고, 콘택의 존재로 인하여 셀 사이즈가 증가하게 된다.
도 1은 종래 플래쉬 메모리 셀 어레이의 레이아웃도로서, 특히 스택 게이트형 플래쉬 메모리 셀의 경우를 나타낸다.
반도체 기판에 필드 산화막(10)을 형성하고, 플로팅 게이트 및 콘트롤 게이트(11)를 형성한 다음 이온 주입 공정으로 소오스/드레인 영역을 형성한다. 이후드레인 영역을 오픈하여 드레인 콘택(12)을 형성한다.
이와 같은 구조를 갖는 플래쉬 메모리 셀 어레리는 드레인 콘택(12)의 존재로 인하여 드레인 접합 영역의 면적이 증가되며, 버즈 빅에 의한 영향을 억제하기 위해 세로방향으로 필드 산화막(10)간 마진을 확보하여야 하기 때문에 소오스 영역의 면적이 증가하게 된다. 뿐만 아니라, 버즈빅의 영향을 배제하기 위하여 셀의 유효 폭(Effective Width)을 확보하기 위해서는 단위 셀이 X1 ×Y1=1.3 ×1.4 정도의 큰 크기를 가져야 하기 때문에 셀 사이즈를 감소시키는 것이 어려운 문제점이 있다.
따라서, 본 발명은 필드 산화막의 버즈 빅에 의한 영향을 최소화하고, 드레인 영역에 접합 콘택을 형성하지 않으므로써 셀 사이즈를 최소화시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 제공된다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판에 필드 산화막을 형성하여 필드 영역과 액티브 영역이 정의되는 단계; 상기 필드 산화막을 포함하는 전체구조 상에 터널 산화막, 제 1 폴리실리콘층 및 반사 방지막을 순차적으로 형성하는 단계; 인접하는 두 필드 산화막 사이의 액티브 영역에 상기 필드 산화막과 평행하면서 일정거리 이격되도록 상기 제 1 폴리실리콘층을 2라인으로 패터닝하는 단계; 상기 패터닝된 제 1 폴리실리콘층 사이에 소오스 확산층을 형성하고, 상기 패터닝된 제 1 폴리실리콘층과 상기 필드 산화막사이에 제 1 및 제 2 드레인 확산층을 형성하는 단계; 상기 소오스 및 드레인 확산층이 형성된 전체구조 상에 층간 절연막을 형성하고, 상기 패터닝된 제 1 폴리실리콘층 상부가 노출되도록 평탄화하는 단계; 및 상기 층간절연막을 포함하는 전체구조 상에 유전체막 및 제 2 폴리실리콘층을 형성하고 자기정렬적으로 식각하여, 상기 소오스 확산층을 공유하는 한 쌍의 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 셀 어레이의 레이아웃도.
도 2a 및 2b는 본 발명에 따른 플래쉬 메모리 셀 어레이의 레이아웃도.
도 3a 내지 3c는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 도 2의 A-A' 부분에 대한 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 필드 산화막 11 : 콘트롤 게이트
12 : 드레인 콘택
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 플로팅 게이트
35 : 반사 방지막 36 : 층간 절연막
37 : 유전체막 38 : 콘트롤 게이트
S : 소오스 D : 드레인
BL : 비트라인 WL : 워드라인
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 및 2b는 본 발명에 따른 플래쉬 메모리 셀 어레이의 레이아웃도이고, 도 3a 내지 3c는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 도 2의 A-A' 부분에 대한 단면도이다.
도 2a 및 도 3a를 참조하여, 반도체 기판(31) 상에 필드 산화막(32)을 형성하고 열산화하여 게이트 산화막(33)을 형성한 다음, 전체구조 상에 플로팅 게이트(34)용 폴리실리콘층 및 반사 방지막(35)을 형성한다. 이후, 도 2a에 도시된 것과 같이 반사 방지막(35), 폴리실리콘층 및 게이트 산화막(33)을 비트라인 방향으로 패터닝하므로써, 인접하는 필드 산화막(32) 사이에 2라인의 플로팅 게이트용 폴리실리콘층이 형성되도록 한다. 여기에서, 필드 산화막(32)을 쉘로우 트랜치 소자분리 공정으로 형성하게 되면 소자를 더욱 고집적화할 수 있다.
다음에, 스페이서 절연막(도시하지 않음) 형성 공정을 실시하고, 이온 주입 공정을 실시하여 2라인의 폴리실리콘층(34) 사이에 공통으로 사용되는 소오스 확산층(S)을 형성하고, 필드 산화막(32)과 2라인의 폴리실리콘층(34) 사이에 제 1 및 제 2 드레인 확산층(Diffusion Layer; D1, D2))을 형성한다. 이와 같이 접합콘택 을 형성하는 대신 소오스 및 드레인 확산층(S, D1, D2)을 형성하게 되면 드레인 콘택이 불필요하게 되므로 셀 사이즈를 감소시킬 수 있게 된다.
도 3b를 참조하여, 전체구조 상에 층간 절연막(36)을 형성하고 플로팅 게이트용 폴리실리콘층(34) 상면이 노출되는 시점까지 평탄화한다. 여기에서, 층간 절연막(36)은 SOG, BPSG, PSG 중 어느 하나를 이용하여 형성한다.
도 3c를 참조하여, 층간 절연막(36)이 평탄화된 전체구조 상부에 유전체막(37) 및 콘트롤 게이트(38)를 형성한다. 이후, 자기정렬 식각 공정을 실시하며, 이로 인해 소오스 확산층(S)을 공유하는 한 쌍의 게이트(39A, 39B)가 형성된다.
도 2b에 나타난 바와 같이, 게이트(39A, 39B)는 인접하는 필드 산화막(32) 사이에 각각 한 쌍으로 형성되며, 비트라인(BL1, BL2)은 필드 산화막(32)과 평행하도록 필드 산화막(32)과 게이트(39A, 39B) 사이에 형성되어, 셀 액티브 영역이 필드 산화막과 접하지 않게 된다. 이와 같이 형성된 플래쉬 메모리 셀은 단위 셀의 크기가 X2 ×Y2 = 1.3 ×0.7로 종래 단위 셀의 크기에 비하여 50% 정도 감소된 것을 알 수 있다.
상술한 바와 같이, 본 발명은 셀 액티브 영역과 필드 산화막이 인접하지 않도록 형성하므로써 필드 산화막의 버즈빅에 의해 셀의 유효 폭이 증가하는 것을 방지할 수 있고, 소오스/드레인 콘택 대신 확산층을 이용하므로써 접합 영역의 면적을 감소시킬 수 있다. 이에 따라 종래의 플래쉬 메모리 셀 사이즈보다 50% 정도 감소된 고집적 플래쉬 메모리 소자를 제조할 수 있게 된다.
Claims (2)
- 반도체 기판에 필드 산화막을 형성하여 필드 영역과 액티브 영역이 정의되는 단계;상기 필드 산화막을 포함하는 전체구조 상에 터널 산화막, 제 1 폴리실리콘층 및 반사 방지막을 순차적으로 형성하는 단계;인접하는 두 필드 산화막 사이의 액티브 영역에 상기 필드 산화막과 평행하면서 일정거리 이격되도록 상기 제 1 폴리실리콘층을 2라인으로 패터닝하는 단계;상기 패터닝된 제 1 폴리실리콘층 사이에 소오스 확산층을 형성하고, 상기 패터닝된 제 1 폴리실리콘층과 상기 필드 산화막 사이에 제 1 및 제 2 드레인 확산층을 형성하는 단계;상기 소오스 및 드레인 확산층이 형성된 전체구조 상에 층간 절연막을 형성하고, 상기 패터닝된 제 1 폴리실리콘층 상부가 노출되도록 평탄화하는 단계; 및상기 층간절연막을 포함하는 전체구조 상에 유전체막 및 제 2 폴리실리콘층을 형성하고 자기정렬적으로 식각하여, 상기 소오스 확산층을 공유하는 한 쌍의 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 필드 산화막은 쉘로우 트렌치 소자분리 공정으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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