CN101068023A - 用自对准工艺制造的相变存储器 - Google Patents

用自对准工艺制造的相变存储器 Download PDF

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Abstract

一种存储器，包括成行成列形成阵列的晶体管，跨过所述阵列成列的导线，接触所述导线并与所述导线自对准的相变元件，该存储器包括接触相变元件的底电极，每个底电极与所述导线自对准并耦合到晶体管的源－漏极路径的一侧。

Description

用自对准工艺制造的相变存储器
技术领域
本发明涉及相变存储器，尤其涉及利用自对准工艺制造的相变存储器。
背景技术
相关申请的交叉引用
本申请涉及标题为“利用自对准方法制造的相变存储器”、代理人案卷号I331.296.101、序列号为##/###,###的美国专利申请以及标题为“利用自对准方法制造的相变存储器”、代理人案卷号I331.297.101的、序列号为##/###,###的美国专利申请，它们与本申请均在同一天提交，并且在这里被结合用作参考。
非易失性存储器的一种类型是电阻性存储器。电阻性存储器利用存储元件的电阻值来储存一位或多位的数据。例如，被编程为具有高阻值的存储元件可以表示逻辑“1”数据位值，并且被编程为具有低阻值的存储元件可以表示逻辑“0”数据位值。通过给所述存储元件施加电压脉冲或者电流脉冲来电切换存储元件的电阻值。一种类型的电阻性存储器是相变存储器。相变存储器使用将相变材料用于电阻性存储元件。
相变存储器取决于显示出至少两种不同状态的相变材料。相变材料可以用在存储单元中来储存数据位。相变材料的状态可以被称作非晶态和晶态。这些状态之所以可以被区分，是因为所述非晶态通常显示出比所述晶态更高的电阻率。一般，所述非晶态包括更无序的原子结构，而所述晶态包括更有序晶格。一些相变材料显示出超过一个晶态，例如立方面心(FCC)状态和六方密行(HCP)状态。这两种晶态具有不同的电阻率，并且可以用来储存数据位。
在所述相变材料中的相变可以可逆感应。这样，所述存储器可以响应于温度的变化从所述非晶态改变为晶态以及从晶态改变为非晶态。相变材料的温度的变化可以通过各种方式实现。例如，可以将激光直接射到所述相变材料上，电流可以通过所述相变材料，或者电流可以馈通靠近所述相变材料的电阻加热器。在其中的一些方法中，可以控制所述相变材料的加热从而可以控制所述相变材料中的相变。
可以利用所述相变材料的存储状态，对包括具有多个存储单元的存储器阵列的相变存储器编程以便存储数据，其中多个存储单元由相变材料制成。在相变存储器装置中读和写数据的一种方法是控制施加给所述相变材料的电流和/或电压脉冲。电流和/或电压的电平通常对应于每个存储单元中的相变材料中感应的温度。
对于数据存储应用，减小物理存储单元尺寸是人们不懈追求的目标。减小物理存储单元尺寸则增加存储器的存储密度并且减小存储器的成本。为了减小物理存储单元尺寸，则应当易于对所述存储单元的布局进行光刻。此外，由于存储单元中的金属和有源材料之间的层间电阻对于小区域而言对总电阻贡献相当大，因此界面面积应当被很好的控制。最终，所述存储单元布局应当具有机械稳定性，从而改进化学机械平坦化(CMP)工艺窗口，进而获得更高的产量。
基于这些和其它的原因，需要本发明。
发明内容
本发明的一个实施在于提供一种存储器。这种存储器包括组成阵列的成行成列的晶体管，跨过该阵列成列的导线，以及接触这些导线并与这些导线自对准的相变元件。该存储器包括接触相变元件的底电极，每个底电极都与导线自对准并耦合到晶体管的源—漏极路径的一侧。
附图说明
附图用以提供对本发明更深一步的理解，并结合到本说明书中组成其一部分。这些图阐明了本发明的一些实施例，并和描述文字一起来解释本发明的原理。本发明的其它实施例和许多预期的优点将参照下面的详细描述容易被理解。这些图的元件不必按照彼此的比例绘制。同样的参考标记表示对应相同的部件。
图1是相变存储单元阵列的一个实施例的说明图。
图2A是相变存储单元阵列的一个实施例的横截面图。
图2B是图2A中相变存储单元阵列的垂直横截面图。
图2C是图2A中相变存储单元阵列的俯视图。
图3A是经预处理的晶片的一个实施例的横截面图。
图3B是图3A中经预处理的晶片的垂直横截面图。
图3C是图3A中经预处理的晶片的俯视横截面图。
图3D是图3A中经预处理的晶片的俯视图。
图4是经预处理的晶片、第一电极材料层、第一相变材料层的实施例的横截面图。
图5是蚀刻之后经预处理的晶片、第一电极材料层和第一相变材料层的实施例的横截面图。
图6A是经预处理的晶片、第一电极材料层、第一相变材料层和介电材料层的实施例的横截面图。
图6B是图6A中晶片的垂直横截面图。
图6C是图6A中晶片的俯视图。
图7A是经预处理的晶片、第一电极材料层、第一相变材料层、介电材料层、第二相变材料层和第二电极材料层的一个实施例的横截面图。
图7B是图7A中晶片的垂直横截面图。
图8A是蚀刻之后经预处理的晶片、底电极、第一相变材料层、第二相变材料层和位线的实施例的横截面图。
图8B是图8A中经预处理的晶片的垂直横截面图。
图8C是图8A中经预处理的晶片的俯视图。
图9A是经预处理的晶片的一个实施例的横截面图。
图9B是图9A中经预处理的晶片的垂直横截面图。
图9C是图9A中经预处理的晶片的俯视横截面图。
图9D是图9A中经预处理的晶片的俯视图。
图10是经预处理的晶片、第一电极材料层和硬掩模材料层的实施例的横截面图。
图11是蚀刻之后经预处理的晶片、第一电极材料层和硬掩模材料层的实施例的横截面图。
图12是经预处理的晶片、第一电极材料层、硬掩模材料层和介电材料层的实施例的横截面图。
图13A是除去硬掩模之后，经预处理的晶片、第一电极材料层和介电材料层的实施例的横截面图。
图13B是图13A中晶片的垂直横截面图。
图13C是图13A中晶片的俯视图。
图14A是经预处理的晶片、第一电极材料层、介电材料层、相变材料层和第二电极材料层的实施例的横截面图。
图14B是图14A中晶片实施例的垂直横截面图。
图15A是蚀刻之后，经预处理的晶片、底电极、介电材料层、相变材料层和位线的实施例的横截面图。
图15B是图15A中晶片的垂直横截面图。
图15C是图15A中晶片的俯视图。
图16A是相变存储单元阵列另一个实施例的横截面图。
图16B是图16A中相变存储单元阵列的垂直横截面图。
图16C是图16A中相变存储单元阵列的俯视图。
图17A是经预处理的晶片的一个实施例的横截面图。
图17B是图17A中经预处理的晶片的垂直横截面图。
图17C是图17A中经预处理的晶片的俯视横截面图。
图17D是图17A中经预处理的晶片的俯视图。
图18是经预处理的晶片、第一电极材料层和相变材料层的一个实施例的横截面图。
图19是蚀刻之后，经预处理的晶片、第一电极材料层和相变材料层的一个实施例的横截面图。
图20A是经预处理的晶片、第一电极材料层、相变材料层和介电材料层的一个实施例的横截面图。
图20B是图20A中晶片的垂直横截面图。
图20C是图20A中晶片的俯视图。
图21A是经预处理的晶片、第一电极材料层、相变材料层、介电材料层和第二电极材料层的一个实施例的横截面图。
图21B是图21A中晶片的垂直横截面图。
图22A是蚀刻之后，经预处理的晶片、底电极、相变元件和位线的一个实施例的横截面图。
图22B是图22A中晶片的垂直横截面图。
图22C是图22A中晶片的俯视图。
图23A是相变存储单元阵列另一个实施例的横截面图。
图23B是图23A中相变存储单元阵列的垂直横截面图。
图23C是图23A中相变存储单元阵列的俯视图。
图24A是经预处理的晶片的一个实施例的横截面图。
图24B是图24A中经预处理的晶片的垂直横截面图。
图24C是图24A中经预处理的晶片的俯视横截面图。
图24D是图24A中经预处理的晶片的俯视图。
图25是经预处理的晶片、第一电极材料层、相变材料层和第二电极材料层的实施例的横截面图。
图26是蚀刻之后，经预处理的晶片、第一电极材料层、相变材料层和第二电极材料层的实施例的横截面图。
图27A是经预处理的晶片、第一电极材料层、相变材料层、第二电极材料层和介电材料层的实施例的横截面图。
图27B是图27A中晶片的垂直横截面图。
图27C是图27A中晶片的俯视图。
图28A是经预处理的晶片、第一电极材料层、相变材料层、第二电极材料层、介电材料层和第三电极材料层的实施例的横截面图。
图28B是图28A中晶片的垂直横截面图。
图29A是蚀刻之后，经预处理的晶片、底电极、相变材料元件、顶电极、介电材料层和位线的实施例的横截面图。
图29B是图29A中晶片的垂直横截面图。
图29C是图29A中晶片的俯视图。
具体实施方式
在下面详细的描述中，参照形成说明书一部分的附图，并且附图通过说明可实施本发明的具体实施例的方式示出。在这方面，方向术语，例如“顶部”、“底部”、“前部”、“后部”、“前沿”、“后沿”等等作为所描述的附图的取向的参考。由于本发明的实施例的元件可以位于多个不同的方向，因此方向术语用于说明而不是进行限制。应当理解，可以使用其它的实施例，并且可以不脱离本发明的范围而对结构或逻辑进行改变。因此，下面详细的描述并不用于进行限制，并且本发明的范围由所附权利要求进行限定。
图1是相变存储单元阵列100的一个实施例的说明图。存储器阵列100用线光刻法(line lithography)和自对准工艺制备，以使关键光刻步骤最少。另外，金属和有源材料之间的层间电阻对覆盖不敏感(overlay insensitive)，通过使界面面积最大化，使寄生电阻最小化。存储器阵列100不具有任何隔离的小图案，使得化学机械平坦化(CMP)工艺窗口和机械稳定性得到改善。
存储器阵列100包括多个相变存储单元104a-104d(统称为相变存储单元104)，多根位线(BL)112a-112b(统称为位线112)，多根字线(WL)110a-110b(统称为字线110)，以及多根地线(GL)114a-114b(统称为地线114)。
如这里所用，术语“电耦合”并不意味着元件必须被直接耦合在一起，在“电耦合的”元件之间可以有中间元件。
每个相变存储单元104电耦合到字线110、位线112和地线114。例如，相变存储单元104a电耦合到位线112a、字线110a和地线114a，相变存储单元104b电耦合到位线112a、字线110b和地线114b。相变存储单元104c电耦合到位线112b、字线110a和地线114a，相变存储单元104d电耦合到位线112b、字线110b和地线114b。
每个相变存储单元104包括相变元件106和晶体管108。在该示范实施例中晶体管108是场效应晶体管(FET)，在其它实施例中，晶体管108可为另一适宜的装置，如双极晶体管或3D晶体管结构。相变存储单元104a包括相变元件106a和晶体管108a。相变元件106a的一端电耦合到位线112a，相变元件106a的另一端电耦合到晶体管108a的源—漏极路径的一侧。晶体管108a的源—漏极路径的另一侧电耦合到地线114a。晶体管108a的栅极电耦合到字线110a。相变存储单元104b包括相变元件106b和晶体管108b。相变元件106b的一端电耦合到位线112b，相变元件106b的另一端电耦合到晶体管108b的源—漏极路径的一侧。晶体管108b的源—漏极路径的另一侧电耦合到地线114b。晶体管108b的栅极电耦合到字线110b。
相变存储单元104c包括相变元件106c和晶体管108c。相变元件106c的一端电耦合到位线112b，相变元件106c的另一端电耦合到晶体管108c的源—漏极路径的一侧。晶体管108c的源—漏极路径的另一侧电耦合到地线114a。晶体管108c的栅极电耦合到字线110a。相变存储单元104d包括相变元件106d和晶体管108d。相变元件106d的一端电耦合到位线112b，相变元件106d的另一端电耦合到晶体管108d的源—漏极路径的一侧。晶体管108d的源—漏极路径的另一侧电耦合到地线114b。晶体管108d的栅极电耦合到字线110b。
在另一实施例中，每个相变元件106b电耦合到字线114，每个晶体管108电耦合到位线112。例如，对于相变存储单元104a，相变元件106a的一端电耦合到地线114a。相变元件106a的另一端电耦合到晶体管108a的源—漏极路径的一侧。晶体管108a的源—漏极路径的另一侧电耦合到位线112a。通常，字线114具有比位线112更低的电势。
根据本发明，每个相变元件106包含可由各种材料制成的相变材料。通常，包含周期表中VI族中的一种或多种元素的硫族化物合金可用于这些材料。在一个实施例中，相变元件106的相变材料由硫族化物化合物材料制成，如GeSbTe、SbTe、GeTe或AgInSbTe。在另一实施例中，相变材料没有硫族元素，如GeSb、GaSb、InSb或GeGaInSb。在另一实施例中，相变材料由包括Ge、Sb、Te、Ga、As、In、Se和S中的一种或多种元素的任何适宜材料制成。
在相变存储单元104a的设置操作中，选择性地启动电流或电压脉冲并将其通过位线112a传送到相变元件106a，从而将相变元件106a加热到它的结晶温度以上(但通常低于它的熔化温度)，同时选择字线110a激活晶体管108a。这样，相变元件106a在该设置操作中到达它的晶态。在相变存储单元104a的复位操作中，可选择性地将复位电流或电压脉冲使能到位线112a并将其传送到相变材料元件106a。复位电流或电压快速地将相变元件106a加热到其熔化温度以上。在电流或电压脉冲关断后，相变元件106a迅速急冷到非晶态。使用相似的电流或电压脉冲，与相变存储单元104a相似地，设置和复位相变存储单元104b-104d和存储器阵列100中的其它相变存储单元104。
图2A是相变存储单元200a的阵列的一个实施例的横截面图。图2B是图2A中说明的相变存储单元200a的阵列的垂直横截面图。图2C是图2A中的相变存储单元200a的阵列的俯视图。在一个实施例中，相变存储单元阵列100类似于相变存储单元200a的阵列。相变存储单元200a的阵列包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、底电极240，电介质材料204、210和216，浅沟槽隔离(STI)214、层间电介质(ILD)215、相变材料107和位线112。金属布线(未图示)紧随位线层之后。
用于选择相变材料107中存储位置105的晶体管108成行成列的形成在衬底212内。晶体管108的栅极电耦合到字线110。电介质材料210沉积在晶体管108和字线110上。第一接触206将晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208将晶体管108的源—漏极路径的另一侧电耦合到底电极240。每个底电极240电耦合到存储位置105，它是相变材料107的一部分。每行相变材料107电耦合到位线112。位线112与字线110和地线114垂直。电介质材料204使第一接触206上的地线114绝缘。电介质材料216使位线112、相变材料107的条(line)和底电极240与相邻的位线112、相变材料107的条和底电极240绝缘。STI 214使晶体管108与相邻的晶体管108绝缘，且ILD 215使第二接触208与相邻的第二接触208绝缘。
包括存储位置105的相变材料107的条和底电极240与位线112自对准。该自对准使制备相变存储单元200a的阵列时关键光刻步骤最少。此外，由于该自对准，底电极240和相变材料107之间以及相变材料107和位线112之间的层间电阻对覆盖不敏感，且寄生电阻被最小化。
在一个实施例中，对于双栅存储单元，相变存储单元200a的阵列可缩放至8F2，其中“F”为最小特征尺寸，或对于单栅存储单元可缩放至6F2。在单栅存储单元的实施例中，每两个相邻存储单元之间的晶体管108的有源栅极被绝缘栅极替代(即，晶体管不用作开关，而是一直关断)。参照附图3A-8C描述和说明用于制备相变存储单元200a的阵列的方法的第一实施例。参照附图9A-15C描述和说明用于制备相变存储器200a的阵列的方法的第二实施例。
图3A是经预处理的晶片218的一个实施例的横截面图。图3B示出图3A中示出的经预处理的晶片218的垂直横截面图。图3C是图3A中的经预处理的晶片218的俯视横截面图。图3D是图3A中的经预处理的晶片218的俯视图。经预处理的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、STI 214、ILD 215和电介质材料210。
晶体管108成行成列地形成在衬底212内。晶体管108的栅极电耦合到字线110。电介质材料210沉积在晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208电耦合到每个晶体管108的源—漏极路径的另一侧。STI 214使晶体管108与相邻的晶体管108绝缘，且ILD 215使第二接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208是接触栓，如W(钨)栓、Cu(铜)栓或其它适当的导电材料栓。字线110包含掺杂质的多晶硅(poly-Si)、W、TiN、NiSi、CoSi、TiSi、WSix，或其它适当的材料。地线114包含W、Al、Cu，或其它合适材料。电介质材料210包含SiN或使得对第一接触206和第二接触208能实现无边界接触形成工艺的其它合适材料。STI 214和ILD 215包含SIO2、氟化石英玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)，或其它适当的电介质材料。字线110平行于地线114。字线110和地线114垂直于STI 214和ILD 215。
图4是经预处理的晶片218、第一电极材料层240a和第一相变材料层107a的一个实施例的横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN，或其它适当的电极材料，被沉积在经预处理的晶片218上以提供第一电极材料层240a。第一电极材料层240a用化学气相沉积(CVD)、原子层沉积(ALD)、金属有机物化学气相沉积(MOCVD)、等离子体气相沉积(PVD)、喷射气相沉积(JVP)，或其它适当的沉积方法来沉积。
相变材料，如硫族化物化合物材料或其它适当的相变材料，沉积在第一电极材料层240a上以提供第一相变材料层107a。第一相变材料层107a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。在一个实施例中，可选的硬掩模材料层被沉积于第一相变材料层107a上。
图5是蚀刻第一电极材料层240b和第一相变材料层107b后，经预处理的晶片218、第一相变材料层107b和第一电极材料层240b的一个实施例的横截面图。第一相变材料层107a和第一电极材料层240a被蚀刻以提供第一相变材料层107b和与第一相变材料层107b自对准的第一电极材料层240b。线光刻技术被用于图形化第一相变材料107b的行和接触第二接触208的第一电极材料240b。只要第一电极材料240b部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
在硬掩模材料层沉积于第一相变材料层107a上的实施例中，硬掩模材料层、第一相变材料层107a和第一电极材料层240a被蚀刻以提供被蚀刻的硬掩模材料层、与该被蚀刻的硬掩模材料层自对准的第一相变材料层107b，和与第一相变材料层107b自对准的第一电极材料层240b。
图6A是经预处理的晶片218、第一电极材料层240b、第一相变材料层107b和电介质材料层240a的一个实施例的横截面图。图6B是图6A中的晶片的垂直横截面图，图6C是图6A中的晶片的俯视图。电介质材料，如SiO2、FSG、BPSG、BSG或其它适当的电介质材料，被沉积于第一相变材料层107b、第一电极材料层240b和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、高密度等离子体(HDP)、或其它适当的沉积方法来沉积。电介质材料层被平坦化以露出第一相变材料层107b并提供电介质材料层204a。电介质材料层用CMP或其它适当的平坦化技术来平坦化。在蚀刻的硬掩模材料层位于第一相变材料层107b上的实施例中，电介质材料层被平坦化以露出硬掩模材料。然后用湿蚀刻或其它适当的技术来去除硬掩模材料。
图7A是经预处理的晶片218、第一电极材料层240b、第一相变材料层107b、电介质材料层204a、第二相变材料层107c和第二电极材料层113a的一个实施例的横截面图。图7B是图7A中的晶片的垂直横截面图。相变材料，如硫族化物化合物材料或其它适当的相变材料，沉积在第一相变材料层107b和电介质材料层204a上以提供第二相变材料层107c。第二相变材料层107c用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
电极材料，例如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的相变材料，沉积在第二相变材料层107c上以提供第二电极材料层113a。第二电极材料层113a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
图8A是蚀刻第二电极材料层113a、第二相变材料层107c、第一相变材料层107b、电介质材料层204a和第一电极材料层240b后，经预处理的晶片218、底电极240、第一相变材料层107d、电介质材料层204、第二相变材料层107e和位线112的一个实施例的横截面图。图8B是图8A中的晶片的垂直横截面图，图8C是图8A中的晶片的俯视图。第二电极材料层113a、第二相变材料层107c、第一相变材料层107b、电介质材料层204a和第一电极材料层240b被蚀刻，以提供位线112、与位线112自对准的第二相变材料层107e、与位线112自对准的第一相变材料层107d、与位线112自对准的底电极240和电介质材料层204。线光刻用来图形化与相变材料107b的条垂直的位线112和第二相变材料107e的条，使得每个底电极240都接触第二接触208。只要每个底电极240都有一部分接触第二接触208，则线光刻不必精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
电介质材料，如SiO2、FSG、BPSG，、BSG，、或其他适当的电介质材料，被沉积于在位线112、第二相变材料层107e、第一相变材料层107d、电介质材料层204、底电极240和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其他适当的沉积方法来沉积。电介质层被平坦化以露出位线112并提供电介质材料层216。电介质材料层用CMP或其他平坦化技术来平坦化，以提供图2A-2C所示的相变存储单元200a的阵列。
图9A是经预处理的晶片218一个实施例的横截面图。图9B是图9A所示的经预处理的晶片218的垂直横截面图。图9C是图9A所示的经预处理的晶片218的俯视横截面图。图9D是图9A所示的经预处理的晶片218的俯视图。经预处理的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、STI 214、ILD 215和电介质材料210。
晶体管108在衬底212内成行成列形成。晶体管108的栅极电耦合到字线110。电介质材料210沉积在晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208电耦合到每个晶体管108的源—漏极路径的另一侧。STI 214使晶体管108与相邻的晶体管108绝缘，ILD 215使第二接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208为接触栓，如W栓、Cu栓或其它适当的导电材料栓。字线110包含掺杂质的多晶硅、W、TiN、NiSi、CoSi、TiSi、WSix或其它适当的材料。地线114包含W、Al、Cu或其它适当的材料。电介质材料210包含SiN或使得能够为第一接触206和第二接触208实现无边界接触形成工艺的其它适当材料。STI 214和ILD 215包含SiO2、氟化石英玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)，或其它适当的电介质材料。字线110平行于地线114。字线110和地线114垂直于STI 214和ILD 215。
图10是预先处理晶片218、第一电极材料层240a和硬掩模材料层242a的一个实施例的横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，沉积在经预处理的晶片218上以提供第一电极材料层240a。第一电极材料层240a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
硬掩模材料，如SIO2、SiN、SiON、C或其它适当的硬掩模材料，沉积于第一电极材料层240a上以提供硬掩模材料层242a。硬掩模材料层242a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
图11是蚀刻硬掩模材料层242a和第一电极材料层240a之后，经预处理的晶片218、第一电极材料层240b和硬掩模材料层242b的一个实施例的横截面图。硬掩模材料层242a和第一电极材料层240a被蚀刻以提供硬掩模材料层242b和与硬掩模材料层242b自对准的第一电极材料层240b。用线光刻术图形化硬掩模材料242b和与第二接触208接触的第一电极材料240b。只要第一电极材料240b部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
图12是经预处理的晶片218、第一电极材料层240b、硬掩模材料层242b和电介质材料层204a的一个实施例的横截面图。电介质材料，如SIO2、FSG、BPSG、BSG或其它适当的电介质材料，沉积于硬掩模材料层242b、第一电极材料层240b和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其它适当的沉积方法来沉积。电介质材料层被平坦化以露出硬掩模材料层242b并提供电介质材料层204a。电介质材料层用CMP或其它适当的平坦化技术来平坦化。
图13A是去除硬掩模材料层242b后的经预处理的晶片218、第一电极材料层240b和电介质材料层204a的一个实施例的横截面图。图13B是图13A中的晶片的垂直横截面图，图13C是图13A中的晶片的俯视图。硬掩模材料层242b用湿蚀刻或其它适当的技术去除以露出第一电极材料层240b。
图14A是经预处理的晶片218、第一电极材料层240b、电介质材料层204a、相变材料层107a和第二电极材料层113a的一个实施例的横截面图。图14B是图14A中的晶片的垂直横截面图。相变材料，如硫族化物化合物材料或其它适当的相变材料，沉积于第一电极材料层240b和电介质材料层204a上以提供相变材料层107a。相变材料层107a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，被沉积于相变材料层107a上，以提供第二电极材料层113a。第二电极材料层113a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
图15A是蚀刻第二电极材料层113a、相变材料层107a、电介质材料层204a和第一电极材料层240b后，经预处理的晶片218、底电极240、电介质材料层204、相变材料层107和位线112的一个实施例的横截面图。图15B是图15A中的晶片的垂直横截面图，图15C是图15A中的晶片的俯视图。第二电极材料层113a、相变材料层107a、电介质材料层204a和第一电极材料层240b被蚀刻以提供位线112、与位线112自对准的相变材料层107、与位线112自对准的底电极240以及电介质材料层240。线光刻技术图形化垂直于第一电极材料240b的条的位线112和相变材料107的条，以使每个底电极240接触第二接触208。只要每个底电极240部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
电介质材料，如SIO2、FSG、BPSG、BSG或其它适当的电介质材料，沉积于位线112、相变材料层107、电介质材料层204、底电极240和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其它适当的沉积方法来沉积。电介质材料层被平坦化以露出位线112并提供电介质材料层216。电介质材料层用CMP或其它适当的平坦化技术来平坦化，以提供图2A-2C中说明的相变存储单元200a的阵列。
图16A是相变存储单元阵列200b的另一个实施例的横截面图。图16B是图16A中的相变存储单元阵列200b的垂直横截面图。图16C是图16A中的相变存储单元阵列200b的俯视图。在一个实施例中，相变存储单元阵列100类似于相变存储单元阵列200b。相变存储单元阵列200b包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、底电极240，电介质材料204、210和216，STI 214、ILD 215，相变元件106和位线112。金属布线(未图示)紧随位线层之后。
用于选择相变元件106的晶体管108成行成列的形成在衬底212中。晶体管108的栅极电耦合到字线110。电介质材料210沉积于晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208将晶体管108的源—漏极路径的另一侧电耦合到底电极240。每个底电极240电耦合到一个相变元件106。每个相变元件106电耦合到一根位线112。位线112垂直于字线110和地线114。电介质材料204使位于第一接触206上的地线114绝缘。电介质材料216使位线112、相变元件106和底电极240与相邻的位线112、相变元件106和底电极240绝缘。STI 214使晶体管108与相邻的晶体管108绝缘，ILD 215使第二接触208与相邻的第二接触208绝缘。
相变元件106和底电极240与位线112自对准。该自对准使得制备相变存储单元阵列200b的关键光刻步骤最少。此外，由于该自对准，底电极240和相变元件106之间以及相变元件106和位线112之间的层间电阻对覆盖不敏感，且寄生电阻被最小化。
在一个实施例中，对于双栅存储单元，相变存储单元阵列200b可缩放至8F2，其中“F”为最小特征尺寸，或对于单栅存储单元可缩放至6F2。在单栅存储单元的实施例中，每两个相邻存储单元之间的晶体管108的有源栅极被绝缘极替代。参照附图17A-22C描述和说明用于制备相变存储单元阵列200b的方法的一个实施例。
图17A是经预处理的晶片218的一个实施例的横截面图。图17B是图17A中的经预处理的晶片218的垂直横截面图。图17C是图17A中的经预处理的晶片218的俯视横截面图。图17D是图17A中的经预处理的晶片218的俯视图。经预处理的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、STI 214、ILD 215和电介质材料210。
晶体管108成行成列的形成在衬底212内。晶体管108的栅极电耦合到字线110。电介质材料210沉积于晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208电耦合到每个晶体管108的源—漏极路径的另一侧。STI 214使晶体管108与相邻的晶体管108绝缘，ILD 215使第二接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208是接触栓，如W栓、Cu栓或其它适当的导电材料栓。字线110包含掺杂质的多晶硅、W、TiN、NiSi、CoSi、TiSi、WSix或其它适当的材料。地线114包含W、Al、Cu或其它适当的材料。电介质材料210包含SiN或能对第一接触206和第二接触208形成无界接触加工的其它适当的材料。STI 214和ILD 215包含SiO2、FSG、BPSG、BSG或其它适当的电介质材料。字线110平行于地线114。字线110和地线114垂直于STI 214和ILD 215。
图18是经预处理的晶片218、第一电极材料层240a和相变材料层107a的一个实施例的横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或适当的电极材料，沉积于经预处理的晶片218上以提供第一电极材料层240a。第一电极材料层240a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积方法来沉积。
相变材料，如硫族化物化合物材料或其它适当的相变材料，沉积于第一电极材料层240a上以提供相变材料层107a。相变材料层107a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。在一个实施例中，可选的硬掩模材料层沉积于相变材料层107a上。
图19是蚀刻相变材料层107a和第一电极材料层240a后，经预处理的晶片218、第一电极材料层240b和相变材料层107b的一个实施例的横截面图。相变材料层107a和第一电极材料层240a被蚀刻，以提供相变材料层107b和与相变材料层107b自对准的第一电极材料层240b。用线光刻方法图形化相变材料层107b和接触第二接触208的第一电极材料层240b。只要第一电极材料240b部分能接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸
在硬掩模材料层沉积于相变材料层107a上的实施例中，硬掩模材料层、相变材料层107a以及第一电极材料层240a被蚀刻，以提供蚀刻过的硬掩模材料层、与蚀刻过的硬掩模材料层自对准的第一相变材料层107b和与第一相变材料层107b自对准的第一电极材料层240b。
图20A是经预处理的晶片218、第一电极材料层240b、相变材料层107b和电介质材料层204a的一个实施例的横截面图。图20B是图20A中晶片的垂直横截面图，图20C是图20A中晶片的俯视图。电介质材料，如SiO2、FSG、BPSG、BSG或其它适当的材料，沉积于相变材料层107b、第一电极材料层240b和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。电介质材料层被平坦化以露出相变材料层107b并提供电介质材料层204a。电介质材料层用CMP或其它适当的平坦化技术来平坦化。在蚀刻过的硬掩模材料层位于相变材料层107b上的实施例中，电介质材料层被平坦化以露出硬掩模材料。平坦化的电介质材料层可选侧被凹进蚀刻，以使电介质材料层的顶部与相变材料层107b的顶部对准。然后用湿蚀刻或其它适当的技术去除硬掩模材料。
图21A是经预处理的晶片218、第一电极材料层240b、相变材料层107b、电介质材料层204a和第二电极材料层113a的一个实施例的横截面图。图21B是图21A中晶片的垂直横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，被沉积在相变材料层107b和电介质材料层204a上以提供第二电极材料层113a。第二电极材料层113a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。
图22A是蚀刻第二电极材料层113a、相变材料层107b、电介质材料层204a和第一电极材料层240b后，经预处理的晶片218、底电极240、相变元件106、电介质材料层204和位线112的一个实施例的横截面图。图22B是图22A中晶片的垂直横截面图，图22C是图22A中晶片的俯视图。第二电极材料层113a、相变材料层107b、电介质材料层204a和第一电极材料层240b被蚀刻以提供位线112、与位线112自对准的相变元件106、与位线112自对准的底电极240和电介质材料层204。用线光刻方法图形化垂直于第一电极材料层240b的条的位线112，以使每个底电极240接触第二接触208。只要每个底电极240部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸
电介质材料，如SiO2、FSG、BPSG、BSG或其它适当的电介质材料，沉积于位线112、相变元件106、电介质材料层204、底电极240和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其它适当的沉积技术来沉积。电介质材料层被平坦化以露出位线112并提供电介质材料层216。电介质材料层用CMP或其它适当的平坦化技术来平坦化以提供图16A-16C中的相存储单元阵列200b。
图23A是相变存储单元阵列200c的另一个实施例的横截面图。图23B是图23A中相变存储单元阵列200c的垂直横截面图。图23C是图23A中相变存储单元阵列200c的俯视图。在一个实施例中，相变存储单元阵100类似于相变存储单元阵列200c。相变存储单元阵列200c包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、底电极240，电介质材料204、210和216，STI 214、ILD 215、相变元件106、顶电极250和位线112。金属布线(未图示)紧接位线层之后。
用于选择相变元件106的晶体管108成行成列的形成在衬底212中。晶体管108的栅极电耦合到字线110。电介质材料210沉积于晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208将每个晶体管108的源—漏极路径的另一侧电耦合到底电极240。每个底电极240电耦合到相变元件106。每个相变元件106电耦合到顶电极250。每个顶电极250电耦合到位线112。位线112垂至于字线110和地线114。电介质材料204使第一接触206之上的地线114绝缘。电介质材料216使位线112、顶电极250、相变元件106和底电极240与相邻的位线112、顶电极250、相变元件106和底电极240绝缘。STI 214使晶体管108与相邻的晶体管108绝缘，ILD 215使第二接触208与相邻的第二接触208绝缘。
顶电极250、相变元件106和底电极240与位线112自对准。该自对准将制备相变存储单元阵列200c的关键光刻步骤减至最少。另外，由于该自对准，底电极240和相变元件106之间以及相变元件106和顶电极250之间的层间电阻对覆盖不敏感，且寄生电阻被最小化。
在一个实施例中，对于双栅存储单元，相变存储单元阵列200c可缩放至8F2，其中“F”为最小特征尺寸，或对于单栅存储单元可缩放至6F2。在单栅存储单元的实施例中，每两个相邻存储单元之间的晶体管108的有源栅极被绝缘栅极替代。参照附图24A-29C描述和说明用于制备相变存储单元阵列200c的方法的一个实施例。
图24A是经预处理的晶片218的一个实施例的横截面图。图24B是图24A中经预处理的晶片218的垂直横截面图。图24C是图24A中经预处理的晶片218的俯视横截面图。图24D是图24A中经预处理的晶片218的俯视图。经预处理的晶片218包括衬底212、晶体管108、字线110、第一接触206、第二接触208、地线114、STI 214、ILD 215和电介质材料210。
晶体管108成行成列的形成在衬底212中。晶体管108的栅极电耦合到字线110。电介质材料210沉积于晶体管108和字线110上。第一接触206将每个晶体管108的源—漏极路径的一侧电耦合到地线114。第二接触208电耦合到每个晶体管108的源—漏极路径的另一侧。STI 214使晶体管108与相邻的晶体管108绝缘，ILD 215使第二接触208与相邻的第二接触208绝缘。
第一接触206和第二接触208是接触栓，如W栓、Cu栓或其它适当的导电材料栓。字线110包含掺杂质的多晶硅、W、TiN、NiSi、CoSi、TiSi、WSix，或其它适当的材料。地线114包含W、Al、Cu或其它适当的材料。电介质材料210包含SiN或使得能够为第一接触206和第二接触208实现无边界接触形成工艺的其它合适材料。STI 214和ILD 215包含SIO2、FSG、BPSG、BSG或其它适当的电介质材料。字线110平行于地线114。字线110和地线114垂直于STI 214和ILD 215。
图25是经预处理的晶片218、第一电极材料层240a、相变材料层107a和第二电极材料层250a的一个实施例的横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，被沉积在经预处理的晶片218上以提供第一电极材料层240a。第一电极材料层240a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。
相变材料，如硫族化物化合物材料或其它适当的相变材料，沉积在第一电极材料层240a上以提供第一相变材料层107a。相变材料层107a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。
电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，沉积在相变材料107a上以提供第二电极材料层250a。第二电极材料层250a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。在一个实施例中，可选的硬掩模材料层沉积于第二电极材料层250a上。
图26是蚀刻第二电极材料层250a、相变材料层107a和第一电极电极材料层240a后，经预处理的晶片218、第一电极材料层240b、相变材料层107b和第二电极材料层250b的一个实施例的横截面图。第二电极材料层250a、相变材料层107a和第一电极材料层240a被蚀刻以提供第二电极材料层250b、自对准第二电极材料层250b的相变材料层107b、自对准相变材料层107b的第一电极材料层240b。线光刻技术用于图形化第二电极材料250b、相变材料107b和接触第二接触208的第一电极材料240b的条。只要第一电极材料240b部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
在硬掩模材料层沉积于第二电极材料层250上的实施例中，硬掩模材料层、第二电极材料层250a、相变材料层107a和第一电极材料层240a被蚀刻，以提供蚀刻后的硬掩模材料层、自对准蚀刻后的硬模材料层的第二电极材料层250b、自对准第二电极材料层250b的第一相变材料层107b，以及自对准第一相变材料层107b的第一电极材料层240b。
图27A是经预处理的晶片218、第一电极材料层240b、相变材料层107b、第二电极材料层250b和电介质材料层204a的一个实施例的横截面图。图27B是图27A中晶片的垂直横截面图，图27C是图27A中晶片的俯视图。电介质材料，如SiO2、FSG、BPSG、BSG或其它适当的电介质材料，沉积于第二电极材料层250b、相变材料层107b、第一电极材料层240b和经预处理的晶片218的暴露部分上。该电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其它适当的沉积技术来沉积。该电介质材料层被平坦化以露出第二电极材料层250b并提供电介质材料层204a。该电介质材料层用CMP或其它适当的平坦化技术来平坦化。在蚀刻后的硬掩模材料层位于第二电极材料层250b上的实施例中，该电介质材料层被平坦化以露出硬掩模材料。然后用湿蚀刻或其他适当的技术来去除硬掩模材料。
图28A是经预处理的晶片218、第一电极材料层240b、相变材料层107b、第二电极材料层250b、电介质材料层204a和第三电极材料层113a的一个实施例的横截面图。图28B是图28A中晶片的垂直横截面图。电极材料，如TiN、TaN、W、Al、Cu、TiSiN、TaSiN或其它适当的电极材料，被沉积在第二电极材料层250b和电介质材料层204a上以提供第三电极材料层113a。第三电极材料层113a用CVD、ALD、MOCVD、PVD、JVP或其它适当的沉积技术来沉积。
图29A是蚀刻第三电极材料层113a、第二电极材料层250a、相变材料层107b、电介质材料层204a和第一电极材料层240b之后，经预处理的晶片218、底电极240、相变元件106、顶电极250、电介质材料层204和位线112的一个实施例的横截面图。图29B是图29A中晶片的垂直横截面图，图29C是图29A中晶片的俯视图。第三电极材料层113a、第二电极材料层250b、相变材料层107b、电介质材料204a和第一电极材料层240b被蚀刻以提供位线112、自对准位线112的顶电极250、自对准位线112的相变元件106、自对准位线112的底电极240和电介质材料层204。线光刻技术用于图形化垂直于第一电极材料240b的条的位线112，以使每个底电极240接触第二接触208。只要每个底电极240部分接触第二接触208，线光刻技术无需精确地以第二接触208为中心。这样，对线光刻没有那么苛求，仍可获得期望的存储单元尺寸。
电介质材料，如SiO2、FSG、BPSG、BSG或其它适当的电介质材料，沉积于位线112、顶电极250、相变元件106、电介质材料层204、底电极240和经预处理的晶片218的暴露部分上。电介质材料层用CVD、ALD、MOCVD、PVD、JVP、HDP或其它适当的沉积技术来沉积。该电介质材料层被平坦化以露出位线112并提供电介质材料层216。该电介质材料层用CMP或其它适当的平坦化技术来平坦化以提供图23A-23C中的相变存储单元阵列200c。
本发明的实施例提供一种用线光刻术和使关键光刻步骤减至最少的自对准处理方法制备的相变存储单元阵列。此外，在阵列中金属和有源材料之间的层间电阻对覆盖不敏感，通过使界面面积最大化，寄生电阻减至最小。在制备过程中，相变存储单元阵列具有改进的化学机械平坦化(CMP)工艺窗口和改进的机械稳定性。
尽管这里描述和说明的是具体实施例，本领域的普通技术人员可以意识到在不脱离本发明的范围内，有多种改变和/或相等的实施方式可以替代示出和描述的这些具体实施例。本申请将覆盖这里论述的具体实施例的任何修改或变化形式。因此，这意味着本发明仅由权利要求及其等同物所限定。

Claims (30)

1、一种存储器，包含：
成行成列形成阵列的晶体管；
跨过所述阵列成列的导线；
接触所述导线并与所述导线自对准的相变元件；以及
接触所述相变元件的底电极，每个底电极都与导线自对准并耦合到晶体管的源-漏极路径的一侧。
2、权利要求1的存储器，其中每个底电极都在垂直于所述导线的一侧上与一相变元件自对准。
3、权利要求1的存储器，还包含：
跨过所述阵列成行的地线，每条地线耦合到每行中晶体管的源-漏极路径的另一侧，
其中所述导线为位线。
4、权利要求1的存储器，还包含：
跨过所述阵列成行的字线，每条字线都耦合到每行中晶体管的栅极。
5、权利要求1的存储器，其中该存储器可缩放至6F2，其中F为最小特征尺寸。
6、权利要求1的存储器，其中该存储器可缩放至8F2，其中F为最小特征尺寸。
7、一种存储器，包含：
成行成列形成阵列的晶体管；
跨过所述阵列成列的导线；
跨过所述阵列成列的并提供存储位置的相变材料，该相变材料接触所述导线并与所述导线自对准；以及
接触所述存储位置的底电极，每个底电极都与导线自对准并耦合到晶体管的源-漏极路径的一侧。
8、权利要求7的存储器，其中每个底电极都在垂直于所述导线的一侧上与存储位置自对准。
9、权利要求7的存储器，还包含：
跨过所述阵列成行的地线，每条地线耦合到每行中晶体管的源-漏极路径的另一侧，
其中所述导线为位线。
10、权利要求7的存储器，还包含：
跨过所述阵列成行的字线，每条字线都耦合到每行中晶体管的栅极。
11、权利要求7的存储器，其中该存储器可缩放至6F2，其中F为最小特征尺寸。
12、权利要求7的存储器，其中该存储器可缩放至8F2，其中F为最小特征尺寸。
13、一种存储器，包含：
成行成列形成阵列的晶体管；
跨过所述阵列成列的导线；
接触所述导线并与所述导线自对准的顶电极；
接触所述顶电极并与所述导线自对准的相变元件；以及
接触所述相变元件的底电极，每个底电极都与导线自对准并耦合到晶体管的源-漏极路径的一侧。
14、权利要求13的存储器，其中每个底电极都在垂直于所述导线的一侧上与相变元件自对准。
15、权利要求13的存储器，其中每个顶电极都在垂直于所述导线的一侧上与相变元件自对准。
16、权利要求13的存储器，还包含：
跨过所述阵列成行的地线，每条地线耦合到每行中晶体管的源-漏极路径的另一侧，
其中所述导线为位线。
17、权利要求13的存储器，还包含：
跨过所述阵列成行的字线，每条字线都耦合到每行中晶体管的栅极。
18、权利要求13的存储器，其中该存储器可缩放至6F2，其中F为最小特征尺寸。
19、权利要求13的存储器，其中该存储器可缩放至8F2，其中F为最小特征尺寸。
20、一种制造存储器的方法，该方法包括：
提供包括第一接触的经预处理的晶片；
在经预处理的晶片上沉积第一电极材料层；
在第一电极材料层上沉积第一相变材料层；
蚀刻第一相变材料层和与第一相变材料层自对准的第一电极材料层，以形成接触第一接触的第一电极材料和第一相变材料的条；
在第一相变材料、第一电极材料和经预处理的晶片的暴露部分上沉积电介质材料层；
平坦化该电介质材料层以露出第一相变材料；
在第一相变材料和该电介质材料层上沉积第二相变材料层；
在第二相变材料层上沉积第二电极材料层；以及
蚀刻第二电极材料层、第二相变材料层、第一相变材料和第一电极材料，以形成导线、与导线自对准并提供存储位置的相变材料、以及与导线自对准并接触第一接触的底电极。
21、权利要求20的方法，还包括：
在第一相变材料层上沉积硬掩模材料层；以及
蚀刻硬掩模材料层、与硬掩模材料层自对准的第一相变材料层、以及与硬掩模材料层自对准的第一电极材料层，以形成硬掩模材料、第一相变材料和第一电极材料的条。
22、权利要求20的方法，其中提供经预处理的晶片包括：提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏极路径耦合在第一接触和第二接触之间，每个第二接触耦合到地线。
23、一种制造存储器的方法，该方法包括：
提供包括第一接触的经预处理的晶片；
在经预处理的晶片上沉积第一电极材料层；
在第一电极材料层上沉积硬掩模材料层；
蚀刻硬掩模材料层和与硬掩模材料层自对准的第一电极材料层，以形成接触第一接触的第一电极材料和硬掩模材料的条；
在硬掩模材料、第一电极材料和经预处理的晶片的暴露部分上沉积电介质材料层；
平坦化该电介质材料层以露出硬掩模材料；
去除硬掩模材料；
在该电介质材料层和第一电极材料上沉积相变材料层；
在相变材料层上沉积第二电极材料层；以及
蚀刻第二电极材料层、相变材料层和第一电极材料，以形成导线、与所述导线自对准并提供存储位置的相变材料、以及与所述导线自对准并接触第一接触的底电极。
24、权利要求23的方法，其中提供经预处理的晶片包括：提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏极路径耦合在第一接触和第二接触之间，每个第二接触耦合到地线。
25、一种制造存储器的方法，该方法包括：
提供包括第一接触的经预处理的晶片；
在经预处理的晶片上沉积第一电极材料层；
在第一电极材料层上沉积相变材料层；
蚀刻相变材料层和与相变材料层自对准的第一电极材料层，以形成接触第一接触的第一电极材料和相变材料的条；
在相变材料、第一电极材料和经预处理的晶片的暴露部分上沉积电介质材料层；
平坦化该电介质材料层以露出相变材料；
在相变材料和电介质材料层上沉积第二电极材料层；以及
蚀刻第二电极材料层、相变材料和第一电极材料，以形成导线、与所述导线自对准的相变元件、以及与所述导线自对准并接触第一接触的底电极。
26、权利要求25的方法，还包含：
在相变材料层上沉积硬掩模材料层；以及
蚀刻硬掩模材料层、与硬掩模材料层自对准的相变材料层、以及与硬掩模材料层自对准的第一电极材料层，以形成硬掩模材料、相变材料和第一电极材料的条。
27、权利要求25的存储器，其中提供经预处理的晶片包括：提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源一漏极路径耦合在第一接触和第二接触之间，每个第二接触耦合到地线。
28、一种制造存储器的方法，该方法包括：
提供包括第一接触的经预处理的晶片；
在经预处理的晶片上沉积第一电极材料层；
在第一电极材料层上沉积相变材料层；
在相变材料层上沉积第二电极材料层；
蚀刻第二电极材料层、与第二电极材料层自对准的相变材料层和与第二电极材料层自对准的第一电极材料层，以形成第二电极材料、相变材料和接触第一接触的第一电极材料的条；
在第二电极材料、相变材料、第一电极材料和经预处理的晶片的暴露部分上沉积电介质材料层；
平坦化该电介质材料层以露出第二电极材料；
在第二电极材料和电介质材料层上沉积第三电极材料层；以及
蚀刻第三电极材料层、第二电极材料、相变材料和第一电极材料，以形成导线、与所述导线自对准的顶电极、与所述导线自对准的相变元件以及与所述导线自对准并接触第一接触的底电极。
29、权利要求28的方法，还包括：
在第二电极材料层上沉积硬掩模材料层；以及
蚀刻硬掩模材料层、与硬掩模材料层自对准的第二电极材料层、与硬掩模材料层自对准的相变材料层、以及与硬掩模材料层自对准的第一电极材料层，以形成第二电极材料、相变材料和第一电极材料的条。
30、权利要求28的方法，其中提供经预处理的晶片包括：提供包括晶体管、第二接触和地线的经预处理的晶片，每个晶体管的源-漏极路径耦合在第一接触和第二接触之间，每个第二接触耦合到地线。
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