CN1815630A - 半导体存储器 - Google Patents

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CN1815630A
CN1815630A CNA2005101294041A CN200510129404A CN1815630A CN 1815630 A CN1815630 A CN 1815630A CN A2005101294041 A CNA2005101294041 A CN A2005101294041A CN 200510129404 A CN200510129404 A CN 200510129404A CN 1815630 A CN1815630 A CN 1815630A
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CN
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terminal
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CNA2005101294041A
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福田良
渡辺阳二
藤井秀壮
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

本发明揭示一种半导体存储器。该装置具备：具有第1端子和第2端子、而且根据是否被激光电气切断而存储信息的熔断器元件，连接在第1端子上的电阻元件，传输所述信息的节点，以及设置在所述电阻元件与所述节点之间、并且将所述信息设定在所述节点的晶体管。

Description

半导体存储器
相关申请的交叉参考
本申请是基于并要求保护申请日为2004年12月8日，申请号为2004-355720的在先日本专利申请的优先权。该申请的全部内容通过引用在此结合。
技术领域
本发明涉及半导体存储器，特别是涉及具有非易失性存储元件的半导体存储器。
背景技术
在半导体存储器中，为了存储使用于不良存储器单元的补救或动作模式的设定等的数据，对非易失性存储元件进行编程。例如在存储器的冗余短路中，为了存储存储器单元阵列的不良地址，使用熔断器元件作为编程的非易失性存储元件。
例如金属构成的熔断器元件，根据金属是否被切断存储信息(数据“0”和“1”)。作为将该熔断器元件编程的方式，利用激光使熔断器元件汽化、不导通，以此进行编程的激光熔断器方式是主流。为了可靠地使用这种激光熔断器方式切断熔断器元件，必须以充分的能量对熔断器元件进行激光照射。
但是，近年来，随着半导体存储器的集成度的提高，使用于半导体装置的晶体管的尺寸也在缩小。具备尺寸缩小的晶体管的半导体装置中，利用激光切断熔断器元件时，连接在熔断器元件的晶体管或配置在熔断器元件附近的晶体管的氧化膜和扩散层收到切断熔断器元件时的能量的破坏。因此存在具备非易失性存储器元件的半导体存储器不能够实现作为ROM的功能的问题。
又，作为这种相关技术，能够以大能量对熔断器元件进行编程的装置已经公开(参照日本特开2004-111959号公报)。
发明内容
本发明一个方面的半导体存储器，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
连接在第1端子上的电阻元件、
传输所述信息的节点、以及
设置在所述电阻元件与所述节点之间，并且将所述信息设定在所述节点的晶体管。
本发明另一方面的半导体存储器，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
传输所述信息的节点、
设置在基板内的半导体区域、以及
设置在所述第1端子与所述节点之间，并且将所述信息设定在所述节点，而且包含设置在所述半导体区域上的栅极绝缘膜、在所述栅极绝缘膜上设置的第1栅极、以及在所述半导体区域内设置的第1源极区域和第1漏极区域，第1源极区域通过第1接触插头连接在所述第1端子，所述第1漏极区域通过所述第2接触插头连接在所述节点的第1晶体管，
所述第1栅极与所述第1接触插头之间的第1距离，设定为使所述第1栅极绝缘膜不被因所述激光而发生的电荷所破坏的距离。
本发明又一方面的半导体存储器，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
传输所述信息的节点、
设置在基板内的半导体区域、以及
设置在所述第1端子与所述节点之间，并且将所述信息设定在所述节点，而且包含设置在所述半导体区域上的栅极绝缘膜、在所述栅极绝缘膜上设置的栅极、以及在所述半导体区域内设置的源极区域和漏极区域的第1晶体管，
所述栅极绝缘膜具有不被因所述激光而发生的电荷所破坏的第1膜厚。
附图说明
图1是表示本发明第1实施形态的半导体存储器的结构的电路图。
图2是表示图1所示的半导体存储器的动作的时序图。
图3是表示图1所示的半导体存储器的主要部分的结构的配置图。
图4是沿图3所示的IV-IV线的剖视图。
图5是沿图3所示的V-V线的剖视图。
图6是利用激光切断图1所示的熔断器元件1的情况下的半导体存储器的等效电路图。
图7是表示本发明第2实施形态的半导体存储器的结构的电路图。
图8是表示图7所示的半导体存储器的动作的时序图。
图9是表示图7所示的半导体存储器的主要部分的结构的配置图。
图10是沿图9所示的X-X线的剖视图。
图11是沿图9所示的XI-XI线的剖视图。
图12是利用激光切断图7所示的熔断器元件1的情况下的半导体存储器的等效电路图。
图13是表示本发明第3实施形态的半导体存储器的结构的电路图。
图14是表示图13所示的半导体存储器的主要部分的结构的配置图。
图15是沿图14所示的XV-XV线的剖视图。
图16是表示第3实施形态的另一例子的半导体存储器的主要部分的结构的电路图。
图17是表示本发明第4实施形态的半导体存储器的结构的等效电路图。
图18是表示图17所示的半导体存储器的主要部分的结构的配置图。
图19是表示第4实施形态的另一例子的半导体存储器的主要部分的结构的电路图。
图20是表示本发明第5实施形态的半导体存储器的结构的电路图。
图21是表示图20所示的N道MOS晶体管60的结构的配置图。
图22是栅极-接触插头之间的距离L与屈服点(yield)的关系曲线。
图23距离与晶体管60的其他数值之比。
图24是表示本发明第6实施形态的N道MOS晶体管70的结构的剖视图。
图25是表示构成锁存电路的N道MOS晶体管75的结构的剖视图。
最佳实施方式
下面，参照附图来描述本发明的各个实施例。请注意对于图中将相同或相似的部件和元件，使用相同或相似的标号，并将省略或简化关于相同或相似部件和元件的描述。
实施形态1
图1是表示本发明第1实施形态的半导体存储器的结构的电路图。在P道MOS晶体管3的栅极上输入预先充电(precharge)信号PRC。晶体管3的源极连接在电源电位VDD。晶体管3的漏极连接在节点S。
晶体管3是为了对节点S进行预先充电而设置的。一旦预先充电信号PRC被激活(低电平(接地电位VSS))，晶体管3就将节点S预先充电到高电平(电源电位VDD)。
在N道MOS晶体管2的栅极上输入设定信号SET。晶体管2的漏极连接在节点S。晶体管2的源极连接在熔断器元件的一个端子上。熔断器元件1的另一端子连接在接地电位VSS上。又，熔断器元件1的一个端子连接在二极管9的阳极上。二极管9的阴极连接在电源电位VDD。
熔断器元件1利用能够利用激光熔断的材料(例如金属)构成。熔断器元件1进行信息(数据“0”和“1”)存储。具体地说，通过对熔断器元件1照射激光，使熔断器元件1汽化，使其不导通。借助于此，熔断器元件1存储数据“0”。在不切断的情况下，熔断器元件1存储数据“1”。
晶体管2是为了将熔断器元件1的信息设定在节点S而设置的。晶体管2在设定信号SEET被激活(高电平)时，将熔断器元件1的信息设定在节点S。
节点S连接在逆变器电路7的输入端子上。逆变器电路7的输出端子连接在P道MOS晶体管6的栅极和N道MOS晶体管5的栅极上。晶体管6的源极连接在电源电位VDD。晶体管6与晶体管5的漏极分别连接在节点S。
逆变器电路7与晶体管5、6构成锁存电路。因此即使是预先充电信号PRC与设定信号SET为非激活状态，锁存电路也起着固定节点S的信息的作用。
晶体管5的源极连接在M道MOS晶体管4的漏极。晶体管4的栅极上输入预先充电信号PRC。晶体管4的源极连接在接地电位VSS。
晶体管4是为了减少节点S来的漏电流而设置的。晶体管4在预先充电信号PRC被激活，节点S保持于高电平期间使晶体管5无效。借助于此，能够减小节点S来的漏电流。逆变器电路7的「the」输出端子连接在逆变器电路8的输入端子上。逆变器电路8将输出信号OUT输出。还有，P道MOS晶体管的反馈偏压连接在电源电位VDD(未图示)。又，N道MOS晶体管的反馈偏压连接在接地电位VSS。
图2是表示图1所示的半导体存储器的动作的时序图。初始状态是预先充电信号PRC被激活(高电平)，而且，设定信号SET未被激活(低电平)。这时，节点S由于晶体管3导通而处于高电平。
其后，预先充电信号PRC不被激活(高电平)。这时节点S上没有变化。其后，设定信号SET被激活(高电平)。如果熔断器元件1处于被切断状态，则晶体管2导通，但是，没有连接在接地电位VSS的通路，晶体管2的源极与高电阻连接在接地电位VSS。这时，晶体管6导通，因此节点S保持高电位。
另一方面，如果熔断器元件1处于切断状态，则节点S通过晶体管2和熔断器元件1连接在节点电位VSS。如果预先将该通路的电阻设计得低，则优于晶体管6，节点S被拉到低电位。这样，在熔断器元件1被切断的情况下，节点S及输出信号OUT为高电平。在熔断器元件1未被切断的情况下，节点S及输出信号OUT为低电平。借助于此，图1所示的半导体存储器能够实现作为ROM的功能。
图3是表示图1所示的半导体存储器的主要部分(熔断器元件1和晶体管2以及二极管9)的构成的配置图。图4是沿着图3所示的IV-IV线的剖视图。图5是沿着图3所示的V-V线的剖视图。
在半导体基板11上设置有使低浓度P型杂质扩散形成的P型势阱12和使低浓度的N型杂质扩散形成的N型势阱13。P型势阱中设有N道MOS晶体管2。
具体地说，在P型势阱12上隔着栅极绝缘膜2B设置栅极2A。栅极绝缘膜2B利用例如二氧化硅构成。栅极2A两侧的P型势阱12内分别设置注入高浓度的N型杂质的N+型扩散区域2C(漏极区域)、2D(源极区域)。
栅极2A通过接触插头14C连接在金属层15A，在金属层15A输入预先充电信号TRC。N+型扩散区域2C通过接触插头14A连接在金属层15B。金属层15B连接在节点S。
N+型扩散区域2D通过接触插头14B连接在金属层15C。金属层15C的一个端部通过接触插头14D连接在熔断器元件1。熔断器元件1通过对其宽度狭窄的部分照射激光能够将其切断。
熔断器元件1通过接触插头14E连接在金属层15D。P型势阱12内设置被注入高浓度P型杂质的P+型扩散区域16。P+型扩散区域16通过接触插头14F连接在金属层15D。
在金属层15C的另一端部连接二极管9。具体地说，在N型势阱13内设置被注入高浓度P型杂质的P+型扩散区域9A。P+型扩散区域9A通过接触插头14G连接在金属层15C。如图3所示，构成二极管9的P+型扩散区域9A与构成具备半导体装置的P道MOS晶体管的P+型扩散区域分开另行新设置。
又，如上所述，P道MOS晶体管的反馈偏压连接在电源电位VDD。又，N道MOS晶体管的反馈偏压连接在接地电位VSS。也就是说，对形成于半导体基板11的P型势阱提供接地电位VSS。对形成于半导体基板11上的N型势阱提供电源电位VDD。同样，对构成二极管9的N型势阱13提供电源电位VDD。
下面对利用激光切断熔断器元件1的情况下的半导体存储器的动作进行说明。图6是利用激光切断熔断器元件1的情况下的半导体存储器的等效电路图。
图6所示的二极管10等效表示N道MOS晶体管2的PN结、即N+型扩散区域2D和P型势阱12构成的二极管。利用激光修复装置进行的激光照射在半导体存储器上没有连接电源(电源电位VDD和接地电位VSS等)的情况下进行，因此，各电源节点为具有芯片内部的电容量的浮动状态(FLT)，但是，由于势阱的面积大，因此与大致接地状态没有区别。
如上所述，二极管9利用P+型扩散区域9A和N型势阱13构成。也就是说，二极管9是对熔断器元件1正向连接的二极管。因此在利用激光切断熔断器元件1时，熔断器元件1上发生的正电荷能够向N型势阱13逃逸。借助于此，能够防止正电荷流入晶体管2，因此能够防止晶体管2具有的PN结以及绝缘膜受到破坏。
又，二极管10是与熔断器元件1逆向连接的二极管。因此，在利用激光切断熔断器元件1时，熔断器元件1上发生的负电荷能够向P型势阱12逃逸。借助于此，能够防止负电荷流入晶体管2，因此能够防止晶体管2具有的PN节和绝缘膜受到破坏。
如上所述，在本实施形态中，将利用P+型扩散区域9A和N型势阱13构成的二极管9连接在熔断器元件1。而且，构成二极管9的P+型扩散区域9A独立于构成半导体存储器具备的P道MOS晶体管的P+型扩散区域另行新设置。
因此，采用本实施形态能够防止利用激光切断熔断器元件1时产生的正电荷破坏连接在熔断器元件1的N道MOS晶体管2。
又，通过将N道MOS晶体管2连接在熔断器元件1，能够防止利用激光切断熔断器元件1时产生的负电荷破坏N道MOS晶体管2。
还有，在本实施形态中，半导体存储器具备的晶体管以MOS晶体管为例进行说明。但是并不限于此，用双极晶体管也同样能够实施。也就是说，即使将MOS晶体管置换为NPN晶体管，将P道MOS晶体管置换为PNP晶体管，也能够得到与本实施形态相同的效果。下述各实施形态也相同。
实施形态2
第2实施形态是构成半导体存储器，以防止连接在熔断器元件1的P道MOS晶体管受到破坏的实施形态。
图7是表示本发明第2实施形态的半导体存储器的结构的电路图。熔断器元件1的一边的端子连接在电源电位VDD。熔断器元件1连接在P道MOS晶体管21的源极。
在晶体管21的栅极上输入设定信号SET。晶体管21的漏极连接在节点S。N道MOS晶体管22的栅极上输入预先充电信号PRC。晶体管22的漏极连接在节点S。晶体管22的源极连接在接地电位VSS。
又，熔断器元件1的另一端子连接在二极管20的阴极。二极管20的阳极连接在接地电位VSS。
晶体管22是为了对节点S预先充电而设置的。晶体管22一旦预先充电信号PRC被激活(高电平)，就将节点S预充电到低电平。
熔断器元件1进行信息(数据“0”和数据“1”)的存储。具体地说，通过对熔断器元件1照射激光，使熔断器元件1汽化，使其不导通。借助于此，熔断器元件1存储数据“1”。在不切断的情况下，熔断器元件1存储数据“0”。
晶体管22是为了对节点S设定熔断器元件1的信息而设置的。晶体管22一旦设定信号SET被激活(低电平)，就将熔断器元件1的信息设定在节点S。
节点S连接在锁存电路(包含逆变器电路7、P道MOS晶体管6和N道MOS晶体管5)。锁存电路的输出端子连接在逆变器电路8的输入端子。逆变器电路8将输出信号OUT输出。还有，P道MOS晶体管的反馈偏压连接在电源电位VDD(未图示)。又，N道MOS晶体管的反馈偏压连接在接地电位VSS。
图8是表示图7所示的半导体存储器的动作的时序图。初始状态下预先充电信号PRC被激活(高电平)，而且，设定信号SET不被激活(高电平)。这时，节点S由于晶体管22导通而处于低电平。
其后，预充电信号PRC不被激活(低电平)。这时，节点S不变。其后，设定信号SET被激活(高电平)。如果熔断器元件1被切断，则晶体管21导通连接在电源电位VDD的通路不存在，晶体管21的源极以高电阻连接在电源电位VDD。这时，由于晶体管5导通，节点S保持低电平。
另一方面，如果熔断器元件1没有被切断，则节点S通过晶体管21和熔断器元件1连接在电源电位VDD。如果预先将该通路的电阻设定得低，则胜过晶体管5，节点S变为高电位。这样，在熔断器元件1被切断的情况下，节点S和输出信号OUT处于低电平。在熔断器元件1没有被切断的情况下，节点S和输出信号OUT处于高电平。借助于此，图1所示的半导体装置能够实现作为ROM的功能。
图9是表示图7所示的半导体存储器的主要部分(熔断器元件1和晶体管21以及二极管20)的结构的配置图。图10是沿图9所示的X-X线的剖视图。图11是沿图9所示的XI-XI线的剖视图。
半导体基板31上设置低浓度的N型杂质扩散形成的N型势阱32和低浓度的P型杂质扩散形成的P型势阱33。N型势阱32上设置P道MOS晶体管21。具体地说，N型势阱32上隔着栅极绝缘膜21B设置栅极21A。栅极21A两侧的N型势阱32内设置注入高浓度的P型杂质的P+型扩散区域21C(漏极区域)、21D(源极区域)。
栅极21A通过接触插头14C连接在金属层15A。对金属层15A输入设定信号SET。P+型扩散区域21C通过接触插头14A连接在金属层15B。金属层15B连接在节点S。
P+型扩散区域21D通过接触插头14B连接在金属层15C。金属层15C的一个端部通过接触插头14D连接在熔断器元件1。熔断器元件1通过接触插头14E连接在金属层15D。N型势阱32内设置注入高浓度N型杂质的N+型扩散区域34。N+型扩散区域34通过接触插头14F连接在金属层15D。
金属层15C的另一端部上连接二极管20。具体地说，P型势阱33内设置注入高浓度N型杂质的N+型扩散区域20A。N+型扩散区域20A通过接触插头14G连接在金属层15C。如图9所示，构成二极管20的N+型扩散区域20A与构成具备半导体存储器的N道MOS晶体管的N+型扩散区域分开另行新设置。
下面，对利用激光切断熔断器元件1的情况下的半导体存储器的动作进行说明。图12是利用激光切断熔断器元件1的情况下的半导体存储器的等效电路图。还有，图12表示图7所示的半导体存储器的主要部分。
二极管23等效表示P道MOS晶体管21的PN结、即P+型扩散区域21D和N型势阱32构成的二极管。激光修复装置进行的激光照射在半导体存储器上不连接电源的情况下进行。因此电源节点处于具有芯片内部的电容量的浮动状态(FLT)，而由于势阱的面积大与大致接地的状态没有不同。
如上所述，二极管20利用N+型扩散区域20A与P型势阱33构成。也就是说，二极管20是相对于熔断器元件1逆向连接的二极管。因此在利用激光切断熔断器元件1时，能够使熔断器元件1上发生的负电荷逃向P型势阱。借助于此，可以防止负电荷流入晶体管21。能够防止具有晶体管21的PN结和绝缘膜受到破坏。
又，二极管23是相对于熔断器元件1正向连接的二极管。因此，在利用激光切断熔断器元件1时，能够使熔断器元件1上发生的正电荷逃入N型势阱32。借助于此，能够防止正电荷流入晶体管21，能够防止具有晶体管21的PN结和绝缘膜受到破坏。
如上面所详细叙述，如果采用本实施形态，能够防止利用激光切断熔断器元件1时产生的负电荷对连接在熔断器元件1的P道MOS晶体管21的破坏。
还有，通过将P道MOS晶体管21连接在熔断器元件1，能够防止利用激光切断熔断器元件1时产生的正电荷破坏P道MOS晶体管21。
实施形态3
第3实施形态是通过在熔断器元件1与晶体管之间连接用扩散层形成的电阻元件防止进行激光照射时晶体管受到破坏的实施形态。
图13是表示本发明实施形态3的半导体存储器的主要部分的结构的电路图。
P道MOS晶体管3的栅极上输入预先充电信号TRC。晶体管3的源极连接在电源电位VDD。晶体管3的漏极连接在节点S。
N道MOS晶体管2的栅极上输入设定信号SET。晶体管2的漏极连接在节点X。晶体管2的源极与熔断器元件1的一个端子之间连接电阻元件40。熔断器元件1的另一端子连接在接地电位VSS。连接在节点S的锁存电路等的结构与第1实施形态相同。
图14是表示图13所示的半导体存储器(熔断器元件1和晶体管2以及电阻元件40)的结构的配置图。图15是沿图14所示的XV-XV的剖视图。
半导体基板11上设置低浓度P型杂质扩散形成的P型势阱12。P型势阱12上设置低浓度N型杂质扩散形成的N型势阱41。N型势阱41内设置注入高浓度N型杂质的两个N+型扩散区域42、43。
N+型扩散区域42通过接触插头44连接在金属层45。金属层45通过接触插头14B连接在N+型扩散区域2D。N+型扩散区域43通过接触插头46连接在金属层47。金属层47通过接触插头14D连接在熔断器元件1。
在这样构成的半导体存储器中，熔断器元件1与N道MOS晶体管2的源极区域通过N型势阱41连接。又，N型势阱41在P型势阱12上孤立形成。也就是说，在N型势阱41上不连接电源。
图13所示的电阻元件40与图14所示的N型势阱41对应。也就是说，N型势阱41作为电阻元件起作用。借助于此，能够使利用激光切断熔断器元件1时产生的负电荷通过N型势阱41逃向P型势阱12。因此能够防止负电荷对N道MOS晶体管2的破坏。
又，能够使利用激光切断熔断器元件1时产生的热量同半导体基板11传出。因此能够防止热量对N道MOS晶体管2的破坏。
还有，在本实施形态中，作为电阻元件40使用在P型势阱12上形成的N型势阱41。但是，并不限于此，也可以将形成于P型势阱12的N型扩散区域作为电阻元件40使用。
但是，本实施形态也可以适用于P道MOS晶体管的保护。也就是说，连接在熔断器元件1的晶体管是P道MOS晶体管的情况下，在熔断器元件1与P道MOS晶体管的元件之间配置P型势阱形成的电阻元件。
借助于此，可以使利用激光切断熔断器元件1时产生的正电荷通过P型势阱逃离。因此，能够防止正电荷对P道MOS晶体管产生破坏。
还有，也可以将第3实施形态与第1实施形态加以组合。图16是表示第3实施形态的另一例半导体存储器的主要部分的结构的电路图。在晶体管2的源极上连接着二极管9的阳极。二极管9的阴极连接在电源电位VDD。
二极管9利用P+型扩散区域9A与N型势阱13形成(参照第1实施形态)。也就是说，二极管9相对于晶体管2的源极正向连接。因此，在利用激光切断熔断器元件时能够使熔断器元件1上发生的正电荷逃到N型势阱13。
这样，可以利用电阻元件40使热逃离，还可以利用二极管9使正电荷逃离，因此能够更好防止具有晶体管2的PN结和绝缘膜受到破坏。
还有，二极管9的阳极也可以连接在熔断器元件4与电阻元件40之间。即使是这样构成的情况下也能够得到同样效果。
又，当然也可以将第3实施形态与第2实施形态加以组合。在这种情况下，可以通过改变构成电阻元件40的半导体区域的导电型实施。
实施形态4
第4实施形态是在熔断器元件1与N道MOS晶体管2之间附加配线电阻和配线电容以保护N道MOS晶体管2的实施形态。
图17是表示本发明第4实施形态的半导体存储器的主要部分的结构的等效电路。在N道MOS晶体管2的源极与熔断器元件1的一个端子之间连接电阻元件50。又在N道MOS晶体管2的源极与接地电位VSS之间设置电容器51。其结构与第1实施形态相同。
图18是表示图17所示的半导体存储器(熔断器元件1、电阻元件50、以及电容器51)的结构的配置图。在熔断器元件1上通过接触插头14D连接配线部52。
配线部52为了加大配线电阻采用加长而且蜿蜒的结构。各蜿蜒的配线部52之间，为了对配线部52附加配线电容设置金属配线53A～53C。金属配线53A～53C连接在例如接地电位VSS。通过这样构成能够在配线部52上附加配线电容。还有，提供给金属配线53A～53C的电源不限于接地电位VSS，只要是能够对配线部52附加配线电容的电位(即与配线部52的电位不同的电位)即可。
配线部52的一个端部通过接触插头54连接在金属层55。金属层55连接在N道MOS晶体管2的源极(未图示)。
配线部52的配线电阻对应于图17所示的电阻元件50。配线部52的配线电容对应于图17所示的电容51。
这样构成的半导体存储器中，通过在熔断器元件1与N道MOS晶体管之间设置电阻元件50，能够抑制利用激光切断熔断器元件1时产生的热量向N道MOS晶体管2的传递。因此能够防止热量对N道MOS晶体管的破坏。
又，通过对配线部52附加配线电容，在利用激光切断熔断器元件1的情况下，即使是在熔断器1上积累电荷，也能够抑制N道MOS晶体管2的源极电位的上升。借助于此，能够防止在利用激光熔化熔断器元件时的电荷对N道MOS晶体管2的破坏。
还有，即使连接在熔断器元件1的晶体管是P道MOS晶体管，也可以使用本实施形态。
又，在本实施形态中，附加于配线部52的配线电容越大，晶体管的耐破坏性越高。但是，如果配线电容过大，则半导体存储器的动作可能受到影响。在这种情况下，在晶体管2与晶体管3的连接节点上附加一端开放的配线电容。借助于此，能够使半导体存储器的动作稳定。
还有，也可以将第4实施形态与第1实施形态加以组合。图19是表示第4实施形态的另一例半导体存储器的主要部分的结构的电路图。在晶体管2的源极上连接二极管9的阳极。二极管9的阴极连接在电源电位VDD。
利用这样的构成，能够利用电阻元件50使热逃离，而且能够利用二极管9使正电荷逃离，因此更加能够防止晶体管2具有的PN结和绝缘膜受到破坏。
还有，二极管9的阳极也可以连接在熔断器元件1与电阻元件50之间。这样构成情况下也能够得到相同第效果。当然也可以将第4实施形态与第2实施形态加以组合。
实施形态5
第5实施形态是通过使连接熔断器元件1与晶体管的扩散层的接触插头与晶体管的栅极之间保持距离以保护栅极绝缘膜的实施形态。
图20是表示本发明第5实施形态的半导体存储器的结构的电路图。N道MOS晶体管60的源极连接在熔断器元件1的一个端子上。晶体管60的栅极上输入设定信号SET。晶体管60的漏极连接在P道MOS晶体管3的漏极。其他结构与第1实施形态相同。
图21是表示图20所示的N道MOS晶体管60的结构的配置图。在半导体基板11上设置低浓度P型杂质扩散形成的P道MOS晶体管12(未图示)。
P道MOS晶体管12上设置N道MOS晶体管60。具体地说，在P型势阱12上隔着栅极绝缘膜61设置栅极62。在P型势阱12内，在栅极62两侧分别设置注入高浓度N型杂质的N+型扩散区域63(漏极区域)、64(源极区域)。
N+型扩散区域63通过接触插头65连接在金属层66。金属层66连接在节点S。N+型扩散区域64通过接触插头67连接在金属层68。金属层68连接在熔断器元件1。
栅极62与接触插头67之间的距离L比栅极62与接触插头65之间的距离M大。还有，在半导体基板11上除了晶体管60以外，也设置其他多个晶体管(构成锁存电路的晶体管等)。作为具有该晶体管的源极区域或漏极区域的扩散区域上连接的接触插头与栅极之间的距离等于栅极62与接触插头65之间的距离M。
也就是说，距离M是晶体管特性在该半导体存储器的面积、制造工艺、源极电路动作的关系中最合的值。而且，在本实施形态中，有意将连接在熔断器元件1的接触插头67与栅极62之间的距离加大。
例如距离M根据这一代的设计规则决定，该设计规则根据起因于制造工艺(具体地说是曝光装置的精度)的栅极的最小加工尺寸决定。
以下，根据作为一个例子做成的半导体存储器进行说明。在该例子中，栅极长度为0.04微米左右，结束插头的尺寸(纵向与横向的长度)为0.09微米左右，有效栅极氧化膜厚度为1nm左右，距离M为0.08微米左右。这些数值根据设计规则上的最小加工尺寸决定。也就是说，具有上述尺寸的晶体管能够实现微细化。而且具有所希望的工作特性。
图22是表示栅极接触插头之间的距离L与屈服点(yield)的关系曲线。横轴表示距离L(微米)，纵轴表示屈服点(％)。取样数目为300个。又，图22表示利用激光修复装置进行照射的激光的能量E改变的情况下(E＝1μJ、1.5μJ、2μJ)的三条曲线。
图23表示距离L与晶体管60的其他数值之比。图23中表示距离L与距离M、接触插头的尺寸(接触尺寸)、栅极长度、以及有效栅极氧化膜厚(Tox)之比。
如图22所示，能量E等于1.0μJ的情况下，在距离L为0.18微米以上时成品率为100％。也就是说，即使是用激光切断熔断器元件1，晶体管60也完全不受破坏。因此能够批量生成使用半导体存储器。距离L的条件用图23所示的比表示时结果如下。
(1-1)距离M的2.5倍以上
(1-2)接触插头的尺寸的两倍以上
(1-3)栅极长度的4.5倍以上
(1-4)有效栅极氧化膜厚度的180倍以上
但是也要考虑由于熔断器元件的状态和激光修复装置的误差等原因，能够切断的能量可能发生变化。因此考虑激光的能量发生变动的情况时，在能量E＝1.5μJ的情况下(也就是余量(margin)为0.5μJ)，距离L用0.48微米以上时成品率为100％。在这种情况下的L的条件如下所述。
(2-1)距离M的6倍以上
(2-2)接触插头的尺寸的5.5倍以上
(2-3)栅极长度的12倍以上
 (2-4)有效栅极氧化膜厚的480倍以上
这样形成晶体管60，能够缓和因激光照射熔断器元件1时发生的电荷而产生的电场集中于栅极绝缘膜61的情况。借助于此，能够防止栅极绝缘膜61受到破坏。
还有，也可以将本第5实施形态与其他实施形态加以组合。
实施形态6
第6实施形态是通过将连接在熔断器元件1的N道MOS晶体管70的栅极绝缘膜厚度加厚，能够防止激光照射熔断器元件1时发生的电荷对栅极绝缘膜造成破坏的实施形态。
本实施形态的半导体存储器的电路图除了第5实施形态所示的晶体管60被改为晶体管70以外，与上述图20相同。因此本实施形态的半导体存储器的电路图的图示省略。
图24是表示本发明第6实施形态的N道MOS晶体管70的结构的剖视图。半导体基板11上设置低浓度P型杂质扩散形成的P型势阱12。P型势阱12上设置N道MOS晶体管70。
具体地说，在P型势阱12上设置栅极绝缘膜71。栅极绝缘膜71利用例如二氧化硅构成。在栅极绝缘膜71上设置栅极72。栅极72两侧的P型势阱12内分别设置注入高浓度N型杂质的N+型扩散区域73(漏极区域)、74(源极区域)。
对栅极72提供设定信号SET。N+型扩散区域73连接在P道MOS晶体管3的漏极。N+型扩散区域74连接在熔断器元件1。
又，在半导体基板11上也设置锁存电路等。图25是表示构成锁存电路的N道MOS晶体管75的结构的剖视图。例如N道MOS晶体管75对应于包含于图1所示的锁存电路的N道MOS晶体管5。
P型势阱12上设置栅极绝缘膜16。在该栅极绝缘膜16上设置栅极77。栅极77的两侧的P型势阱12内分别设置注入高浓度N型杂质的N+型扩散区域78(漏极区域)、79(源极区域)。
晶体管75的栅极绝缘膜76具有膜厚O。晶体管通常利用相同制造工序形成。因此在半导体基板11上形成的晶体管中晶体管70以外的晶体管具有与膜厚O大致相同膜厚的栅极绝缘膜。
在这里，晶体管70的栅极绝缘膜71的膜厚N比晶体管75的栅极绝缘膜76的膜厚O厚。栅极绝缘膜71的膜厚N设定为在利用激光照射熔断器元件1时发生的电荷引起的浪涌应力不能够对栅极绝缘膜71造成破坏的厚度。
以下，对作为一个例子做成的半导体存储器进行说明。在该例子中栅极长度、接触插头的尺寸、以及有效栅极氧化膜厚度与第5实施形态所示例子相同。也就是说，在该例子中膜厚O为1nm左右。
本发明人等制作使膜厚N在膜厚O的2～5倍范围内变化的半导体存储器，反复进行熔断器熔断试验。激光的能量为1～1.5μJ左右。其结果是，膜厚N为膜厚O的3倍以上时，成品率为100％。也就是说，即使是用激光切断熔断器元件1，晶体管70也完全不受破坏。
如上详述，采用本实施形态，能够提高N道MOS晶体管70的栅极绝缘膜71对照射激光时发生的电荷产生的浪涌应力的耐压。因此能够防止N道MOS晶体管受到破坏。
还有，具有厚栅极绝缘膜的晶体管有必要加长其栅极长度，因此元件面积变大。但是将加厚栅极绝缘膜的晶体管限定于在照射激光时被直接施加浪涌应力的晶体管或其近旁的晶体管，能够控制芯片面积的增大于比较小的程度。
还有，当然即使连接在熔断器元件1的晶体管是P道MOS晶体管，也能够使用本实施形态。
又可以将第6实施形态组合于第1～第5实施形态。
其他的优势和修改将容易联想到那些已有技术。因此，发明的更主要的方面不应被局限于在此所描述的细节和有代表性的实施例中。从而，不背离附加权利要求所定义的普通发明概念的精神和范围，可以做出不同的修改。

Claims (20)

1.一种半导体存储器，其特征在于，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
连接在第1端子上的电阻元件、
传输所述信息的节点、以及
设置在所述电阻元件与所述节点之间，并且将所述信息设定在所述节点的晶体管。
2.根据权利要求1所述的半导体存储器，其特征在于，
所述电阻元件由第1配线部构成。
3.根据权利要求2所述的半导体存储器，其特征在于，
所述第1配线部蜿蜒配置，以使电阻值加大。
4.根据权利要求2所述的半导体存储器，其特征在于，
还具备与所述第1配线部相邻设置，以对所述第1配线部附加电容量的第2配线部。
5.根据权利要求4所述的半导体存储器，其特征在于，
对所述第2配线部提供固定的电位。
6.根据权利要求1所述的半导体存储器，其特征在于，
所述电阻元件利用基板内设置的半导体区域构成。
7.根据权利要求1所述的半导体存储器，其特征在于，
对所述第2端子提供固定的电位。
8.根据权利要求1所述的半导体存储器，其特征在于，
还具备设置在基板内的半导体区域，
所述晶体管包含在所述半导体区域上设置的节点绝缘膜、在所述节点绝缘膜上设置的栅极、以及在所述半导体区域内设置的源极区域和漏极区域。
9.根据权利要求1所述的半导体存储器，其特征在于，
所述电阻元件使因所述激光而发生的热量散开。
10.根据权利要求1所述的半导体存储器，其特征在于，
还具备电气连接在所述第1端子，而且使因所述激光而发生的电荷逃离的二极管。
11.根据权利要求10所述的半导体存储器，其特征在于，
所述晶体管是N型晶体管，
所述二极管包含连接在所述第1端子上的阳极。
12.根据权利要求11所述的半导体存储器，其特征在于，
所述二极管包含设置在基板上的N型半导体区域、以及设置在所述N型半导体区域上的P型扩散区域。
13.根据权利要求12所述的半导体存储器，其特征在于，
所述N型半导体区域在所述熔断器元件被所述激光电气切断时，处于浮动状态。
14.一种半导体存储器，其特征在于，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
传输所述信息的节点、
设置在基板内的半导体区域、以及
设置在所述第1端子与所述节点之间，并且将所述信息设定在所述节点，而且包含设置在所述半导体区域上的栅极绝缘膜、在所述栅极绝缘膜上设置的第1栅极、以及在所述半导体区域内设置的第1源极区域和第1漏极区域，第1源极区域通过第1接触插头连接在所述第1端子，所述第1漏极区域通过所述第2接触插头连接在所述节点的第1晶体管，
所述第1栅极与所述第1接触插头之间的第1距离，设定为使所述第1栅极绝缘膜不被因所述激光而发生的电荷所破坏的距离。
15.根据权利要求14所述的半导体存储器，其特征在于，
所述第1距离比所述第1栅极与所述第2接触插头之间的第2距离大。
16.根据权利要求15所述的半导体存储器，其特征在于，
所述第1距离为所述第2距离的3倍以上。
17.根据权利要求14所述的半导体存储器，其特征在于，
还具备连接在所述节点，而且包含多个第2晶体管的锁存电路，
所述多个第2晶体管分别包含第2栅极、第2源极区域、以及第2漏极区域，
所述第2栅极与所述第2源极区域和第2漏极区域上分别连接的第3接触插头之间的距离，与所述第2距离相同。
18.一种半导体存储器，其特征在于，具备
具有第1端子和第2端子，并根据是否被激光电气切断而存储信息的熔断器元件、
传输所述信息的节点、
设置在基板内的半导体区域、以及
设置在所述第1端子与所述节点之间，并且将所述信息设定在所述节点，而且包含设置在所述半导体区域上的栅极绝缘膜、在所述栅极绝缘膜上设置的栅极、以及在所述半导体区域内设置的源极区域和漏极区域的第1晶体管，
所述栅极绝缘膜具有不被因所述激光而发生的电荷所破坏的第1膜厚。
19.根据权利要求18所述的半导体存储器，其特征在于，
还具备连接在所述节点，而且包含多个第2晶体管的锁存电路，
所述多个第2晶体管分别具有厚度为第2膜厚的第2栅极绝缘膜，所述第1膜厚比所述第2膜厚大。
20.根据权利要求19所述的半导体存储器，其特征在于，
所述第1膜厚为所述第2膜厚的3倍以上。
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