CN112397544A - 一种三维相变存储器及其控制方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 336
- 230000008859 change Effects 0.000 title claims abstract description 305
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000003491 array Methods 0.000 claims abstract description 34
- 238000003860 storage Methods 0.000 claims abstract description 27
- 230000002093 peripheral effect Effects 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 20
- 230000008439 repair process Effects 0.000 claims description 13
- 230000009471 action Effects 0.000 claims description 12
- 238000007664 blowing Methods 0.000 claims description 11
- 230000007704 transition Effects 0.000 claims description 9
- 238000004806 packaging method and process Methods 0.000 claims description 8
- 230000002427 irreversible effect Effects 0.000 claims description 7
- 238000005476 soldering Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 238000010586 diagram Methods 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 12
- 238000002844 melting Methods 0.000 description 10
- 230000008018 melting Effects 0.000 description 10
- 230000002950 deficient Effects 0.000 description 6
- 239000012782 phase change material Substances 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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Abstract
本申请实施例公开了一种三维相变存储器及其控制方法，三维相变存储器包括：多个彼此独立的相变存储阵列；每个所述相变存储阵列上设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。
Description
技术领域
本申请实施例涉及半导体制造领域，特别涉及一种三维相变存储器及其控制方法。
背景技术
传统的熔断器由多晶硅形成，通过对多晶硅熔断器施加控制脉冲以切断多晶硅熔断器的熔丝，从而实现熔断器的功能。由于多晶硅的熔化温度较高，因此，多晶硅熔断器需要较高的控制脉冲，且多晶硅熔断器对应的开关器件的尺寸也需要相对较大。较大的熔断器可能消耗过多的功率，且占用过多的面积，从而影响器件的尺寸和功耗。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种三维相变存储器及其控制方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种三维相变存储器，包括：多个彼此独立的相变存储阵列；每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，
所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；
所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。
在一种可选的实施方式中，所述多个相变存储阵列共同组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；
所述熔断器区域设有第二熔断电路，所述第二熔断电路包括彼此电连接的第二晶体管熔断器和第二控制电路；所述第二晶体管熔断器为外围电路的独享熔断器，其存储有用于控制外围电路所需的熔断数据；所述第二控制电路用于传送控制所述外围电路所需的熔断数据。
在一种可选的实施方式中，所述多个相变存储阵列以阵列排布的方式组成相变存储区域。
在一种可选的实施方式中，所述第一熔断电路的数量大于所述第二熔断电路的数量。
在一种可选的实施方式中，所述第一晶体管熔断器和/或所述第二晶体管熔断器在熔断控制脉冲的作用下能够进行不可逆的状态转变；
其中，所述熔断控制脉冲用于将控制所述相变存储单元所需的熔断数据存储在所述第一晶体管熔断器和/或将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
在一种可选的实施方式中，所述第一晶体管熔断器和/或所述第二晶体管熔断器的状态包括高阻重置状态和低阻熔断状态。
在一种可选的实施方式中，所述第一晶体管熔断器和/或所述第二晶体管熔断器为绝缘栅晶体管。
在一种可选的实施方式中，所述绝缘栅晶体管包括衬底、位于所述衬底上的栅极、以及位于所述衬底和所述栅极之间的绝缘介质层；
所述绝缘介质层在熔断控制脉冲的作用下能够发生熔断，以在所述衬底和所述栅极之间形成电通路，所述第一晶体管熔断器和/或所述第二晶体管熔断器转换为低阻熔断状态。
在一种可选的实施方式中，控制所述相变存储单元所需的熔断数据包括修复数据、微调数据和客户特定数据。
在一种可选的实施方式中，所述修复数据和所述微调数据在三维相变存储器的测试分选步骤之后存储于所述第一晶体管熔断器中。
在一种可选的实施方式中，所述客户特定数据在三维相变存储器的封装步骤之后、三维相变存储器的焊接步骤之前存储于所述第一晶体管熔断器中。
第二方面，本申请实施例提供一种三维相变存储器的控制方法，所述三维相变存储器包括多个彼此独立的相变存储阵列，每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述方法包括：
选择位于待处理相变存储阵列中的所述第一熔断电路中的第一晶体管熔断器；所述待处理相变存储阵列为所述多个彼此独立的相变存储阵列中的任意一个相变存储阵列；所述第一晶体管熔断器为所述待处理相变存储阵列的独享熔断器；
对所述第一晶体管熔断器施加熔断控制脉冲，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中。
在一种可选的实施方式中，所述多个相变存储阵列共同组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；所述熔断器区域设有第二熔断电路，所述第二熔断电路包括彼此电连接的第二晶体管熔断器和第二控制电路；所述方法还包括：
选择与外围电路对应的所述第二熔断电路中的第二晶体管熔断器；所述待处理相变存储阵列为所述多个彼此独立的相变存储阵列中的任意一个相变存储阵列；所述第二晶体管熔断器为所述外围电路的独享熔断器；
对所述第二晶体管熔断器施加熔断控制脉冲，以将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
在一种可选的实施方式中，所述多个相变存储阵列以阵列排布的方式组成相变存储区域。
在一种可选的实施方式中，所述对所述第一晶体管熔断器施加熔断控制脉冲，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中，包括：
对所述第一晶体管熔断器施加熔断控制脉冲，使得所述第一晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器。
在一种可选的实施方式中，所述对所述第二晶体管熔断器施加熔断控制脉冲，以将控制所述待处理外围电路所需的熔断数据存储在所述第二晶体管熔断器中，包括：
对所述第二晶体管熔断器施加熔断控制脉冲，使得所述第二晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
本申请实施例公开了一种三维相变存储器及其控制方法，三维相变存储器包括：多个彼此独立的相变存储阵列；每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。本申请实施例中使用占用面积较小的晶体管熔断器作为熔断器以构成第一熔断电路的一部分，并将第一熔断电路分布设置于每个相变存储阵列中，以充分利用每个相变存储阵列中的空余位置，从而无需在相变存储阵列外额外设置部署熔断器的位置，如此，能够在一定程度上减小存储器的尺寸，且由于控制晶体管熔断器发生熔断的控制脉冲相对较低，因此相比于使用多晶硅熔断器存储熔断数据，使用晶体管熔断器存储熔断数据还可以减少存储器的功耗。另外，由于每个相变存储阵列中的第一晶体管熔断器为所述相变存储阵列的独享熔断器，从而还减少了熔断数据的加载时间。
附图说明
图1为包括多晶硅熔断器的集成电路器件的结构示意图；
图2为本申请实施例提供的一种三维相变存储器的结构示意图；
图3为本申请实施例提供的一种三维相变存储器的三维结构剖视图；
图4为本申请实施例提供的另一种三维相变存储器的结构示意图；
图5为本申请实施例提供的熔断数据的设置流程图；
图6为本申请实施例提供的一种绝缘栅晶体管的结构示意图；
图7a为本申请实施例提供的绝缘栅晶体管未熔断的结构示意图；
图7b为本申请实施例提供的绝缘栅晶体管熔断后的结构示意图；
图8为本申请实施例提供的三维相变存储器的控制方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
图1为包括多晶硅熔断器的集成电路器件的结构示意图，如图1所示，集成电路器件中的多晶硅熔断器110是独立于存储器阵列120而设置的，存储器上需要具有额外的熔断区域用于设置多晶硅熔断器110，由于多晶硅的熔点较高，因此，多晶硅熔断器110需要较高的驱动电流，且正是由于多晶硅熔断器110需要较高的驱动电流，还需要进一步将多晶硅熔断器110与存储器阵列120远离设置，以避免多晶硅在熔断时产生的热量对存储器阵列120造成不利的影响，从而进一步导致存储器需要设计成较大的器件尺寸。对于三维相变存储器来说，多晶硅熔断器通常设置在三维相变存储器中除存储器阵列以外的，且远离存储器阵列的区域，且由于多晶硅熔断器均以二维排布的方式设置在三维相变存储器中，从而其对三维相变存储器的尺寸的影响更甚，如此，不利于集成电路器件的小型化和功率消耗。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供一种三维相变存储器，图2为本申请实施例提供的一种三维相变存储器的结构示意图，如图2所示，所述三维相变存储器包括：多个彼此独立的相变存储阵列210；每个所述相变存储阵列210上设置有彼此电连接的相变存储单元211、第一熔断电路212和存储电路；其中，
所述第一熔断电路212包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列210的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；
所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。
这里，针对所述多个彼此独立的相变存储阵列中的每个相变存储阵列，所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为所述相变存储阵列的独享熔断器，其存储有用于控制相变存储单元所需的熔断数据；所述第一控制电路用于传送控制所述相变存储单元所需的熔断数据；所述存储电路用于根据所述第一控制电路传送的所述熔断数据对所述相变存储单元进行控制。
需要说明的是，图2中示意出的相变存储单元211所在的区域可以为多个呈阵列排布的相变存储单元形成的相变存储阵列区域，图2中示意出的相变存储单元211所在的区域也可以为多个呈阵列排布的相变存储单元形成的相变存储阵列区域以及其存储电路所在的区域。
还需要说明的是，图2中示意出的相变存储单元211所在的区域和所述第一熔断电路212所在的区域的划分并非用于限制本申请中相变存储单元211和第一熔断电路212的位置关系，仅用于示意出所述第一熔断电路212设置于相变存储阵列210中。在实际应用时，相变存储阵列除了呈阵列排布的相变存储单元及存储电路外，还会留有一些空闲位置处，则所述第一熔断电路设置于这些空闲位置处。如此，本申请实施例在不增加每个相变存储阵列的占用面积的前提下，将每个相变存储阵列中相变存储单元所需的第一晶体管熔断器设置与该相变存储阵列中。
图3为本申请实施例提供的一种三维相变存储器的三维结构剖视图，如图3所示，在衬底230上形成外围电路240，三维相变存储器中的相变存储单元250堆叠在外围电路240上，而在实际应用时，外围电路区域还会存在一些空闲位置处，则所述第一熔断电路设置于这些空闲位置处，即第一晶体管熔断器260和第一控制电路设置于这些空闲位置处，而该第一熔断电路的设置不会对相变存储阵列的堆叠造成任何空间上的限制。换言之，外围电路区域的空余位置上设置第一熔断电路，不会影响上层堆叠的相变存储单元，如此，在不影响三维相变存储器的尺寸的前提下，本申请将第一熔断电路设置在外围电路区域的空余位置上，从而无需在三维相变存储器中额外设置专用于设置熔断器和熔断器的控制电路的区域，如此，相较于现有技术中的二维存储器和三维存储器，本申请实施例中提供的三维相变存储器将熔断器集成在外围电路区域，在很大程度上减小了三维相变存储器的尺寸。
这里，由于本申请实施例中使用的熔断器为晶体管熔断器，其熔点较低，驱动电流远小于多晶硅熔断器的驱动电流，因此本申请实施例中将第一熔断电路(第一晶体管熔断器和第一控制电路)分布设置于每个相变存储阵列210的空余位置中，从而无需在三维相变存储器中额外设置用于设置熔断器和熔断器的控制电路的区域，如此，相较于现有技术中的存储器，本申请实施例中提供的三维相变存储器无需在相变存储阵列外额外设置部署熔断器的位置，减小了存储器尺寸。且由于晶体管熔断器的驱动电流较小，其熔点较低，即使与相变存储单元相邻设置也不会对相变存储单元造成影响。
在本申请实施例中，每个相变存储阵列210均对应设置有第一熔断电路212，所述第一熔断电路212用于存储其位于的相变存储阵列210中的相变存储单元的熔断数据。由于本申请实施例中将第一熔断电路212与相变存储单元211一同设置于相变存储阵列210中，从而能够在很大程度上减少第一熔断电路的响应时间及熔断数据的加载时间。
在一些实施例中，所述相变存储阵列上除所述相变存储单元和存储电路所在的区域以外的区域为一矩形区域，所述矩形区域上设置有所述第一熔断电路；所述矩形区域的面积小于所述相变存储单元和存储电路所在的区域的面积。在所述相变存储阵列上形成相变存储单元时，形成的所述相变存储单元可以排布成如图2所示的形状，从而在所述相变存储阵列上留出一块矩形区域以设置第一熔断电路，如此，在不增加每个相变存储阵列的占用面积的前提下，将每个相变存储阵列中相变存储单元所需的第一晶体管熔断器设置与该相变存储阵列中。
图4为本申请实施例提供的另一种三维相变存储器的结构示意图，如图4所示，所述多个相变存储阵列210共同组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；所述熔断器区域设有第二熔断电路220，所述第二熔断电路220包括彼此电连接的第二晶体管熔断器和第二控制电路；所述第二晶体管熔断器为外围电路的独享熔断器，其存储有用于控制外围电路所需的熔断数据；所述第二控制电路用于传送控制所述相变存储单元所需的熔断数据。
在本申请实施例中，所述多个相变存储阵列210还可以以阵列排布的方式组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；所述熔断器区域设有第二熔断电路220，所述第二熔断电路220包括彼此电连接的第二晶体管熔断器和第二控制电路；所述第二晶体管熔断器为外围电路的独享熔断器，其存储有用于控制外围电路所需的熔断数据；所述第二控制电路用于传送控制所述外围电路所需的熔断数据。
本申请实施例中还可以在三维相变存储器中设置熔断器区域，在熔断器区域中设置第二熔断电路，这里，可以将第二熔断电路中的第二晶体管熔断器理解为冗余晶体管熔断器。当三维相变存储器中其他部分如外围电路需要使用熔断器进行数据存储时，可以将外围电路的熔断数据存储在第二熔断电路的第二晶体管熔断器中。这里，所述第二熔断电路可以设置在所述外围电路的附近，甚至紧靠所述外围电路而设置。相较于现有技术中将所有熔断器及其控制电路均设置于熔断器区域的方案，本申请实施例中仅将冗余晶体管熔断器设置于熔断器区域，且绝大部分的熔断器(存储控制相变存储单元所需的熔断数据的第一晶体管熔断器)均设置在各个相变存储阵列中，因此，本申请实施例中的第二熔断电路所占区域的面积也远小于所有熔断器所占区域的面积。且由于晶体管熔断器的熔点较低，从而也在一定程度上减小了控制晶体管熔断器所需的驱动电流。且本申请实施例中可以将第二熔断电路设置于外围电路的附近，从而还可以减少第二熔断电路的响应时间及熔断数据的加载时间。
在本申请实施例中，所述第一熔断电路的数量远大于所述第二熔断电路的数量。因此，所述第二熔断电路所占区域的面积远小于所述第一熔断电路所占区域的面积。如此，相较于现有技术中将所有熔断器及其控制电路(第一熔断电路和第二熔断电路)均设置于熔断器区域的方案，本申请实施例中的第二熔断电路所占区域的面积远小于所有熔断器所占区域的面积，从而本申请实施例中的三维相变存储器的尺寸也小于将所有熔断器及其控制电路(第一熔断电路和第二熔断电路)均设置于熔断器区域的三维相变存储器的尺寸。
在本申请实施例中，控制所述相变存储单元所需的熔断数据包括修复数据、微调数据和客户特定数据。其中，微调数据是执行三维相变存储器操作(如编程操作、擦除操作和读取操作)所需要的信息。举例来说，微调数据可包含例如编程脉冲配置(例如，电压和/或电流脉冲)、擦除脉冲配置(例如，电压和/或电流脉冲)、读取脉冲配置(例如，电压和/或电流脉冲)、编程脉冲宽度、擦除脉冲宽度、读取脉冲宽度、编程操作中的编程脉冲的数目、读取操作中的读取脉冲的数目，和/或三维相变存储器的可允许的编程操作速率等参数。由于制造工艺变动或用户特定操作会使得存储器中存在不同的有缺陷相变存储单元。为了适应缺陷，三维相变存储器可识别有缺陷相变存储单元(例如，在测试操作期间)。且在识别任何有缺陷相变存储单元之后，可以确定对应于有缺陷相变存储单元的地址。如果接收对存储器地址中的一者的读取/写入请求，那么可保存所述地址，并且使用所述地址来指示对应相变存储单元是有缺陷的。经保存的有缺陷相变存储单元的地址被称为修复数据。客户特定数据可以是基于客户需求而设置的数据，也可以是基于客户需求对三维相变存储器进行适应客户需求的调整后而存储的调整数据。
在一些实施例中，为了补偿相同设计的不同三维相变存储器中的物理差异，可以基于不同三维相变存储器的内部特性，调整执行三维相变存储器操作所需要的信息，而这些调整信息也可以称为微调数据，例如调整三维相变存储器内的驱动器的输出电压/电流以增大或减小施加到三维相变存储器内的相变存储单元的电压/电流的幅值。那么此时，也可以将这些微调数据存储在所述第一晶体管熔断器中。
图5为本申请实施例提供的熔断数据的设置流程图，如图5所示，控制所述相变存储单元所需的熔断数据的设置流程(Usage Flow)分别为进行三维相变存储器的测试分选(Sort)、进行修复数据和微调数据的编程、进行三维相变存储器的封装(Package)、进行客户特定数据的编程、进行三维相变存储器的焊接(Solder)。这里，进行修复数据和微调数据的编程为将修复数据和微调数据存储于第一晶体管熔断器中；进行客户特定数据的编程为将客户特定数据存储于第一晶体管熔断器中；进行三维相变存储器的焊接为将三维相变存储器焊接到电路主板上。
在本申请实施例中，所述修复数据和所述微调数据在三维相变存储器的测试分选步骤之后存储于所述第一晶体管熔断器中。
本申请实施例中将绝缘栅晶体管作为熔断器来对熔断数据进行存储，并通过熔断控制脉冲控制绝缘栅晶体管的熔断，以使绝缘栅晶体管中存储的熔断数据不能被后续写入操作改变。且正是由于绝缘栅晶体管在熔断控制脉冲下会发生不可逆的熔断，而在后续的高温封装过程中，存储在绝缘栅晶体管中的熔断数据也不会受封装温度的影响而丢失数据。因此，本申请实施例中可以在三维相变存储器的封装步骤之前就进行所述修复数据和所述微调数据的存储。
在本申请实施例中，所述客户特定数据在三维相变存储器的封装步骤之后、三维相变存储器的焊接步骤之前存储于所述第一晶体管熔断器中。在实际应用时，所述客户特定数据可以为客户自行存储的数据，那么为了防止客户在进行数据编程时破坏三维相变存储器的内部结构，可以在三维相变存储器的封装步骤之后、三维相变存储器的焊接步骤之前进行对所述客户特定数据的存储。
在本申请实施例中，所述第一晶体管熔断器和/或所述第二晶体管熔断器在熔断控制脉冲的作用下能够进行不可逆的状态转变；其中，所述熔断控制脉冲用于将控制所述相变存储单元所需的熔断数据存储在所述第一晶体管熔断器和/或将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。换言之，所述第一晶体管熔断器和/或所述第二晶体管熔断器发生的熔断是不可逆的熔断。所述第一晶体管熔断器和/或所述第二晶体管熔断器为一次性可编程熔断器(one time programmable efuse)。
在本申请实施例中，所述第一晶体管熔断器和/或所述第二晶体管熔断器的状态包括高阻重置状态和低阻熔断状态。所述第一晶体管熔断器和/或所述第二晶体管熔断器在熔断控制脉冲的作用下能够从高阻重置状态转变为低阻熔断状态，而该状态的转变是不可逆的。
在本申请实施例中，所述相变存储单元在相变控制脉冲的作用下能够进行可逆地的状态转变。所述相变控制脉冲为相变存储单元的编程控制脉冲(例如，电压和/或电流脉冲)和擦除控制脉冲(例如，电压和/或电流脉冲)。
在本申请实施例中，所述相变存储单元的状态包括对应于高阻态的非晶重置状态和对应于低阻态的结晶设置状态。所述相变存储单元在相变控制脉冲的作用下能够从结晶设置状态(低阻态)转变为非晶重置状态(高阻态)，而该状态的转变是可逆的。在实际应用时，所述相变存储单元在编程控制脉冲的作用下能够从非晶重置状态转变为结晶设置状态，具体地：相变存储单元中的相变材料被编程控制脉冲加热到相变材料的结晶温度和熔点之间的温度时，相变材料转变为结晶态；相变存储单元在擦除控制脉冲的作用下能够从结晶设置状态转变为非晶重置状态，具体的：相变存储单元中的相变材料被擦除控制脉冲加热到略高于熔点的温度，并且再立即淬火时，相变材料转变为非晶态。
在本申请实施例中，所述第一晶体管熔断器和/或所述第二晶体管熔断器为绝缘栅晶体管。图6为本申请实施例提供的一种绝缘栅晶体管的结构示意图，如图6所示，所述绝缘栅晶体管包括衬底410、位于所述衬底410上的栅极420、以及位于所述衬底410和所述栅极420之间的绝缘介质层430；所述绝缘介质层430在熔断控制脉冲的作用下能够发生熔断，在所述衬底410和所述栅极420之间形成电通路，以使所述第一晶体管熔断器和/或所述第二晶体管熔断器转换为低阻熔断状态；其中，所述熔断控制脉冲用于将控制所述相变存储单元所需的熔断数据存储在所述第一晶体管熔断器和/或将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。这里，将绝缘栅晶体管的衬底、源极和漏极接地，在栅极上施加熔断控制脉冲(例如，电压和/或电流脉冲)，使得所述绝缘介质层在熔断控制脉冲的作用下发生熔断而产生不可逆的永久性空洞(void)，在衬底和栅极之间形成电通路，使得衬底和栅极导通，从而所述第一晶体管熔断器和/或所述第二晶体管熔断器从高阻重置状态转换为低阻熔断状态。
图7a为本申请实施例提供的绝缘栅晶体管未熔断的结构示意图，图7b为本申请实施例提供的绝缘栅晶体管熔断后的结构示意图，结合图7a和图7b所示，本申请实施例中对所述第一晶体管熔断器和/或所述第二晶体管熔断器施加熔断控制脉冲后，使得所述第一晶体管熔断器和/或所述第二晶体管熔断器中的绝缘介质层430熔化而产生不可逆的永久性空洞431，从而使得所述第一晶体管熔断器和/或所述第二晶体管熔断器发生不可逆的熔断。
本申请实施例公开了一种三维相变存储器，包括：多个彼此独立的相变存储阵列；每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。本申请实施例中使用占用面积较小的晶体管熔断器作为熔断器以构成第一熔断电路的一部分，并将第一熔断电路分布设置于每个相变存储阵列中，以充分利用每个相变存储阵列中的空余位置，从而无需在三维相变存储器中额外设置用于部署熔断器和熔断器的控制电路的区域，如此，相较于现有技术中的存储器，本申请实施例中提供的三维相变存储器去除了熔断器所占用的位置，减少了器件尺寸。且由于晶体管熔断器的驱动电流较小，其熔点较低，即使与相变存储单元相邻设置也不会对相变存储单元造成影响。且正是由于将第一熔断电路分布设置于每个相变存储阵列的空余位置中，从而还减少了第一熔断电路的响应时间及熔断数据的加载时间。
本申请实施例提供一种三维相变存储器的控制方法，图8为本申请实施例提供的三维相变存储器的控制方法的实现流程示意图，所述三维相变存储器包括多个彼此独立的相变存储阵列，每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；该方法主要包括以下步骤：
步骤501、选择位于待处理相变存储阵列中的所述第一熔断电路中的第一晶体管熔断器；所述待处理相变存储阵列为所述多个彼此独立的相变存储阵列中的任意一个相变存储阵列；所述第一晶体管熔断器为所述待处理相变存储阵列的独享熔断器。
步骤502、对所述第一晶体管熔断器施加熔断控制脉冲，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中。
在本申请实施例中，所述三维相变存储器包括多个彼此独立的相变存储阵列，每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路。选择位于待处理相变存储阵列中的所述第一熔断电路中的第一晶体管熔断器；对所述第一晶体管熔断器施加熔断控制脉冲，使得所述第一控制脉冲控制所述第一晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中。这里，仅对待处理相变存储阵列中设置的第一晶体管熔断器进行控制，而不对多个相变存储阵列中除所述待处理相变存储阵列以外的其他相变存储阵列中设置的第一晶体管熔断器进行控制。所述待处理相变存储阵列为所述多个彼此独立的相变存储阵列中的任意一个相变存储阵列。本申请实施例中通过每个相变存储阵列中设置的第一熔断电路对其对应相变存储阵列进行单独的控制。
在本申请实施例中，针对所述多个彼此独立的相变存储阵列中的每个相变存储阵列，在对相变存储阵列进行控制时，只需通过该相变存储阵列中设置的第一熔断电路即可获取该相变存储阵列的熔断数据，而无需基于相变存储阵列的地址从熔断器区域获取熔断数据，并节省了从相变存储阵列到熔断器区域的数据传输路线。如此，本申请实施例中基于每个相变存储阵列中的第一熔断电路极大的减少了第一熔断电路的响应时间及熔断数据的加载时间。
在本申请实施例中，所述三维相变存储器包括由多个相变存储阵列共同组成相变存储区域，所述三维相变存储器还包括：与所述相变存储区域相邻的熔断器区域。在一些实施例中，所述相变存储区域也可以由所述多个相变存储阵列以阵列排布的方式组成。所述熔断器区域设有第二熔断电路，所述第二熔断电路包括彼此电连接的第二晶体管熔断器和第二控制电路；选择与外围电路对应的所述第二熔断电路中的第二晶体管熔断器；所述第二晶体管熔断器为所述外围电路的独享熔断器；对所述第二晶体管熔断器施加熔断控制脉冲，使得所述第一控制脉冲控制所述第二晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。这里，仅对外围电路对应的第二晶体管熔断器进行控制，而不对相变存储阵列中设置的第一晶体管熔断器进行控制。
在本申请实施例中，所述第二熔断电路可以设置在所述外围电路的附近，甚至紧靠所述外围电路而设置。相较于现有技术中将所有熔断器及其控制电路均设置于熔断器区域的方案，本申请实施例中仅将冗余晶体管熔断器(存储控制外围电路所需的熔断数据的第二晶体管熔断器)设置于熔断器区域，且绝大部分的熔断器(存储控制相变存储单元所需的熔断数据的第一晶体管熔断器)均设置在各个相变存储阵列中，因此，减小了熔断器区域的占用面积。且由于晶体管熔断器的熔点较低，从而也在一定程度上减小了控制晶体管熔断器所需的驱动电流。且本申请实施例中可以将第二熔断电路设置于外围电路的附近，从而还可以减少第二熔断电路的响应时间及熔断数据的加载时间。
在本申请实施例中，所述多个彼此独立的相变存储阵列中的每个相变存储阵列均对应设置有其独享的第一熔断电路，所述外围电路也对应有其独享的第二熔断电路。
在本申请实施例中，可以通过本申请实施例提供的三维相变存储器的控制方法对前述三维相变存储器进行控制。
在本申请实施例中，所述第一熔断电路的数量远大于所述第二熔断电路的数量。因此，所述第二熔断电路所占区域的面积远小于所述第一熔断电路所占区域的面积。如此，相较于现有技术中将所有熔断器及其控制电路(第一熔断电路和第二熔断电路)均设置于熔断器区域的方案，本申请实施例中的第二熔断电路所占区域的面积远小于所有熔断器所占区域的面积，从而本申请实施例中的三维相变存储器的尺寸也小于将所有熔断器及其控制电路(第一熔断电路和第二熔断电路)均设置于熔断器区域的三维相变存储器的尺寸。
在本申请实施例中，所述第一晶体管熔断器和/或所述第二晶体管熔断器的状态包括高阻重置状态和低阻熔断状态。所述第一晶体管熔断器和/或所述第二晶体管熔断器在熔断控制脉冲的作用下能够从高阻重置状态转变为低阻熔断状态，而该状态的转变是不可逆的。
在本申请实施例中，所述第一晶体管熔断器和/或所述第二晶体管熔断器为绝缘栅晶体管。所述绝缘栅晶体管包括衬底、位于所述衬底上的栅极、以及位于所述衬底和所述栅极之间的绝缘介质层；所述绝缘介质层在熔断控制脉冲的作用下能够发生熔断，以在所述衬底和所述栅极之间形成电通路，所述第一晶体管熔断器和/或所述第二晶体管熔断器转换为低阻熔断状态。
在本申请实施例中，控制所述相变存储单元所需的熔断数据包括修复数据、微调数据和客户特定数据。所述修复数据和所述微调数据在三维相变存储器的测试分选步骤之后存储于所述第一晶体管熔断器中。所述客户特定数据在三维相变存储器的封装步骤之后、三维相变存储器的焊接步骤之前存储于所述第一晶体管熔断器中。
本申请实施例中使用占用面积较小的晶体管熔断器作为熔断器以构成第一熔断电路的一部分，并将第一熔断电路分布设置于每个相变存储阵列中，以充分利用每个相变存储阵列中的空余位置，从而无需在三维相变存储器中额外设置用于部署熔断器和熔断器的控制电路的区域，如此，相较于现有技术中的存储器，本申请实施例中提供的三维相变存储器去除了熔断器所占用的位置，减少了器件尺寸。且由于晶体管熔断器的驱动电流较小，其熔点较低，即使与相变存储单元相邻设置也不会对相变存储单元造成影响。且正是由于将第一熔断电路分布设置于每个相变存储阵列的空余位置中，从而还减少了熔断数据的加载时间。
应理解，说明书通篇中提到的“一些实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在本申请实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
本申请所提供的几个方法或产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或产品实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种三维相变存储器，其特征在于，包括：多个彼此独立的相变存储阵列；每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；其中，
所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述第一晶体管熔断器为其对应相变存储阵列的独享熔断器，其存储有用于控制其对应相变存储阵列中相变存储单元所需的熔断数据；所述第一控制电路用于传送所述熔断数据；
所述存储电路用于根据所述第一控制电路传送的所述熔断数据对其对应相变存储阵列中相变存储单元进行控制。
2.根据权利要求1所述的三维相变存储器，其特征在于，所述多个彼此独立的相变存储阵列共同组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；
所述熔断器区域设有第二熔断电路，所述第二熔断电路包括彼此电连接的第二晶体管熔断器和第二控制电路；所述第二晶体管熔断器为外围电路的独享熔断器，其存储有用于控制外围电路所需的熔断数据；所述第二控制电路用于传送控制所述外围电路所需的熔断数据。
3.根据权利要求2所述的三维相变存储器，其特征在于，所述多个彼此独立的相变存储阵列以阵列排布的方式组成相变存储区域。
4.根据权利要求2或3所述的三维相变存储器，其特征在于，
所述第一熔断电路的数量大于所述第二熔断电路的数量。
5.根据权利要求2或3所述的三维相变存储器，其特征在于，
所述第一晶体管熔断器和/或所述第二晶体管熔断器在熔断控制脉冲的作用下能够进行不可逆的状态转变；
其中，所述熔断控制脉冲用于将控制所述相变存储单元所需的熔断数据存储在所述第一晶体管熔断器和/或将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
6.根据权利要求5所述的三维相变存储器，其特征在于，
所述第一晶体管熔断器和/或所述第二晶体管熔断器的状态包括高阻重置状态和低阻熔断状态。
7.根据权利要求2或3所述的三维相变存储器，其特征在于，
所述第一晶体管熔断器和/或所述第二晶体管熔断器为绝缘栅晶体管。
8.根据权利要求7所述的三维相变存储器，其特征在于，所述绝缘栅晶体管包括衬底、位于所述衬底上的栅极、以及位于所述衬底和所述栅极之间的绝缘介质层；
所述绝缘介质层在熔断控制脉冲的作用下能够发生熔断，以在所述衬底和所述栅极之间形成电通路，所述第一晶体管熔断器和/或所述第二晶体管熔断器转换为低阻熔断状态。
9.根据权利要求1所述的三维相变存储器，其特征在于，
控制所述相变存储单元所需的熔断数据包括修复数据、微调数据和客户特定数据。
10.根据权利要求9所述的三维相变存储器，其特征在于，
所述修复数据和所述微调数据在三维相变存储器的测试分选步骤之后存储于所述第一晶体管熔断器中。
11.根据权利要求9所述的三维相变存储器，其特征在于，
所述客户特定数据在三维相变存储器的封装步骤之后、三维相变存储器的焊接步骤之前存储于所述第一晶体管熔断器中。
12.一种三维相变存储器的控制方法，其特征在于，所述三维相变存储器包括多个彼此独立的相变存储阵列，每个所述相变存储阵列设置有彼此电连接的相变存储单元、第一熔断电路和存储电路；所述第一熔断电路包括彼此电连接的第一晶体管熔断器和第一控制电路；所述方法包括：
选择位于待处理相变存储阵列中的所述第一熔断电路中的第一晶体管熔断器；所述待处理相变存储阵列为所述多个彼此独立的相变存储阵列中的任意一个相变存储阵列；所述第一晶体管熔断器为所述待处理相变存储阵列的独享熔断器；
对所述第一晶体管熔断器施加熔断控制脉冲，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中。
13.根据权利要求12所述的三维相变存储器的控制方法，其特征在于，所述多个彼此独立的相变存储阵列共同组成相变存储区域，所述三维相变存储器还包括：在同一管芯中与所述相变存储区域相邻的熔断器区域；所述熔断器区域设有第二熔断电路，所述第二熔断电路包括彼此电连接的第二晶体管熔断器和第二控制电路；所述方法还包括：
选择与外围电路对应的所述第二熔断电路中的第二晶体管熔断器；所述第二晶体管熔断器为所述外围电路的独享熔断器；
对所述第二晶体管熔断器施加熔断控制脉冲，以将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
14.根据权利要求13所述的三维相变存储器的控制方法，其特征在于，所述多个彼此独立的相变存储阵列以阵列排布的方式组成相变存储区域。
15.根据权利要求12所述的三维相变存储器的控制方法，其特征在于，所述对所述第一晶体管熔断器施加熔断控制脉冲，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器中，包括：
对所述第一晶体管熔断器施加熔断控制脉冲，使得所述第一晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述待处理相变存储阵列中相变存储单元所需的熔断数据存储在所述第一晶体管熔断器。
16.根据权利要求13或14所述的三维相变存储器的控制方法，其特征在于，所述对所述第二晶体管熔断器施加熔断控制脉冲，以将控制所述待处理外围电路所需的熔断数据存储在所述第二晶体管熔断器中，包括：
对所述第二晶体管熔断器施加熔断控制脉冲，使得所述第二晶体管熔断器从高阻重置状态不可逆地转变为低阻熔断状态，以将控制所述外围电路所需的熔断数据存储在所述第二晶体管熔断器中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202011259559.8A CN112397544B (zh) | 2020-11-12 | 2020-11-12 | 一种三维相变存储器及其控制方法 |
Applications Claiming Priority (1)
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Publications (2)
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| CN112397544A true CN112397544A (zh) | 2021-02-23 |
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Family
ID=74600538
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| CN202011259559.8A Active CN112397544B (zh) | 2020-11-12 | 2020-11-12 | 一种三维相变存储器及其控制方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN112397544B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN115295059A (zh) * | 2022-10-09 | 2022-11-04 | 浙江力积存储科技有限公司 | 半导体器件及其操作方法、装置和计算机可读存储介质 |
| CN115295059B (zh) * | 2022-10-09 | 2023-03-03 | 浙江力积存储科技有限公司 | 半导体器件及其操作方法、装置和计算机可读存储介质 |
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| CN112397544B (zh) | 2021-09-14 |
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