JP2005109480A - ワンタイム・プログラマブル・メモリ素子をプログラムするための装置および方法 - Google Patents

Abstract

【課題】半導体基板上に形成されたヒューズを開くための方法および装置を提供すること。
【解決手段】この装置は、ＣＭＯＳ素子領域から形成され、ヒューズを開くために、サイリスタを介してヒューズ中に電流が流れることを可能にするための１つまたは２つの制御端子を有するサイリスタを含む。
【選択図】図５

Description

本発明は一般に集積回路メモリ素子に関し、特にワンタイム・プログラマブル不揮発性メモリ素子をプログラムするための方法および装置に関する。

デジタル・データを記憶するためのメモリ素子は、今日のコンピュータ、自動車、セル電話、および媒体情報カード内に豊富に存在する。不揮発性メモリと呼ばれるこれらのメモリ素子または記憶素子のいくつかは、電力が素子から除去されたとき、記憶されたデジタル・データを保持する。例えば不揮発性メモリ命令は起動プロセス時にコンピュータに命令し、呼出しを送受信するための命令およびデータをセルラー電話内に記憶する。電子レンジから重装備の産業機械まですべての種類のエレクトロニクス製品は、これらの不揮発性記憶素子内にそれらの動作命令を記憶する。ある不揮発性メモリ素子は、前に記憶された情報が現在のデータによって上書きされる多重プログラミング機能を提供する。他の不揮発性素子はワンタイムのプログラミング性のみを提供する。

他の種類のメモリ素子、揮発性メモリ素子は、電力が除去されたとき記憶された情報を解放する。動的ランダム・アクセス・メモリ（ＤＲＡＭ）および静的ランダム・アクセス・メモリ（ＳＲＡＭ）は、揮発性記憶素子の２つの種類である。

読出し専用メモリ（ＲＯＭ）は、永続的にデータを記憶する不揮発性メモリの一種である。一度ＲＯＭ素子内に記憶されると、データは上書きすることはできず、または別の方法で変更することはできない。ＲＯＭは、その製造時に、選択されたメモリ・セル内で永続的な電気的接続を行うことによってプログラムされる。ＲＯＭは設計段階時にプログラムされるので、記憶された情報は、ＲＯＭ集積回路を再設計することによってしか変更することはできない。

プログラマブル読出し専用メモリ（ＰＲＯＭ）は、製造後にプログラム可能であるが、一度だけしかプログラムできない不揮発性素子である。ある種のＰＲＯＭでは、各メモリ・セルは可溶性の連結部を含む。選択されたセル内の可溶性の連結部を開きまたは溶断することによって、ＰＲＯＭは「プログラムされる」が、他の連結部はそのままである。ＰＲＯＭは、製造時または製造後に、製造業者によってまたは後で購入者によってプログラムすることができる。製造は、ユーザ・プログラマブルである単一のＰＲＯＭハードウェア設計を提供することができるので有利である。通常、ＰＲＯＭは、外部電源から電流を受け取って可溶性の連結部を開くための１つまたは複数の外部ピンを備える。

消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）は、別の不揮発性メモリ素子であるが、ＥＰＲＯＭは望み通りに消去し再プログラムすることができる。ＥＰＲＯＭは電子的にプログラムされ、パッケージ内に形成された紫外線透過性クォーツ窓を通過する紫外線を使用して消去される。ＥＥＰＲＯＭ（電気的消去可能プログラマブル読出し専用メモリ）は、プログラム可能であり、電子的に消去可能であり、電子的に再プログラム可能であるさらに別の種類の読出し専用メモリである。

フラッシュＥＥＰＲＯＭメモリは、メモリ素子が製造され電子素子中に挿入された後に、使用者が情報を付加しまたは変更することを望む電子素子において特に一般的なＥＥＰＲＯＭ不揮発性メモリの一種である。例えば、フラッシュ・メモリにより使用者は携帯情報端末内にアドレス・エントリおよびカレンダ・エントリを付加することが可能となり、デジタル・カメラで使用される画像を記憶する媒体カードを消去し再利用することが可能となる。フラッシュ・メモリは全バンクまたは多数の記憶されたデータ・ワードを同時に消去することを可能にするのに対し、他のＥＥＰＲＯＭ素子は単一のワードのみの同時消去を可能にするという点で、フラッシュ・メモリ素子は他のＥＥＰＲＯＭ素子とは異なる。したがって、非フラッシュＥＥＰＲＯＭにおける大きなメモリ・ブロックの消去は、フラッシュ・メモリにおける同じ動作に比べはるかに遅いプロセスとなる。さらに、フラッシュＥＥＰＲＯＭは、他の種類のＥＥＰＲＯＭメモリ素子より一般に小さい。

反ヒューズ（例えば、酸化ガリウム、またはアモルファス・シリコンを含む）は別のＰＲＯＭ不揮発性メモリ素子である。反ヒューズは開状態で形成され、集積回路用の通常動作の供給電圧より高い電圧を使用して閉状態にプログラムすることができる。したがって、反ヒューズ素子のプログラミング回路内のトランジスタは、通常のトランジスタより高い接合降伏電圧で製造しなければならない。さらに、より新しい集積回路プロセス技術が減少されたゲート酸化物の厚さを使用するとき、製造される素子はより高い十分なドーピング・レベルを必要とし、それによって均等なより低い接合降伏電圧となる。したがって、反ヒューズ素子は先進のプロセス技術と適合するようになっていない。さらに、反ヒューズ材料のいくつかは標準的なＣＭＯＳ製造プロセスと適合しない。

いくつかの不揮発性メモリ素子は、反ヒューズ素子、ＥＰＲＯＭ、およびＰＲＯＭを含めて「ワンタイム・プログラマブル（ＯＴＰ）」メモリと呼ばれる。ＯＴＰメモリは、さらに記憶素子（セル）の比較的大きなアレイを有するメモリ、および比較的少数のセルを有するメモリに再分割することができる。少数のセルを有するＯＴＰ素子は、アナログ回路素子パラメータを調整する（例えば、ヒューズは、抵抗を短絡させ、または一連の直列の抵抗内に抵抗を挿入するために配置され、それによって全体的な列抵抗を調整する）のに有用であり、オフ・チップ読取装置で記憶された認識ビットを読みとることによって、集積回路チップの外部認識を行うためなど、比較的少数の変更不可能なデータビットを永続的に記憶するのに有用である。

他の種類のＯＴＰ不揮発性メモリは、集積回路の相互接続層内に配設された導電性ヒューズ記憶素子を含む。選択されたプロセス技術にもよるが、導電性層の材料は、ポリシリコン、金属、またはシリサイドを含む。これらのＯＴＰ素子のいくつかは上部層相互接続構造体上に形成されたヒューズを含む。他の素子は、下部レベル相互接続構造体内に形成された埋込みヒューズを含む。上部レベル相互接続構造体内に形成されようと、下部レベル相互接続構造体内に形成されようと、相互接続構造体マスクにヒューズ機能を加えることによって、相互接続構造体の形成と同時にヒューズが形成される

ある技術は、相互接続構造体の上部層上の導電性ヒューズ記憶素子をプログラムする（すなわち溶断する）ためにレーザを使用する。開かれるヒューズを露出させるように、集積回路をマスクし、選択され露出されたヒューズにレーザエネルギーを向け、それによってヒューズが開かれる。

図１は、ヒューズ１０とヒューズ１２の１つまたは両方を溶断するための他の従来技術による回路を示す。ヒューズ１０は、ＭＯＳＦＥＴ１６のソース／ドレイン１５とアースの間に接続される。ヒューズ１２は、ＭＯＳＦＥＴ１８のソース／ドレイン１７とアースの間に接続される。ＭＯＳＦＥＴ１６、１８の第２のソース／ドレイン１９、２０は、それぞれ電圧源または電流源に接続される。ヒューズ１０を溶断するためには、ＭＯＳＦＥＴ１６のゲート２１に電圧Ｖｇ１を印加して、ＭＯＳＦＥＴ１６をオンにし、電圧源または電流源からのソース／ドレイン１９、ＭＯＳＦＥＴチャネルおよびソースドレイン１５を介する大きな電流の流れをヒューズ１０を介して可能にし、それによってヒューズ材料が開かれる。同様に、ＭＯＳＦＥＴ１８のゲート２２にターンオン電圧を印加することによってＭＯＳＦＥＴ１８を介してヒューズ１２が溶断される。ヒューズ１０および／または１２を溶断するために必要とされる電流（一般に約１０〜５０ミリアンペア）には比較的大きなＭＯＳＦＥＴの使用が欠かせない。これらのトランジスタは、約５００ミクロンのゲート幅を有する１，０００平方ミクロン程度の領域を消費する。それらの寸法が大きいため、ＭＯＳＦＥＴ１６、１８は、今日の大部分の集積回路素子内に製造されたより小さいＭＯＳＦＥＴに比べ製造するためのコストがかかり、集積回路上の貴重な領域も消費する。

集積回路ヒューズを開くための装置を教示する。この装置は、電流に応答するバルク半導体素子であり、オフ状態とオン状態の両方に制御可能である。オン状態に応答して、バルク半導体素子およびヒューズを介して電流が流れ、それによってヒューズが開かれる。オフ状態に応答して、バルク半導体素子およびヒューズを介する電流の流れは阻止され、それによってヒューズが開かなくなる。

ヒューズと直列に接続されたバルク半導体素子を介して電流を制御可能に通過させることによって集積回路ヒューズを開くための方法もさらに教示する。バルク半導体素子は複数の半導体ｐｎ接合部を含む。複数の半導体ｐｎ接合部を順方向にバイアスすることにより、ヒューズを開くためのバルク半導体素子を介するヒューズへの電流の流れを可能にする。複数の半導体ｐｎ接合部の少なくとも１つを逆バイアスすることにより、バルク半導体素子を介する電流の流れが阻止され、したがってヒューズが閉状態に保持される。

本発明の上記その他の特徴は、添付図面に図示される本発明に関する以下のさらなる特定の説明から明らかとなろう。この添付図面では、異なる図にわたって同じ参照符号は同一部分を指している。各図面は必ずしも原寸には比例せず、それよりも本発明の原理を示すことに重点が置かれている。

本発明によるワンタイム・プログラマブル・ヒューズをプログラムするための特定の方法および装置を詳細に説明する前に、本発明は主に素子およびプロセス工程の新規かつ非自明な組合せにあることに注視されたい。したがって、本発明の特徴は通常の素子およびプロセス工程によって図に表されている。この図は本明細書における説明の利点を有する当業者に容易に明らかとなるであろう細部で本開示を不明確としないように、本発明に関係する特定の細部のみを示している。

サイリスタ（シリコン制御整流器（ＳＣＲ）とも呼ばれる）は、３つまたは４つの端子、アノード、カソード、および１つまたは２つのゲートを有する４層のｐｎｐｎ素子である。図２Ａには３端子サイリスタ２３を図示する。アノード２４（アノード端子２４Ａに接続された）がカソード２５（カソード端子２５Ａを有する）に対して正に保持されるとき、ゲート２６（ゲート端子２６Ａを介する）に印加された比較的短い持続時間および比較的低い大きさのトリガ電流パルスにより、サイリスタはオンになり、それによってアノード２４とカソード２５の間に電流を導通させる。この導通状態では、サイリスタは整流器として動作する。ゲート端子２６Ａ上のトリガ電流がゼロに減少した後でさえ導通は持続する。アノード２４とカソード２５の間に流れる電流が保持電流値未満に低下したときだけサイリスタはオフになる。電流はＭＯＳＦＥＴの場合のように表面領域を介してではなく材料バルクを介して伝えられるので、サイリスタは一般にＭＯＳＦＥＴより高い定格電流を有する。

図３には第２のゲート２８（およびゲート端子２８Ａ）を含む４端子サイリスタ２７を示す。ゲート２６に印加された電流パルスと逆の極性の電流でゲート端子２８Ａをパルスすることによって、サイリスタ２７をオン状態にトリガすることを支援できる。１つまたは２つのゲートを使用するサイリスタ動作は当技術分野で周知である。

図４には典型的な電圧／電流サイリスタ特性曲線を示す。縦軸に素子電流を記し、横軸にアノード−カソード電圧を記す。サイリスタの両端間に電圧が印加されたとき、ｐｎ接合部３０、３１は順方向にバイアスされ、ｎｐ接合部３２は逆方向にバイアスされる。図２Ａを参照されたい。逆方向にバイアスされた接合部３２はサイリスタ２３の両端間の電圧を保持して、電流をほとんど導通させない高抵抗状態にサイリスタ２３を保持する。図４に基点からＶ＿ｂｌｏｃｋ＿１と示された点までの線によってこの状態を示す。素子電圧を増大させたとき、電圧がＶ＿ｂｌｏｃｋ＿１に達するまで、サイリスタ２３は高抵抗状態のままである。Ｖ＿ｂｌｏｃｋ＿１はｎｐ接合部３２がブレイクダウンし、素子がアバランシェ導通状態となる点である。図４に示すように、サイリスタ電圧は、アバランシェ導通状態で値Ｖ＿ ｈｏｌｄまで低下する。この動作点で一度、電圧を非常にわずかに変化させてサイリスタ電流が増大する。したがって、サイリスタ２３は、サイリスタ端子電圧がＶ＿ｈｏｌｄより高いままの限り保持される低抵抗状態にラッチされる。電圧がＶ＿ ｈｏｌｄ未満に低下した場合、サイリスタはまたオフ状態に切り替わる。

サイリスタ２３のｎｐ接合部３２中に電荷を注入すると、図４の特性曲線で示されるように、Ｖ＿ ｂｌｏｃｋ＿１からＶ＿ ｂｌｏｃｋ＿ｔｒｉｇｇｅｒまで阻止電圧が低減する。したがって、注入された電荷によりサイリスタはより低い電圧でトリガされ導通状態となる。本発明の教示に適用されるように、トリガ電圧を選択するための機能により、選択されたサイリスタをトリガし低抵抗状態にして、ＯＴＰ素子をプログラムするために溶断する必要のあるヒューズのみを介して電流を通過させることを可能にする。サイリスタ２７などの４端子サイリスタを本発明の教示に従って使用して、ＯＴＰ素子のヒューズを溶断することもできる。

通常のＣＭＯＳ構造体を、ｎタブ３４、ならびにｐ領域または基板３６を含めて図２Ｂに示す。ｎタブ３４内にｐ＋領域３７およびｎ＋領域３８が形成される。ｐ領域または基板３６内にｐ＋領域３９およびｎ＋領域４０が形成される。図２Ｂのドープされた領域の図２Ａのサイリスタ素子層への対応付けは矢印４２Ａ乃至４２Ｄで示されている。したがって、通常のＣＭＯＳ素子の製造時にサイリスタは形成される。本発明の教示によれば、ＣＭＯＳ素子は、ＯＴＰ素子内の各ヒューズ向けに製造される。ゲート・トリガ電流を選択されたサイリスタのゲート端子に印加すると、適切なヒューズを開くことによってＯＴＰがプログラムされる。

図５は２つのサイリスタ５０、５２を示し、この２つのサイリスタはそれぞれ図示のようなｐ型またはｎ型のドープされた４つの領域を有する。サイリスタ５０のｐ型領域５４およびサイリスタ５２のｐ型領域５６は電圧源に接続される。他の実施形態では、電流源が電圧源に取って代わる。ＭＯＳＦＥＴ６０（ＭＯＳＦＥＴ６０はゲート素子として動作する）のソース／ドレイン端子５８はサイリスタ５０のｎ型領域６２（すなわち、第１のサイリスタ・ゲート端子）に接続される。ＭＯＳＦＥＴ６０のソース／ドレイン端子６４はアースに接続される。

ＭＯＳＦＥＴ６６（ＭＯＳＦＥＴ６６はゲート素子として動作する）のソース／ドレイン端子６５はサイリスタ５０のｐ型領域６８（すなわち、第２のサイリスタ・ゲート端子）に接続される。ＭＯＳＦＥＴ６６のソース／ドレイン端子７０はトリガ電圧、Ｖ＿ｔｒｉｇｇｅｒに応答する。

ＭＯＳＦＥＴ６０、６６のゲート端子７１、７２は、それぞれＶ＿ｓｅｌ＿２で示された選択電圧に応答する。ヒューズ７４は、サイリスタ５０のｎ型領域７６に接続される。したがって、ゲート端子７１上の電圧に応答して、ＭＯＳＦＥＴ６０のソース−チャネル−ドレイン回路はｎ型領域６２をアースに接続する。同様に、ゲート端子７２上の電圧に応答して、ＭＯＳＦＥＴ６６のソース−チャネル−ドレイン回路はｐ型領域６８をＶ＿ｔｒｉｇｇｅｒに接続する。

ＭＯＳＦＥＴ８０のソース／ドレイン端子７８は、サイリスタ５２のｎ型領域８２（すなわち第１のサイリスタ・ゲート端子）に接続される。ＭＯＳＦＥＴ８０のソース／ドレイン端子８４はアースに接続される。ＭＯＳＦＥＴ８８のソース／ドレイン端子８６は、サイリスタ５２のＰ型領域９０（すなわち、第２のサイリスタ・ゲート端子）に接続される。ＭＯＳＦＥＴ８８のソース／ドレイン端子９２はトリガ電圧、Ｖ＿ｔｒｉｇｇｅｒに応答する。

ＭＯＳＦＥＴ８０、８８のゲート端子９４、９６は、それぞれＶ＿ｓｅｌ＿１で示された選択電圧に応答する。ヒューズ９８は、アースとサイリスタ５２のｎ型領域１００の間に接続される。したがって、ゲート端子９４上の電圧に応答して、ＭＯＳＦＥＴ８０のソース−チャネル−ドレイン回路はｎ型領域８２をアースに接続する。同様に、ゲート端子９６上の電圧に応答して、ＭＯＳＦＥＴ８８のソース−チャネル−ドレイン回路はｐ型領域９０をＶ＿ｔｒｉｇｇｅｒに接続する。

本発明の教示によれば、サイリスタ５０または５２のうちの１つを選択的にトリガし低抵抗状態にし（ゲート素子すなわちＭＯＳＦＥＴ６０、６６、８０、８８の動作によって）、それによって電圧源から、溶断されまたは開かれるヒューズを介して電流を通過させることによって、ヒューズ７４および／または９８が溶断される。

本発明による一実施形態では、サイリスタ５２用の電圧源の電圧はＶ＿ｈｏｌｄより高いが、Ｖ＿ ｂｌｏｃｋ＿１より低い。電圧Ｖ＿ｓｅｌ＿１（一実施形態ではＶ＿ｓｅｌ＿１は約３．３ボルトである）をＭＯＳＦＥＴ８０、８８のゲート端子９４、９６に印加することによって、順方向バイアスがｎｐ接合部８２／９０に加えられる。ＭＯＳＦＥＴ８０、８８はオンになり、ｐｎ接合部８２／９０はＶ＿ｔｒｉｇｇｅｒ電圧によって順方向にバイアスされる。サイリスタ５２は今や低抵抗状態となり、電流は電圧源からサイリスタ５２およびヒューズ９８を介して流れ、それによってヒューズ９８が溶断する。この間ＭＯＳＦＥＴ６０、６６にゲート電圧が印加されていないと、サイリスタ５０は高抵抗状態内のままであり、ヒューズ７４は閉状態のままである。

図示のＭＯＳＦＥＴ ６０、６６、８０、８８の全てに電圧Ｖ＿ｓｅｌ＿１、またはＶ＿ｓｅｌ＿２を印加することにより、サイリスタ５０とサイリスタ５２の両方をドライブし導通状態にすることによって、ヒューズ７４とヒューズ９８の両方を開くことができる。ヒューズ７４を開き、ヒューズ９８を閉状態に保持するためには、ＭＯＳＦＥＴ６０、６６のゲート７１、７２に電圧Ｖ＿ｓｅｌ＿２をそれぞれ印加するが、ＭＯＳＦＥＴ８０、８８はオフ状態のままである。ヒューズ９８を開き、ヒューズ７４を閉状態に保持するためには、ＭＯＳＦＥＴ８０、８８のゲート９４、９６に電圧Ｖ＿ｓｅｌ＿１をそれぞれ印加するが、ＭＯＳＦＥＴ６０、６６はオフ状態のままである。

図５の実施形態では、４つのＭＯＳＦＥＴ６０、６６、８０、８８は全てＮチャネルＭＯＳＦＥＴであり、正ゲート（アクティブハイ）信号Ｖ＿ｓｅｌｅｃｔ＿２、またはＶ＿ｓｅｌｅｃｔ＿１によって起動される。図示されない他の実施形態では、ＭＯＳＦＥＴ６６、８８は、ゲート信号Ｖ＿ｓｅｌｅｃｔ＿２、またはＶ＿ｓｅｌｅｃｔ＿１と相補的（アクティブロー）である信号によって起動されるＰチャネルＭＯＳＦＥＴである。図示されないさらに他の実施形態では、ＭＯＳＦＥＴ６０、８０は、ゲート信号Ｖ＿ｓｅｌｅｃｔ＿２、またはＶ＿ｓｅｌｅｃｔ＿１と相補的（アクティブロー）である信号によって起動されるｐチャネルＭＯＳＦＥＴである。図示されないさらに他の実施形態では、ＭＯＳＦＥＴ６０、６６、８０、８８は、ゲート信号Ｖ＿ｓｅｌｅｃｔ＿２、またはＶ＿ｓｅｌｅｃｔ＿１と相補的（アクティブロー）である信号によって起動されるＰチャネルＭＯＳＦＥＴである。

図５の実施形態では、ＭＯＳＦＥＴ６０、６６、または８０、８８をそれぞれオン状態にゲート制御することによって、サイリスタ５０、５２が制御される。ＭＯＳＦＥＴ６０、６６はサイリスタ５０の第１および第２のサイリスタ・ゲート端子に接続されるので、ＭＯＳＦＥＴ６０、６６をゲート制御することにより、 ｐｎ接合部６８／６２の両端間に電圧が印加され、それによってサイリスタ５０がオンになる。他の実施形態では、サイリスタ５０は、ＭＯＳＦＥＴ６６のみによって制御される３端子素子を含む。同様に、サイリスタ５２が３端子素子である場合、ＭＯＳＦＥＴ８８のみがサイリスタ５２の導通状態を制御することができる。この実施形態では、ＭＯＳＦＥＴＳ６０、８０は存在しない。

他の実施形態では、選択されたヒューズ７４および／または９８を開くためには、図５の電圧源は０ボルトに保持され、トリガ電圧Ｖ＿ｔｒｉｇｇｅｒのかわりに、サイリスタ５０のｎｐ接合部６２／６８を順方向にバイアスするための十分な大きさの電圧パルスが、ＭＯＳＦＥＴ６０、６６をオン状態にゲート制御することによってｐｎ接合部６２／６８に印加される。この電圧パルスにより少数キャリアのｐｎ接合部６２／６８中への注入が行われ、パルスが終了したとき、十分な少数キャリアがサイリスタ５０中に注入され、それによって少数キャリア寿命によって決定される持続時間（数ミリ秒程度）の間サイリスタ５０を導電状態に保持する。導通状態の間、Ｖ＿ｈｏｌｄおよびＶ＿ｂｌｏｃｋ＿ｔｒｉｇより高いが、Ｖ＿ｂｌｏｃｋ＿１より低い電圧が、電圧源からサイリスタ５０に印加される。応答の際、サイリスタ５０は低抵抗状態にすぐに切り替わり、電圧源からサイリスタ５０を介して流れる電流によってヒューズ７４は溶断される。

本発明によるサイリスタ５０または５２を実装するために必要とされる領域は５０平方ミクロンほどの小ささとなり、それによって従来技術と比べてヒューズ・プログラミング回路内で大幅な領域の減少が実現されるので有利である。ｐｎｐｎサイリスタを使用して本発明を説明するが、ｎｐｎｐサイリスタをその代わりに使用することができる。
本発明の一実施形態では、図６のメモリ・アレイ１２０は、複数のアドレス指定可能な行１２２および複数のアドレス指定可能な列１２４を含む。メモリ・セル１２６は、複数の行１２２および列１２４のうちのそれぞれ１つの行および列の交点に配設される。各メモリ・セル１２６は、図５のサイリスタ５０（または他のバルク半導体素子）などのサイリスタ、それとともに動作するＭＯＳＦＥＴ６０、６６、および図５のヒューズ７４などのヒューズをさらに含む。各メモリ・セル１２６は、本発明の教示に従ってヒューズ７４を開くことによってプログラム可能である。あるいは、ヒューズ７４は閉状態に保持される。したがって、あるメモリ・セル１２６と関連しているヒューズを開くことによって、他のメモリ・セル１２６を閉状態に保持しながら、データを記憶するようにメモリ・アレイ１２０をプログラムすることができる。

以上集積回路内のヒューズを溶断しまたは開くためのプロセスおよび装置を有効なものとして説明してきた。本発明の特定の用途および例を図示し説明してきたが、本明細書において開示される原理は、さまざまな方法およびさまざまな構造体に本発明を実施するための基準を提供する。多数の変形形態が本発明の範囲内で可能である。本発明は、特許請求の範囲のみによって限定される。

ワンタイム・プログラマブル・ヒューズを溶断するための従来技術による回路図である。 Ａは、３端子サイリスタの略図である。Ｂは、集積回路内に形成されたサイリスタの断面図である。 ４端子サイリスタの略図である。 通常のサイリスタの電圧／電流特性を示すグラフである。 本発明の教示によるＯＴＰ素子ヒューズをプログラムするためのサイリスタを示す概略図である。 本発明の教示に従って構成されたメモリ・アレイの概略図である。

Claims (35)

1. 集積回路ヒューズを介して制御可能に電流を流すことによって集積回路ヒューズを開くための装置であって、
   制御可能なバルク半導体素子と、
   前記バルク半導体素子のオン状態を制御するための素子とを含み、
   前記ヒューズを開くために、前記バルク半導体素子の前記オン状態に応答して前記ヒューズを介して電流が流れる、装置。
2. 前記バルク半導体素子がサイリスタを含む、請求項１に記載の装置。
3. 前記サイリスタが３つの半導体接合部を形成する互い違いになったドーピング型からなる４つのドープ領域を含む、請求項２に記載の装置。
4. バイアス電圧をさらに含み、前記４つのドープ領域が、前記バイアス電圧によってそれぞれ順方向にバイアスされる第１および第２の半導体接合部と、前記第１および前記第２の接合部の中間にある第３の半導体接合部とを含み、前記第３の半導体接合部が、前記半導体素子が前記オン状態のときはいつでも順方向にバイアスされ、前記半導体素子がオフ状態のときはいつでも逆方向にバイアスされる、請求項３に記載の装置。
5. 前記バルク半導体素子の前記オン状態を制御するための前記素子が前記第３の半導体接合部を順方向にバイアスする、請求項４に記載の装置。
6. 前記バルク半導体素子が、前記バルク半導体素子の第４のドープ領域を含む半導体基板内に形成された第１、第２、および第３のドープ領域を含む、請求項１に記載の装置。
7. 前記第１のドープ領域が、第２のドーパント型のウェル内に形成された第１のドーパント型のドープ領域を含み、前記第２の領域が前記第２のドーパント型の前記ウェルを含み、前記第３の領域が第１のドーパント型の基板領域を含み、前記第４の領域が前記基板領域内に形成された前記第２のドーパント型のドープ領域を含む、請求項６に記載の装置。
8. 前記半導体素子のオフ状態では、前記第１のドープ領域と前記第２のドープ領域の間の接合部が順方向にバイアスされ、前記第３のドープ領域と前記第４のドープ領域の間の接合部が順方向にバイアスされ、前記第２のドープ領域と前記第３のドープ領域の間の接合部が逆方向にバイアスされる、請求項６に記載の装置。
9. 前記半導体素子のオン状態では、前記第２のドープ領域と前記第３のドープ領域の間の接合部が順方向にバイアスされる、請求項６に記載の装置。
10. 前記バルク半導体素子が、ＣＭＯＳ半導体素子内に形成されたドープ領域を含み、第１、第２、第３、および第４のドープ領域をさらに含み、前記第１のドープ領域が、第２のドーパント型のウェル内に形成された第１のドーパント型のドープ領域を含み、前記第２の領域が前記ウェルを含み、前記第３の領域が第１のドーパント型の基板領域を含み、前記第４のドープ領域が前記基板領域内に形成された第１のドーパント型のドープ領域を含む、請求項１に記載の装置。
11. 前記バルク半導体素子の前記オン状態を制御するための前記素子がＭＯＳＦＥＴを含む、請求項１に記載の装置。
12. 前記バルク半導体素子がオフ状態のとき、前記バルク半導体素子のｐｎ接合部が逆バイアスされ、前記ｐｎ接合部を順方向にバイアスして、前記バルク半導体素子を前記オン状態に切り替えるように前記ＭＯＳＦＥＴが制御可能である、請求項１１に記載の装置。
13. 前記ＭＯＳＦＥＴが、ゲート端子と、トリガ電圧に応答する第１のソース／ドレイン端子と、前記ｐｎ接合部のドープ領域に接続された第２のソース／ドレイン端子とを含み、前記ｐｎ接合部の前記ドープ領域に前記トリガ電圧を印加することに応答して前記ｐｎ接合部を順方向にバイアスする前記ゲート端子に印加された信号に応答して前記ＭＯＳＦＥＴがオンになる、請求項１２に記載の装置。
14. 前記半導体バルク素子の前記オン状態を制御するための前記素子が、第１および第２のＭＯＳＦＥＴを含む、請求項１に記載の装置。
15. 前記バルク半導体素子がオフ状態のとき、前記バルク半導体素子のｐｎ接合部が逆方向にバイアスされ、前記第１および前記第２のＭＯＳＦＥＴが、前記ｐｎ接合部を順方向にバイアスして、前記バルク半導体素子を前記オン状態に切り替えるように制御可能である、請求項１４に記載の装置。
16. 前記第１のＭＯＳＦＥＴが、ゲート端子と、トリガ電圧に応答する第１のソース／ドレイン端子と、前記ｐｎ接合部の第１のドープ領域に接続された第２のソース／ドレイン端子とを含み、前記第２のＭＯＳＦＥＴが、ゲート端子と、アースに接続された第１のソース／ドレイン端子と、前記ｐｎ接合部の第２のドープ領域に接続された第２のソース／ドレイン端子とを含み、前記第１および前記第２のＭＯＳＦＥＴが、前記ｐｎ接合部の前記第１のドープ領域に前記トリガ電圧を印加することに応答して、前記ｐｎ接合部の前記第２のドープ領域がアースに接続されている間、前記ｐｎ接合部を順方向にバイアスする前記第１および前記第２のＭＯＳＦＥＴの前記ゲート端子に印加された信号に応答してオンになる、請求項１５に記載の装置。
17. 集積回路ヒューズを介する電流の流れを選択的に制御するための装置であって、
    前記電流の流れに制御可能に応答するサイリスタと、
    前記サイリスタに直列に接続されたヒューズと、
    前記サイリスタをオン状態に切り替えるための素子とを含み、前記オン状態の間、前記サイリスタが前記電流の流れに応答し、その結果電流が前記ヒューズを介して流れ、前記ヒューズが前記電流に応答して開く、装置。
18. 前記サイリスタが、第１のドープ領域と第２のドープ領域の間に第１の半導体接合部が形成される逆のドーピング型の前記第１のドープ領域および第２のドープ領域を含み、第３のドープ領域と第４のドープ領域の間に第２の半導体接合部が形成される逆のドーピング型の前記第３のドープ領域および第４のドープ領域をさらに含み、前記第２のドープ領域および前記第３のドープ領域がその間に第３の半導体接合部を形成し、前記第１、前記第２、および前記第３の半導体接合部が順方向にバイアスされるとき、前記サイリスタがオン状態となり、前記第３の半導体接合部が逆方向にバイアスされるとき、前記サイリスタがオフ状態となる、請求項１７に記載の装置。
19. バイアス電圧をさらに含み、前記第１および前記第３の半導体接合部が前記バイアス電圧によって順方向にバイアスされる、請求項１８に記載の装置。
20. 前記サイリスタをオン状態に切り替えるための前記素子が前記第３の半導体接合部を順方向にバイアスする、請求項１８に記載の装置。
21. 前記サイリスタを前記オン状態に切り替えるための前記素子がＭＯＳＦＥＴを含む、請求項１８に記載の装置。
22. 前記ＭＯＳＦＥＴが、前記第３の半導体接合部を順方向にバイアスして、前記サイリスタを前記オン状態に切り替えるように制御可能である、請求項２１に記載の装置。
23. 前記ＭＯＳＦＥＴが、ゲート端子と、トリガ電圧に応答する第１のソース／ドレイン端子と、前記第２および前記第３のドープ領域の１つに接続された第２のソース／ドレイン端子とを含み、前記第２および前記第３のドープ領域の１つに前記トリガ電圧を印加することに応答して前記第３の半導体接合部を順方向にバイアスする前記ゲート端子に印加された信号に応答して前記ＭＯＳＦＥＴがオンになる、請求項２２に記載の装置。
24. 前記サイリスタの前記オン状態を制御するための前記素子が第１および第２のＭＯＳＦＥＴを含む、請求項１８に記載の装置。
25. 前記第１のＭＯＳＦＥＴが、ゲート端子と、トリガ電圧に応答する第１のソース／ドレイン端子と、前記第２のドープ領域に接続された第２のソース／ドレイン端子とを含み、前記第２のＭＯＳＦＥＴが、ゲート端子と、アースに接続された第１のソース／ドレイン端子と、前記第３のドープ領域に接続された第２のソース／ドレイン端子とを含み、前記第１および前記第２のＭＯＳＦＥＴの前記ゲート端子に印加される、前記第２のドープ領域に前記トリガ電圧を印加することに応答して、前記第３のドープ領域がアースに接続されている間、前記第３の半導体接合部を順方向にバイアスする信号に応答して前記第１および前記第２のＭＯＳＦＥＴがオンになる、請求項２４に記載の装置。
26. 前記サイリスタが、半導体基板内に形成された第１、第２、第３のドープ領域を含み、前記半導体基板が前記サイリスタの第４のドープ領域を含む、請求項１７に記載の装置。
27. 前記第１のドープ領域が、第２のドーパント型のウェル内に形成された第１のドーパント型のドープ領域を含み、前記第２の領域が前記第２のドーパント型の前記ウェルを含み、前記第３の領域が第１のドーパント型の基板領域を含み、前記第４のドープ領域が前記基板領域内に形成された前記第２のドーパント型のドープ領域を含む、請求項２６に記載の装置。
28. ＣＭＯＳ半導体素子内に、前記第１、前記第２、前記第３、前記第４のドープ領域が形成される、請求項２７に記載の装置。
29. 複数のアドレス指定可能な行と、
    複数のアドレス指定可能な列と、
    各行および列の交点におけるメモリ・セルとを含み、
    各メモリ・セルが、
    集積回路ヒューズと、
    電流源、および
    制御可能なバルク半導体素子をさらに含む、前記集積回路ヒューズを開くための装置とをさらに含み、
    前記ヒューズを開くために、電流が前記バルク半導体素子のオン状態に応答して前記ヒューズ中に流れる、メモリ・アレイ。
30. 前記ヒューズと直列に接続され、複数の半導体ｐｎ接合部を含むバルク半導体素子を介して制御可能に電流を流すことによって、集積回路ヒューズを開くための方法であって、
    前記ヒューズを開くために、前記複数の半導体ｐｎ接合部を順方向にバイアスして、前記バルク半導体素子を介する前記ヒューズへの電流の流れを可能にする工程と、
    閉状態に前記ヒューズを保持するために、前記複数の半導体ｐｎ接合部の少なくとも１つを逆バイアスして、前記バルク半導体素子を介する電流の流れを阻止する工程と含む、方法。
31. 順方向にバイアスする前記工程が、
    前記逆バイアスされた半導体ｐｎ接合部のドープ領域に接続されたＭＯＳＦＥＴをオン状態に切り替える工程と、
    前記ＭＯＳＦＥＴを介して前記ドープ領域に順方向バイアス電圧を印加する工程とをさらに含む、請求項３０に記載の方法。
32. 前記バルク半導体素子がサイリスタを含む、請求項３０に記載の方法。
33. 半導体基板内に、ヒューズおよび前記ヒューズを開くためのバルク半導体素子を形成する方法であって、
    前記半導体基板を第１のドーパント型にドープする工程と、
    前記基板内に第２のドーパント型のウェルを形成する工程と、
    前記ウェル内に前記第１のドーパント型の第１のドープ領域を形成する工程と、
    前記基板内に前記第２のドーパントの第２のドープ領域を形成する工程とを含み、
    前記基板、前記ウェル、前記第１のドープ領域、および前記第２のドープ領域が前記バルク半導体素子を形成し、
    前記基板の上に重ねて、１つまたは複数の導電性相互接続層を形成する工程と
    前記１つまたは複数の導電性相互接続層の１つに前記ヒューズを形成する工程と、
    前記バルク半導体素子と直列に前記ヒューズを電気的に接続する工程とを含む、方法。
34. 前記基板、前記ウェル、前記第１のドープ領域、および前記第２のドープ領域によって形成された半導体接合部を順方向にバイアスする工程と、
    前記ヒューズを開くために、前記順方向にバイアスされた半導体接合部を介して前記ヒューズに電流を流す工程とをさらに含む、請求項３３に記載の方法。
35. 前記ヒューズが閉状態のままであるように、前記基板、前記ウェル、前記第１のドープ領域、および前記第２のドープ領域によって形成された少なくとも１つの前記半導体接合部を逆バイアスして、前記バルク半導体素子を介して前記ヒューズに電流が流れないようにする工程をさらに含む、請求項３４に記載の方法。
    

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